一种抗EMI超结器件转让专利
申请号 : CN202010047093.9
文献号 : CN111244153B
文献日 : 2021-02-12
发明人 : 任敏 , 郭乔 , 雷清滢 , 谢欣桐 , 孙涵涵 , 郝超越 , 高巍 , 张波
申请人 : 电子科技大学
摘要 :
权利要求 :
1.一种抗EMI超结器件,包括金属化漏极(1)、位于金属化漏极(1)之上的重掺杂第一导电类型半导体衬底(2)、位于第一导电类型半导体衬底(2)之上的轻掺杂第一导电类型半导体柱(3);位于第一导电类型半导体衬底(2)之上且位于所述第一导电类型半导体柱(3)两侧的第二导电类型半导体柱(4),位于第一导电类型半导体柱(3)中的高K介质材料柱(5);
所述第二导电类型半导体柱(4)的顶部及所述第一导电类型半导体柱(3)的部分顶部具有第二导电类型半导体体区(6);所述第二导电类型半导体体区(6)中具有相互接触的第二导电类型半导体重掺杂接触区(7)和第一导电类型半导体源区(8);
位于所述第二导电类型半导体体区(6)和高K介质材料柱(5)之间,且位于所述第一导电类型半导体柱(3)的顶部的第一导电类型轻掺杂JFET区(13),所述第一导电类型半导体源区(8)与第一导电类型轻掺杂JFET区(13)之间的第二导电类型半导体体区(6)为沟道区;
位于所述第一导电类型半导体源区(8)的第一部分、所述沟道区和部分第一导电类型轻掺杂JFET区(13)之上的平面栅结构,所述平面栅结构包括栅氧层(9)及其上的多晶硅栅电极(10);所述高K介质材料柱(5)的上表面具有多晶硅调控栅(14);
包围所述平面栅结构和多晶硅调控栅(14)的介质层(11),实现平面栅结构、多晶硅调控栅(14)和金属化源极(12)的电气隔离;所述第二导电类型半导体重掺杂接触区(7)的上表面和第一导电类型半导体源区(8)的第二部分上表面与金属化源极(12)直接接触;
其特征在于,多晶硅调控栅(14)、高K介质材料柱(5)及与高K介质材料柱(5)纵向相邻的第一导电类型半导体衬底(2)形成MIS电容;多晶硅调控栅(14)与外部电压调控模块相连,所述电压调控模块用于改变多晶硅调控栅(14)的电位,当漏极电位低于预设电压时,电压调控模块使得多晶硅调控栅(14)的电位与漏极电位相同;当漏极电位高于预设电压时,电压调控模块使得多晶硅调控栅(14)的电位与多晶硅栅电极(10)电位相同;所述多晶硅调控栅(14)的宽度小于所述高K介质材料柱(5)的宽度。
2.根据权利要求1所述的一种抗EMI超结器件,其特征在于,所述第一导电类型半导体柱(3)的掺杂浓度大于所述第二导电类型半导体柱(4)的掺杂浓度。
3.根据权利要求1所述的一种抗EMI超结器件,其特征在于,所述第一导电类型半导体为n型半导体,所述第二导电类型半导体为p型半导体。
4.根据权利要求1所述的一种抗EMI超结器件,其特征在于,所述第一导电类型半导体为p型半导体,所述第二导电类型半导体为n型半导体。
说明书 :
一种抗EMI超结器件
技术领域
背景技术
开关速度、优越的频率特性、以及很好的热稳定性等特点,广泛地应用于开关电源、汽车电
子、马达驱动等各种领域。
Cgd值越小,则开关曲线的密勒平台越短,开关速度越快,开关损耗越小,但同时漏极电压和
电流的振荡显著增加,形成了开关损耗和EMI噪声难以调节的矛盾。
发明内容
上的轻掺杂第一导电类型半导体柱;位于第一导电类型半导体衬底之上且位于所述第一导
电类型半导体柱两侧的第二导电类型半导体柱,位于第一导电类型半导体柱中的高K介质
材料柱;
型半导体重掺杂接触区和第一导电类型半导体源区;
导电类型轻掺杂JFET区之间的第二导电类型半导体体区为沟道区;
述高K介质材料柱的上表面具有多晶硅调控栅;
型半导体源区的第二部分上表面与金属化源极直接接触;
多晶硅调控栅的电位,当漏极电位低于预设电压时,电压调控模块使得多晶硅调控栅的电
位与漏极电位相同;当漏极电位高于预设电压时,电压调控模块使得多晶硅调控栅的电位
与多晶硅栅电位相同;所述多晶硅调控栅的宽度小于所述高K介质材料柱的宽度。
栅14与外部电压调控模块相连,在不影响器件耐压的前提下,通过调节多晶硅调控栅14上
的电位,就可以改变不同漏压下密勒电容Cgd的大小,使Cgd曲线尽可能在低漏压下减小,高
漏压下增大,从而实现开关损耗和开关EMI噪声的双向优化。
附图说明
半导体重掺杂接触区,8为第一导电类型半导体源区,9为栅氧层,10为多晶硅栅电极,11为
介质层,12为金属化源极,13为第一导电类型轻掺杂JFET区,14为多晶硅调控栅。
具体实施方式
之上的轻掺杂第一导电类型半导体柱3;位于第一导电类型半导体衬底2之上且位于所述第
一导电类型半导体柱3两侧的第二导电类型半导体柱4,位于第一导电类型半导体柱3中的
高K介质材料柱5;
电类型半导体重掺杂接触区7和第一导电类型半导体源区8;
与第一导电类型轻掺杂JFET区13之间的第二导电类型半导体体区6为沟道区;
极10;所述高K介质材料柱5的上表面具有多晶硅调控栅14;
第一导电类型半导体源区8的第二部分上表面与金属化源极12直接接触;
用于改变多晶硅调控栅14的电位,当漏极电位低于预设电压时,电压调控模块使得多晶硅
调控栅14的电位与漏极电位相同;当漏极电位高于预设电压时,电压调控模块使得多晶硅
调控栅14的电位与多晶硅栅电极10电位相同;所述多晶硅调控栅14的宽度小于所述高K介
质材料柱5的宽度。
JFET区接触,以保证器件正常工作。
强的电磁干扰源。此外,当振荡幅值超出了栅源电极间的额定电压时,就会导致功率开关管
的永久性损坏,因此适量增大密勒电容Cgd的值尤为重要。但是若密勒电容Cgd过大,则超结
器件的密勒平台越长,开关速度越慢,造成极大的开关损耗。综上,传统超结器件的开关损
耗与EMI噪声矛盾显著。
向相邻的半导体衬底、多晶硅调控栅形成MIS电容。如图2所示,通过调节该外部电压调控模
块上的电压值,就可以改变MIS电容的大小。传统结构与通过本发明结构调节后的密勒电容
Cgd曲线如图3所示,当漏极电压较低时,由于多晶硅调控栅14接漏极电位,由多晶硅调控栅
14、高K介质材料柱5及第一导电类型半导体衬底2形成的MIS电容不起作用,同时由于高K介
质材料柱5的引入,多晶硅栅电极10与第一导电类型半导体柱3的交叠区变小,因此本发明
结构的Cgd在低漏极电压下的值小于传统结构;当漏极电压较高时,由于多晶硅调控栅14接
栅极电位,由多晶硅调控栅14、高K介质材料柱5及第一导电类型半导体衬底2形成的MIS电
容与第一导电类型半导体柱3表面的耗尽层电容并联构成本发明结构的Cgd,此时,本发明
结构的Cgd在高漏极电压下的值显著增大。因此,本发明结构既能加快开关时间,减小开关
功耗,又能减小开关振荡,缓解EMI。
被横向的作用所耗尽完全,漂移区的电场分布更加平坦均匀,获得了更高的击穿电压。高K
介质材料被引入后,超结器件对横向耗尽的依赖就减弱了,其击穿电压受电荷非平衡的敏
感性的影响降低了很多。仿真及EMI噪声实验表明,第一导电类型半导体柱3的掺杂浓度大
于第二导电类型半导体柱4的掺杂浓度时,器件的Cgd电容更大,从而可以减小器件开关的
dv/dt和di/dt,缓解EMI。因此,在本发明的结构引入HK材料后,可以在不过分降低击穿电压
的基础上,相对增大第一导电类型半导体柱3的掺杂浓度,此举可进一步缓解EMI噪声。
隐含地包括至少一个该特征。在本发明的描述中,“多个”的含义是至少两个,例如两个,三
个等,除非另有明确具体的限定。
部的连通或两个元件的相互作用关系,除非另有明确的限定。对于本领域的普通技术人员
而言,可以根据具体情况理解上述术语在本发明中的具体含义。
第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方,或仅仅表示
第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第
一特征在第二特征正下方或斜下方,或仅仅表示第一特征水平高度小于第二特征。
点包含于本发明的至少一个实施例或示例中。在本说明书中,对上述术语的示意性表述不
必须针对的是相同的实施例或示例。而且,描述的具体特征、结构、材料或者特点可以在任
一个或多个实施例或示例中以合适的方式结合。此外,在不相互矛盾的情况下,本领域的技
术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结
合和组合。