具有垂直扩散板的电容器结构

摘要

一种电容器结构，包含：半导体衬底；所述半导体衬底中的第一垂直扩散板；所述半导体衬底中并且围绕所述第一垂直扩散板的第一STI结构；所述半导体衬底中并且围绕所述第一STI结构的第二垂直扩散板；以及所述半导体衬底中的离子阱。所述离子阱直接设置在所述第一垂直扩散板、所述第一STI结构和所述第二垂直扩散板之下。所述第二垂直扩散板电耦合至所述电容器结构的阳极。所述第一垂直扩散板电耦合至所述电容器结构的阴极。

权利要求

1.一种电容器结构，包括：

第一导电类型的半导体衬底；

设置于所述半导体衬底中的所述第一导电类型的第一垂直扩散板；

设置于所述半导体衬底中的第一浅沟槽隔离STI结构，并且所述第一STI结构围绕所述第一垂直扩散板；

设置于所述半导体衬底中的所述第一导电类型的第二垂直扩散板，并且所述第二垂直扩散板围绕所述第一STI结构；

设置于所述半导体衬底中的第二导电类型的离子阱，其中，所述离子阱直接设置在所述第一垂直扩散板、所述第一STI结构和所述第二垂直扩散板之下；

设置于所述半导体衬底上的第一金属互联和第二金属互联；

设置于所述第一垂直扩散板上的多个第一接触元件，其中，所述第一垂直扩散板通过所述多个第一接触元件和所述第一金属互联而电耦合至所述电容器结构的阴极；以及设置于所述第二垂直扩散板上的多个第二接触元件，其中，所述第二垂直扩散板通过所述多个第二接触元件和所述第二金属互联而电耦合至所述电容器结构的阳极。

2.根据权利要求1所述的电容器结构，其中，所述第一导电类型是P型且所述第二导电类型是N型，或所述第一导电类型是N型且所述第二导电类型是P型。

3.根据权利要求1所述的电容器结构，其中，所述离子阱将所述第一垂直扩散板与所述第二垂直扩散板隔离。

4.根据权利要求1所述的电容器结构，其中，所述阴极被提供有第一电压，且所述阳极被提供有第二电压，其中，所述第二电压高于所述第一电压。

5.根据权利要求1所述的电容器结构，其中，电容器形成于所述第一垂直扩散板与所述第二垂直扩散板之间，所述第一STI结构介于所述第一垂直扩散板与所述第二垂直扩散板之间用作电容器电介质层。

6.根据权利要求1所述的电容器结构，还包括：

所述第一导电类型的第一重掺杂区，设置于所述第一垂直扩散板的表面处；以及所述第一导电类型的第二重掺杂区，设置于所述第二垂直扩散板的表面处。

7.根据权利要求1所述的电容器结构，还包括：

设置于所述半导体衬底中的第二浅沟槽隔离STI结构，并且所述第二STI结构围绕所述第二垂直扩散板、所述第一STI结构、以及所述第一垂直扩散板。

8.根据权利要求7所述的电容器结构，其中，所述第二STI结构、所述第二垂直扩散板、所述第一STI结构与所述第一垂直扩散板同心地布置。

9.根据权利要求7所述的电容器结构，其中，所述第一垂直扩散板和所述第二垂直扩散板是由所述第一STI结构和所述第二STI结构限定和隔离的硅有源区域。

10.根据权利要求7所述的电容器结构，还包括：

无源元件，直接在所述第一STI结构或所述第二STI结构的顶表面上。

11.根据权利要求10所述的电容器结构，其中，所述无源元件包括电阻器。

12.根据权利要求10所述的电容器结构，其中，所述无源元件包括多晶硅。

13.根据权利要求7所述的电容器结构，还包括：

第三垂直扩散板，围绕所述第二STI结构、所述第二垂直扩散板、所述第一STI结构、以及所述第一垂直扩散板；

第三浅沟槽隔离STI结构，围绕所述第三垂直扩散板、所述第二STI结构、所述第二垂直扩散板、所述第一STI结构、以及所述第一垂直扩散板；以及设置于所述第三垂直扩散板上的多个第三接触元件，其中，所述第三垂直扩散板通过所述多个第三接触元件和所述第一金属互联而电耦合至所述阴极。

14.根据权利要求13所述的电容器结构，还包括：

第四垂直扩散板，围绕所述第三STI结构、所述第三垂直扩散板、所述第二STI结构、所述第二垂直扩散板、所述第一STI结构、以及所述第一垂直扩散板；

第四浅沟槽隔离STI结构，围绕所述第四垂直扩散板、所述第三STI结构、所述第三垂直扩散板、所述第二STI结构、所述第二垂直扩散板、所述第一STI结构、以及所述第一垂直扩散板；以及设置于所述第四垂直扩散板上的多个第四接触元件，其中，所述第四垂直扩散板通过所述多个第四接触元件和所述第二金属互联而电耦合至所述阳极。

15.根据权利要求14所述的电容器结构，其中，所述离子阱包括围绕所述第四STI结构的环形垂直部分，并且多个第五接触元件设置在所述环形垂直部分上，其中，所述离子阱通过所述多个第五接触元件和所述第二金属互联而电耦合至所述阳极。

16.根据权利要求1所述的电容器结构，其中，所述半导体衬底是硅衬底。

说明书

具有垂直扩散板的电容器结构

[0001] 本申请是申请日为2019年1月30日、申请号为201980000220.5、名称为“具有垂直扩散板的电容器结构”的中国专利申请的分案申请。

技术领域

[0002] 本公开总体涉及半导体技术领域，并且更具体地，涉及在硅衬底中具有垂直布置的扩散板的电容器结构。

背景技术

[0003] 如本领域已知的，3D NAND是闪存技术，其垂直堆叠存储单元来增大容量以得到较高的储存密度和每吉比特较低的成本。

[0004] 在3D NAND技术中，存储单元在高电压下操作，并且需要电容器来实施电压提升。典型地，MOS电容器、MOM电容器、或多晶硅-至-多晶硅电容器用于3D NAND芯片电路中。

[0005] 随着3D NAND技术朝向高密度和高容量前进，特别是从64层至128层的方案，器件的数量和迹线的数量显著增大，然而芯片的面积保持基本不变。结果，用于硅晶片和后端布线的空间变得越来越小。常规MOS电容器或MOM电容器在后端阶段通常需要大的芯片面积或金属迹线面积，并且大面积的MOS电容器可以引起时间相关的电介质击穿(TDDB)问题。

[0006] 因此，本领域仍然存储在对满足电路要求，并且同时，不必占据太多的空间，的新颖电容器结构的需求。

发明内容

[0007] 本公开的一个目的是提供在硅衬底中具有垂直布置的扩散板的电容器结构，其能够解决上述现有技术的缺点和不足。

[0008] 本公开的一方面提供了一种电容器结构，包含：第一导电类型的半导体衬底；设置于所述半导体衬底中的所述第一导电类型的第一垂直扩散板；设置于所述半导体衬底中并且围绕所述第一垂直扩散板的第一浅沟槽隔离(STI)结构；设置于所述半导体衬底中并且围绕所述第一STI结构的所述第一导电类型的第二垂直扩散板；以及设置于所述半导体衬底中的第二导电类型的离子阱。所述离子阱直接设置在所述第一垂直扩散板、所述第一STI结构和所述第二垂直扩散板之下。

[0009] 根据一些实施例，所述第一导电类型是P型且所述第二导电类型是N型。

[0010] 根据一些实施例，所述离子阱将所述第一垂直扩散板与所述第二垂直扩散板隔离。

[0011] 根据一些实施例，所述第一垂直扩散板电耦合至第一电压，且所述第二垂直扩散板电耦合至第二电压，其中，所述第二电压高于所述第一电压。

[0012] 根据一些实施例，电容器形成于所述第一垂直扩散板与所述第二垂直扩散板之间，所述第一STI结构介于所述第一垂直扩散板与所述第二垂直扩散板之间用作电容器电介质层。

[0013] 根据一些实施例，所述电容器结构还包括：所述第一导电类型的第一重掺杂区，设置于所述第一垂直扩散板的表面处；以及所述第一导电类型的第二重掺杂区，设置于所述第二垂直扩散板的表面处。

[0014] 根据一些实施例，所述电容器结构还包括：设置于所述半导体衬底中的第二浅沟槽隔离(STI)结构，并且所述第二STI结构围绕所述第二垂直扩散板、所述第一STI结构、以及所述第一垂直扩散板；

[0015] 根据一些实施例，所述第二STI结构、所述第二垂直扩散板、所述第一STI结构与所述第一垂直扩散板同心地布置。

[0016] 根据一些实施例，所述第一垂直扩散板和所述第二垂直扩散板是由所述第一STI结构和所述第二STI结构限定和隔离的硅有源区域。

[0017] 根据一些实施例，所述电容器结构还包括直接在所述第一STI结构或所述第二STI结构的顶表面上的无源元件。

[0018] 根据一些实施例，所述无源元件包括电阻器。根据一些实施例，所述无源元件包括多晶硅。

[0019] 根据一些实施例，所述电容器结构还包括：第三垂直扩散板，围绕所述第二STI结构、所述第二垂直扩散板、所述第一STI结构、以及所述第一垂直扩散板；以及第三浅沟槽隔离(STI)结构，围绕所述第三垂直扩散板、所述第二STI结构、所述第二垂直扩散板、所述第一STI结构、以及所述第一垂直扩散板。

[0020] 根据一些实施例，所述电容器结构还包括：第四垂直扩散板，围绕所述第三STI结构、所述第三垂直扩散板、所述第二STI结构、所述第二垂直扩散板、所述第一STI结构、以及所述第一垂直扩散板；以及第四浅沟槽隔离(STI)结构，围绕所述第四垂直扩散板、所述第三STI结构、所述第三垂直扩散板、所述第二STI结构、所述第二垂直扩散板、所述第一STI结构、以及所述第一垂直扩散板。

[0021] 根据一些实施例，所述第二垂直扩散板、所述第四垂直扩散板以及所述离子阱电耦合至阳极，并且所述第一垂直扩散板和所述第三垂直扩散板电耦合至阴极。

[0022] 根据一些实施例，所述离子阱包括围绕所述第四STI结构的环形垂直部分。

[0023] 根据一些实施例，所述半导体衬底是硅衬底。

[0024] 本公开的另一方面提供了一种电容器结构，包含：第一导电类型的半导体衬底；设置于所述半导体衬底中的所述第一导电类型的第一垂直扩散板；设置于所述半导体衬底中并且围绕所述第一垂直扩散板的第一浅沟槽隔离(STI)结构；设置于所述半导体衬底中并且围绕所述第一STI结构的所述第一导电类型的第二垂直扩散板；以及设置于所述半导体衬底中的第二导电类型的离子阱。所述离子阱直接设置在所述第一垂直扩散板、所述第一STI结构和所述第二垂直扩散板之下。所述第二垂直扩散板电耦合至所述电容器结构的阳极。所述第一垂直扩散板电耦合至所述电容器结构的阴极。

[0025] 根据一些实施例，所述电容器结构还包括：设置于所述半导体衬底中的第二浅沟槽隔离(STI)结构，并且所述第二STI结构围绕所述第二垂直扩散板、所述第一STI结构、以及所述第一垂直扩散板。

[0026] 根据一些实施例，所述第二STI结构、所述第二垂直扩散板、所述第一STI结构与所述第一垂直扩散板同心地布置。

[0027] 对本领域技术人员来说，在阅读在各个图和图样中示例的优选实施例的以下具体实施方式之后，本发明的这些和其它目的将毫无疑问地变得显而易见。

附图说明

[0028] 并入于此并形成说明书的部分的附图示例了本公开的实施例，并且与描述一起，还用于解释本公开的原理，并使得本领域技术人员能够实现并使用本公开。

[0029] 图1是示出根据本发明的一个实施例的在半导体衬底中制造的电容器结构的示范性版图结构的示意性图示。

[0030] 图2是沿图1中的线I-I’取得的示意性横截面视图。

[0031] 图3至图5是示出根据本公开的另一实施例的用于制造电容器结构的示范性方法的示意性横截面图示。

[0032] 将参照附图描述本公开的实施例。

具体实施方式

[0033] 现在将详细参照示例于附图中的本发明的示范性实施例，以理解和实现本公开并获得技术效果。能够理解，仅仅作为范例进行了以下描述，而不是为了限制本公开。彼此不相冲突的本公开的各种实施例和实施例中的各种特征能够以各种方式进行组合和重新布置。不脱离本公开的精神和范围，对本领域技术人员来说，本公开的修改、等同或改进是可理解的并且意图被涵盖于本公开的范围内。

[0034] 应当注意，说明书中对“一个实施例”、“实施例”、“范例实施例”、“一些实施例”等的引用指示描述的实施例可以包含特定特征、结构、或特性，但是每一个实施例可以不必包含该特定特征、结构、或特性。此外，该短语不必然指相同的实施例。

[0035] 此外，当联系实施例描述特定特征、结构或特性时，不管是否明确描述，与其它实施例相联系来影响该特征、结构或特性都在本领域技术人员的知识范围内。

[0036] 通常，至少部分根据上下文中的使用来理解术语学。例如，于此使用的术语“一个或多个”，至少部分取决于上下文，可以用于在单数的意义上描述任何特征、结构、或特性，或可以用于在复数的意义上描述特征、结构或特性的组合。类似地，诸如“一”、“一个”、或“所述”的术语再次可以被理解为传达单数使用或传达复数使用，至少部分取决于上下文。

[0037] 将易于理解的是，本公开中的“在……上”、“在……以上”、以及“在……之上”的意思应当被以最宽的方式解释，使得“在……上”不仅意指“直接在……(某物)上”，而且也包含“在……(某物)上”且其间具有中间特征或层，并且“在……以上”或“在……之上”不仅意指“在……(某物)以上”或“在……(某物)之上”的意思，而且也能够包含“在……(某物)以上”或“在……(某物)之上”，而其间没有中间特征或层(即，直接在某物上)的意思。

[0038] 此外，空间上的相对术语，诸如“在……之下”、“在……以下”、“下部的”、“在……以上”、“上部的”等于此可以用于易于描述，以描述如图中示例的一个元件或特征与别的元件(单个或多个)或特征(单个或多个)的关系。

[0039] 除图中描绘的取向之外，空间上的相对术语还意图涵盖使用或操作中的器件的不同取向。装置可以另外地取向(旋转90度或以其它取向)并且可以同样地相应解释于此使用的空间上的相对描述符。

[0040] 如于此使用的，术语“衬底”指一种材料，随后的材料层要增加到该材料上。能够对衬底自身进行构图。能够对增加到衬底顶上的材料进行构图，或者增加到衬底顶上的材料能够保持未被构图。此外，衬底能够包含宽广系列的半导体材料，诸如硅、锗、砷化镓、磷化铟等。替代地，衬底能够由诸如玻璃、塑料、或蓝宝石晶片的非导电材料构成。

[0041] 如于此使用的，术语“层”指包含具有厚度的区域的材料部分。层能够在在下或在上结构的整个之上延伸，或可以具有比在下或在上结构的广度小的广度。此外，层能够是同质或异质连续结构的区域，该区域的厚度小于该连续结构的厚度。例如，层能够位于连续结构的顶表面和底表面之间的水平平面的任何对之间，位于连续结构的顶表面和底表面处的水平平面的任何对之间。层能够水平地、垂直地、和/或沿着锥形表面延伸。衬底能够是层，能够在其中包含一个或多个层，和/或能够在其上、其以上、和/或其以下具有一个或多个层。层能够包含多个层。例如，互连层能够包含一个或多个导体和接触层(其中，形成了接触部、互连线、和/或通孔)和一个或更多电介质层。

[0042] 如于此使用的，术语“名义的/名义地”指在产品或工艺的设计阶段期间设定的用于部件或工艺操作的特性或参数的期望或目标值与期望值以上和/或以下的值的范围一起。值的范围能够归因于公差或制造工艺的稍微变化。如于此使用的，术语“大约”指示给定量的值能够基于与主题半导体器件相关联的特定技术节点而变化。基于特定技术节点，术语“大约”能够指示给定量的值在例如该值的10-30％之内(例如，该值的±10％、±20％、或±30％)变化。

[0043] 本公开涉及在硅衬底中具有垂直布置的扩散板的电容器结构。前述电容器结构可以制造在CMOS晶片上，CMOS晶片可以结合至阵列晶片以形成三维(3D)NAND器件。用作电容器电介质层的浅沟槽隔离(STI)结构设置在电容器结构的垂直布置的扩散板之间。在底部处并且沿着电容器结构的周界，在硅衬底中设置N阱以将相反极性的扩散板彼此电隔离。前述电容器结构可以集成在多晶硅栅极(多晶硅-栅极)电容器/电阻器区域中，使得可以有效地利用CMOS晶片的空间，并且可以增大每单位面积的电容。

[0044] 请参照图1和图2。图1是示出根据本发明的一个实施例的在半导体衬底中制造的电容器结构的示范性版图结构的示意性图示。图2是沿图1中的线I-I’取得的示意性横截面视图。应当理解，通过图描绘的电容器结构的版图或元件的形状仅是为示例目的。根据本公开的各个实施例，可以采用不同的形状和版图。

[0045] 如图1和图2中示出的，电容器结构1可以构造于诸如硅的半导体材料的半导体衬底100中的多晶硅-栅极电容器/电阻器区域(P2区域)内，但不限于此。根据本公开的一个实施例，半导体衬底100可以是P型硅衬底。然而，将理解，根据其它实施例，可以采用诸如绝缘体上硅(SOI)衬底或外延衬底的其它半导体衬底。

[0046] 在P型硅衬底上，可以制造多个CMOS电路元件(未示出)，以形成CMOS晶片。CMOS晶片可以接合至阵列晶片(或存储单元晶片)以形成三维(3D)NAND器件。本公开的电容器结构1能够提供在3D NAND器件的操作期间实施电压提升所需的高电容。此外，本公开的电容器结构1与当前CMOS工艺兼容。本公开的电容器结构1是与CMOS电路元件集成地制造的集成电容器结构。

[0047] 在图1和图2中示例的非限制性实施例中，电容器结构1包括由第一浅沟槽隔离(STI)结构104围绕的第一垂直扩散板110。当从上方观看时，如图1中能够看到的，第一垂直扩散板110可以具有矩形形状，其较长轴或较长边沿参考x轴延伸，并且其较短边沿参考y轴延伸。第一STI结构104是电隔离第一垂直扩散板110的环形形状的沟槽隔离。将理解，根据本公开的各个实施例，可以采用第一垂直扩散板110和第一STI结构104的不同形状或版图。

[0048] 根据本公开的一个实施例，第一垂直扩散板110是由第一STI结构104限定和隔离的硅有源区域。根据本公开的一个实施例，第一垂直扩散板110是P型掺杂的。例如，通过使用适合的硬掩膜来执行离子阱注入工艺(离子阱注入工艺通常被执行以在CMOS逻辑电路区中形成离子阱)，可以将诸如硼等的P型掺杂剂注入到由第一STI结构104限定和隔离的硅有源区域中，由此形成第一垂直扩散板110。可以在第一垂直扩散板110的表面处形成P型重掺杂区(P+区)111。因此，离子阱注入工艺之后第一垂直扩散板110的掺杂浓度高于半导体衬底100的掺杂浓度。

[0049] 根据本公开的一个实施例，例如，可以通过执行如下步骤(包含但不限于)来形成第一STI结构104：(1)将环形隔离沟槽蚀刻到半导体衬底100中；(2)在环形隔离沟槽的内表面上形成诸如氧化硅或氮化硅衬里的衬里层；(3)以诸如二氧化硅或HDPCVD氧化物的沟槽填充绝缘层填充环形隔离沟槽；以及(4)执行化学机械抛光(CMP)以去除环形隔离沟槽外部的过量沟槽填充绝缘层。

[0050] 电容器结构1还包括围绕第一STI结构104和第一垂直扩散板110的第二垂直扩散板210。当从上方观看时，如图1中能够看到的，第二垂直扩散板210是环绕环形第一STI结构104的环形形状的环。第二垂直扩散板210由第一STI结构104和第二STI结构105限定和隔离。第二STI结构105也是环形形状的沟槽隔离，其电隔离第二垂直扩散板210。可以通过如先前描述的STI工艺步骤来形成第二STI结构105。

[0051] 根据本公开的一个实施例，第二垂直扩散板210是由第一STI结构104和第二STI结构105限定和隔离的硅有源区域。根据本公开的一个实施例，同样地，第二垂直扩散板210是P型掺杂的。例如，通过使用适合的硬掩膜来执行离子阱注入工艺(离子阱注入工艺通常被执行以在CMOS逻辑电路区中形成离子阱)，可以将诸如硼等的P型掺杂剂注入到由第一STI结构104和第二STI结构105限定和隔离的硅有源区域中，由此形成第一垂直扩散板110和第二垂直扩散板210。可以在第二垂直扩散板210的表面处形成P型重掺杂区(P+区)211。

[0052] 根据本公开的一个实施例，如图2中能够看到的，电容器C1(硅-至-硅电容器)可以形成于第一垂直扩散板110与第二垂直扩散板210之间，环形第一STI结构104介于其间用作电容器电介质层。多个第一接触元件CT1可以设置在第一垂直扩散板110上。通过多个第一接触元件CT1和金属互联410，第一垂直扩散板110可以电耦合至电容器结构1的阴极，电容器结构1的阴极被提供有第一电压。多个第二接触元件CT3可以设置在第二垂直扩散板210上。通过多个第二接触元件CT2和金属互联420，第二垂直扩散板210可以电耦合至电容器结构1的阳极，电容器结构1的阳极被提供有第二电压。根据本公开的一个实施例，第二电压高于第一电压。

[0053] 根据本公开的一个实施例，在电容器结构1的底部处提供诸如高电压N阱(HVNW)的N阱101，以将第一垂直扩散板110与第二垂直扩散板210彼此隔离。根据本公开的一个实施例，形成于半导体衬底100中的N阱101可以电耦合至电容器结构1的阳极(或第二电压)，由此在第一垂直扩散板110的底部与N阱101之间形成反向偏置的PN结113，并且在第二垂直扩散板210的底部与N阱101之间形成反向偏置的PN结213。N阱101能够在电容器结构1与相邻的电路元件之间提供隔离和防止干扰。

[0054] 根据本公开的一个实施例，反向偏置的PN结113和反向偏置的PN结213可以与环形第一STI结构104的底表面和第二STI结构105的底表面大致齐平，但是不限于此。

[0055] 根据本公开的一个实施例，诸如电阻器等的无源元件302和304可以形成于第一STI结构104的顶表面上，并且诸如电阻器等的无源元件306可以形成于第二STI结构105的顶表面上。根据本公开的一个实施例，无源元件302、304、以及306可以由多晶硅构成，但是不限于此。根据本公开的一个实施例，无源元件302、304、以及306分别仅形成于第一STI结构104和第二STI结构105上。将理解，图1中示例的无源元件302、304、以及306的版图和数量仅用于示例目的。

[0056] 根据本公开的一个实施例，电容器结构1还可以包括围绕第二STI结构105、第二垂直扩散板210、第一STI结构104、以及第一垂直扩散板110的第三垂直扩散板120。当从上方观看时，如图1中能够看到的，第三垂直扩散板120是环绕环形第二STI结构105的环形形状的环。第三垂直扩散板120由第二STI结构105和第三STI结构106限定和隔离。第三STI结构106也是环形形状的沟槽隔离，其电隔离第三垂直扩散板120。可以通过如先前描述的STI工艺步骤来形成第三STI结构106。根据本公开的一个实施例，第三STI结构106、第三垂直扩散板120、第二STI结构105、第二垂直扩散板210、以及第一STI结构104与最里面的第一垂直扩散板110同心地布置。

[0057] 根据本公开的一个实施例，第三垂直扩散板120是由第二STI结构105和第三STI结构106限定和隔离的硅有源区域。根据本公开的一个实施例，同样地，第三垂直扩散板120是P型掺杂的。例如，通过使用适合的硬掩膜来执行离子阱注入工艺(离子阱注入工艺通常被执行以在CMOS逻辑电路区中形成离子阱)，可以将诸如硼等的P型掺杂剂注入到由第二STI结构105和第三STI结构106限定和隔离的硅有源区域中，由此形成第一垂直扩散板110、第二垂直扩散板210、和第三垂直扩散板120。可以在第三垂直扩散板120的表面处形成P型重掺杂区(P+区)121。

[0058] 根据本公开的一个实施例，如图2中能够看到的，电容器C2(硅-至-硅电容器)可以形成于第二垂直扩散板210与第三垂直扩散板120之间，环形第二STI结构105介于其间用作电容器电介质层。多个第三接触元件CT3可以设置在第三垂直扩散板120上。通过多个第三接触元件CT3和金属互联410，第三垂直扩散板120可以电耦合至电容器结构1的阴极，电容器结构1的阴极被提供有第一电压。因此，根据本公开的一个实施例，如图2中能够看到的，第一垂直扩散板110和第三垂直扩散板120均电耦合至阴极。

[0059] 根据本公开的一个实施例，诸如电阻器等的无源元件308可以形成于第三STI结构106的顶表面上。根据本公开的一个实施例，无源元件308可以由多晶硅构成，但是不限于此。根据本公开的一个实施例，无源元件308仅形成于第三STI结构106上。将理解，图1中示例的无源元件308的版图和数量仅用于示例目的。

[0060] 根据本公开的一个实施例，电容器结构1还可以包括围绕第三STI结构106、第三垂直扩散板120、第二STI结构105、第二垂直扩散板210、第一STI结构1064、以及第一垂直扩散板110的第四垂直扩散板220。当从上方观看时，如图1中能够看到的，第四垂直扩散板220是环绕环形第三STI结构106的环形形状的环。第四垂直扩散板220由第三STI结构106和第四STI结构107限定和隔离。第四STI结构107也是环形形状的沟槽隔离，其电隔离第四垂直扩散板220。可以通过如先前描述的STI工艺步骤来形成第二四STI结构107。根据本公开的一个实施例，第四STI结构107、第四垂直扩散板220、第三STI结构106、第三垂直扩散板120、第二STI结构105、第二垂直扩散板210、以及第一STI结构104与最里面的第一垂直扩散板110同心地布置。

[0061] 根据本公开的一个实施例，第四垂直扩散板220是由第三STI结构106和第四STI结构107限定和隔离的硅有源区域。根据本公开的一个实施例，同样地，第四垂直扩散板220是P型掺杂的。例如，通过使用适合的硬掩膜来执行离子阱注入工艺(离子阱注入工艺通常被执行以在CMOS逻辑电路区中形成离子阱)，可以将诸如硼等的P型掺杂剂注入到由第三STI结构106和第四STI结构107限定和隔离的硅有源区域中，由此形成第一垂直扩散板110、第二垂直扩散板210、第三垂直扩散板120、以及第四垂直扩散板220。可以在第四垂直扩散板220的表面处形成P型重掺杂区(P+区)221。

[0062] 根据本公开的一个实施例，如图2中能够看到的，电容器C3(硅-至-硅电容器)可以形成于第三垂直扩散板120与第四垂直扩散板220之间，环形第三STI结构106介于其间用作电容器电介质层。多个第四接触元件CT4可以设置在第四垂直扩散板220上。通过多个第四接触元件CT4和金属互联420，第四垂直扩散板220可以电耦合至电容器结构1的阳极，电容器结构1的阳极被提供有第二电压。因此，根据本公开的一个实施例，如图2中能够看到的，第二垂直扩散板210和第四垂直扩散板220均电耦合至阳极。

[0063] 根据本公开的一个实施例，诸如电阻器等的无源元件310可以形成于第四STI结构107的顶表面上。根据本公开的一个实施例，无源元件310可以由多晶硅构成，但是不限于此。根据本公开的一个实施例，无源元件310仅形成于第四STI结构107上。将理解，图1中示例的无源元件310的版图和数量仅用于示例目的。

[0064] 根据本公开的一个实施例，N阱101包括围绕第四STI结构107的环形垂直部分101a。P型重掺杂区(P+区)可以形成于环形垂直部分101a的表面处。多个第五接触元件CT5可以设置在环形垂直部分101a上。通过多个第五接触元件CT5和金属互联420，N阱101可以电耦合至电容器结构1的阳极，电容器结构1的阳极被提供有第二电压。

[0065] 结构上，所述电容器结构1包含：第一导电类型的半导体衬底100；设置于所述半导体衬底100中的所述第一导电类型的第一垂直扩散板110；设置于所述半导体衬底100中并且围绕所述第一垂直扩散板110的第一浅沟槽隔离(STI)结构104；设置于所述半导体衬底100中并且围绕所述第一STI结构104的所述第一导电类型的第二垂直扩散板210；以及设置于所述半导体衬底100中的第二导电类型的离子阱101。所述离子阱101直接设置在所述第一垂直扩散板110、所述第一STI结构104和所述第二垂直扩散板210之下。

[0066] 根据一些实施例，所述第一导电类型是P型且所述第二导电类型是N型。

[0067] 根据一些实施例，所述离子阱101将所述第一垂直扩散板110与所述第二垂直扩散板210隔离。

[0068] 根据一些实施例，所述第一垂直扩散板110电耦合至第一电压，且所述第二垂直扩散板210电耦合至第二电压，其中，所述第二电压高于所述第一电压。

[0069] 根据一些实施例，电容器C1形成于所述第一垂直扩散板110与所述第二垂直扩散板210之间，所述第一STI结构104介于所述第一垂直扩散板110与所述第二垂直扩散板210之间用作电容器电介质层。

[0070] 根据一些实施例，所述电容器结构1还包括：所述第一导电类型的第一重掺杂区111，设置于所述第一垂直扩散板110的表面处；以及所述第一导电类型的第二重掺杂区
211，设置于所述第二垂直扩散板210的表面处。

[0071] 根据一些实施例，所述电容器结构1还包括：设置于所述半导体衬底100中的第二浅沟槽隔离(STI)结构105。所述第二STI结构105围绕所述第二垂直扩散板210、所述第一STI结构104、以及所述第一垂直扩散板110。

[0072] 根据一些实施例，所述第二STI结构105、所述第二垂直扩散板210、所述第一STI结构104与所述第一垂直扩散板110同心地布置。

[0073] 根据一些实施例，所述第一垂直扩散板110和所述第二垂直扩散板210是由所述第一STI结构104和所述第二STI结构105限定和隔离的硅有源区域。

[0074] 根据一些实施例，所述电容器结构1还包括直接在所述第一STI结构104或所述第二STI结构105的顶表面上的无源元件302、306。

[0075] 根据一些实施例，所述无源元件302、306包括电阻器。根据一些实施例，所述无源元件302、306包括多晶硅。

[0076] 根据一些实施例，所述电容器结构还包括：第三垂直扩散板120，围绕所述第二STI结构105、所述第二垂直扩散板210、所述第一STI结构104、以及所述第一垂直扩散板110；以及第三浅沟槽隔离(STI)结构106，围绕所述第三垂直扩散板120、所述第二STI结构105、所述第二垂直扩散板210、所述第一STI结构104、以及所述第一垂直扩散板110。

[0077] 根据一些实施例，所述电容器结构1还包括：第四垂直扩散板220，围绕所述第三STI结构106、所述第三垂直扩散板120、所述第二STI结构105、所述第二垂直扩散板210、所述第一STI结构104、以及所述第一垂直扩散板110；以及第四浅沟槽隔离(STI)结构107，围绕所述第四垂直扩散板220、所述第三STI结构106、所述第三垂直扩散板120、所述第二STI结构105、所述第二垂直扩散板210、所述第一STI结构104、以及所述第一垂直扩散板110。

[0078] 根据一些实施例，所述第二垂直扩散板210、所述第四垂直扩散板220以及所述离子阱101电耦合至阳极，并且所述第一垂直扩散板110和所述第三垂直扩散板120电耦合至阴极。

[0079] 根据一些实施例，所述离子阱101包括围绕所述第四STI结构107的环形垂直部分。

[0080] 根据一些实施例，所述半导体衬底100是硅衬底。

[0081] 请参照图3至图5，图3至图5是示出根据本公开的另一实施例的用于制造电容器结构的示范性方法的示意性横截面图示，其中，相似的区、层、或元件由相似的数字号码标记。

[0082] 如图3中示出的，诸如P型硅衬底的半导体衬底100的P2区域经受如先前所述的STI工艺，由此形成有源区域和STI结构的同心环，同心环包含例如由第一STI结构104、第二垂直扩散板210、第二STI结构105、第三垂直扩散板120、第三STI结构106、第四垂直扩散板220、以及第四STI结构107围绕的第一垂直扩散板110。构图的多晶硅层形成于STI结构上。
构图的多晶硅层可以形成诸如无源元件302～310的无源元件。

[0083] 如图4中示出的，随后，半导体衬底100的P2区域经受诸如高电压N阱注入的离子阱注入。例如，将诸如磷或砷的N型掺杂剂注入到半导体衬底100中，由此形成N阱101。半导体衬底100的P2区域也经受数个离子注入工艺，以形成P型掺杂的第一垂直扩散板110、P型掺杂的第二垂直扩散板210、P型掺杂的第三垂直扩散板120、P型掺杂的第四垂直扩散板220、P+区111、121、211、221、以及N+区102。

[0084] 如图5中示出的，电介质层(未示出)沉积于半导体衬底100上。随后，接触元件CT1～CT5分别形成于P+区111、121、211、221、以及N+区102上。然后通过执行CMOS后端工艺将金属互联410和420形成于半导体衬底100上。根据一些实施例，第二垂直扩散板210、第四垂直扩散板220以及离子阱101电耦合至阳极(相对较高的电压)，并且第一垂直扩散板110和第三垂直扩散板120电耦合至阴极(相对较低的电压)。通过提供该配置，反向偏置的PN结113、213可以形成于P型掺杂的垂直扩散板与N阱101之间，由此改善电容器结构的隔离。

[0085] 本领域技术人员将容易地观察到可以在保持本发明的教导的同时进行器件和方法的许多修改和更改。因而，以上公开应当被视为仅由所附权利要求的边界和界限限制。