一种高电源抑制比的双环控制带隙基准电路

摘要

一种高电源抑制比的双环控制带隙基准电路，属于电源管理技术领域。本发明提出双环控制模式产生带隙基准电压，第一个环路利用第一运算放大器的高增益特性保证第二NPN双极结型晶体管和第三NPN双极结型晶体管的集电极电位相同，从而产生温度特性准确的基准电压，第二个环路在基准建立好后利用第二运算放大器的负反馈特性产生与电源电压波动无关的局部电源电压，使电源电压的扰动被负反馈隔离，从而提升了基准电路的电源抑制比。本发明在确保基准电压的准确性的同时也获得了高的电源抑制比，实现了变化率为20.38ppm/℃的基准电压的输出。

权利要求

1.一种高电源抑制比的双环控制带隙基准电路，其特征在于，包括第一NPN双极结型晶体管、第二NPN双极结型晶体管、第三NPN双极结型晶体管、第一电容、第二电容、第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻、第七电阻、第一NMOS管、第二NMOS管、第三NMOS管、多个第四NMOS管、第八NMOS管、第九NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NLDMOS管、第二NLDMOS管、第三NLDMOS管、第四NLDMOS管、第一PLDMOS管、第一运算放大器和第二运算放大器；

第五PMOS管的栅极连接第一偏置电压，其源极连接第三NLDMOS管和第四NLDMOS管的漏极并连接输入电源电压，其漏极连接第一PLDMOS的源极；

第一PLDMOS的栅极连接第二偏置电压，其漏极连接第二NLDMOS管的栅极和漏极以及第三NLDMOS管的栅极；

第六PMOS管的栅漏短接并连接第八NMOS管和第九NMOS管的漏极，其源极连接第三NLDMOS管的源极和局部电源电压并通过第二电容后接地；

每个第四NMOS管的栅极和漏极互连并连接上一个第四NMOS管的源极，第一个第四NMOS管的漏极连接第一NLDMOS管的漏极、第二NLDMOS管的源极、第八NMOS管的栅极和第九NMOS管的栅极并通过第一电容后接地，最后一个第四NMOS管的源极接地；

第一运算放大器的负向输入端连接第八NMOS管的源极、第二NPN双极结型晶体管的集电极和第二电阻的一端，其正向输入端连接第九NMOS管的源极、第三NPN双极结型晶体管的集电极和第三电阻的一端，其输出端连接第二NPN双极结型晶体管的基极、第三NPN双极结型晶体管的基极和第二运算放大器的正向输入端并输出基准电压；

第二电阻和第三电阻的另一端连接所述局部电源电压；

第四电阻的一端连接第二NPN双极结型晶体管的发射极，其另一端连接第三NPN双极结型晶体管的发射极并通过第五电阻后接地；

第四NLDMOS管的栅极连接第二运算放大器的输出端，其源极产生所述局部电源电压并连接第六电阻的一端；

第七电阻的一端连接第六电阻的另一端和第二运算放大器的负向输入端，第七电阻的另一端接地；

第一NPN双极结型晶体管的基极连接所述基准电压，其发射极通过第一电阻后接地，其集电极连接第三PMOS管的栅极和漏极以及第四PMOS管的基极；

第一PMOS管的栅漏短接并连接第三PMOS管的源极和第二PMOS管的栅极，其源极连接第二PMOS管的源极并连接所述局部电源电压；

第四PMOS管的源极连接第二PMOS管的漏极，其漏极连接第一NMOS管的栅极和漏极以及第一NLDMOS管的栅极；

第三NMOS管的栅极连接第二NMOS管的栅极和漏极以及第一NMOS管的源极，其漏极连接第一NLDMOS管的源极，其源极连接第二NMOS管的源极并接地；

第一PMOS管、第二PMOS管、第三PMOS管和第四PMOS管的衬底连接所述局部电源电压；第五PMOS管和第一PLDMOS管的衬底连接所述输入电源电压；第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第八NMOS管和第九NMOS管的衬底接地；第一NLDMOS管、第二NLDMOS管、第三NLDMOS管、第四LDMOS管和第六PMOS管的衬底和源极短接。

2.根据权利要求1所述的高电源抑制比的双环控制带隙基准电路，其特征在于，所述第一运算放大器包括第四NPN双极结型晶体管、第五NPN双极结型晶体管、第三电容、第四电容、第八电阻、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管和第十九NMOS管；

第四NPN双极结型晶体管的基极作为所述第一运算放大器的负向输入端，其发射极连接第五NPN双极结型晶体管的发射极和第十八NMOS管的漏极，其集电极连接第十一PMOS管的栅极和漏极以及第九PMOS管的栅极；

第五NPN双极结型晶体管的基极作为所述第一运算放大器的正向输入端，其集电极连接第十二PMOS管的栅极和漏极以及第十三PMOS管的栅极；

第十八NMOS管的栅极连接第十NMOS管的栅极和第三偏置电压，其源极连接第十九NMOS管的漏极；

第十九NMOS管的栅极连接第十一NMOS管的栅极和第四偏置电压，其源极连接第十一NMOS管、第十三NMOS管和第十五NMOS管的源极并接地；

第十NMOS管的源极连接第十一NMOS管的漏极，其漏极连接第十PMOS管的栅极、第十四PMOS管的栅极以及第八PMOS管的栅极和漏极；

第七PMOS管的栅漏短接并连接第八PMOS管的源极，其源极连接第九PMOS管、第十一PMOS管、第十二PMOS管、第十三PMOS管和第十五PMOS管的源极并连接所述局部电源电压；

第十PMOS管的源极连接第九PMOS管的漏极，其漏极连接第十二NMOS管的栅极和漏极以及第十四NMOS管的栅极；

第十五NMOS管的栅极并连接第十三NMOS管的栅极和漏极以及第十二NMOS管的源极，其漏极连接第十四NMOS管的源极；

第十四PMOS管的源极连接第十三PMOS管的漏极，其漏极作为所述第一运算放大器的输出端连接第十四NMOS管的漏极和第十七NMOS管的栅极并通过第八电阻后连接第十六NMOS管的源极；

第十六NMOS管的栅极连接第二NLDMOS管的源极，其漏极连接第十五PMOS管的栅极和漏极并通过第三电容后接地；

第十七NMOS管的漏极连接所述局部电源电压，其源极通过第四电容后接地。

3.根据权利要求1或2所述的高电源抑制比的双环控制带隙基准电路，其特征在于，所述第二运算放大器包括第五电容、第六电容、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第十六PMOS管、第十七PMOS管、第二PLDMOS管、第三PLDMOS管、第四PLDMOS管、第五NLDMOS管、第六NLDMOS管、第七NLDMOS管和第八NLDMOS管；

第二十NMOS管的栅极作为所述第二运算放大器的正向输入端，其源极连接第二十一NMOS管的源极、第二十二NMOS管的漏极和第十七PMOS管的栅极，其漏极连接第五PLDMOS管的源极；

第二十一NMOS管的栅极作为所述第二运算放大器的负向输入端并连接第六电容的一端，其漏极连接第六NLDMOS管的源极；

第六电容的另一端连接第四NLDMOS管的源极；

第二十二NMOS管的栅极连接第四偏置电压，其源极连接第十七PMOS管的漏极并接地；

第二PLDMOS管的栅漏短接并连接第五PLDMOS管的漏极和第三PLDMOS管的栅极，其源极连接第三PLDMOS管的源极、第十六PMOS管的源极和第八NLDMOS管的漏极并连接输入电源电压；

第十六PMOS管的栅极连接第一偏置电压，其漏极连接第四PLDMOS管的源极；

第四PLDMOS管的栅极连接第二偏置电压，其漏极连接第七NLDMOS管的栅极和漏极以及第五PLDMOS管的栅极和第六NLDMOS管的栅极；

第七NLDMOS管的源极连接第十七PMOS管的源极；

第八NLDMOS管的栅极连接第三NLDMOS管的栅极，其源极连接第三PLDMOS管的漏极、第六NLDMOS管的漏极和第五电容的一端并作为所述第二运算放大器的输出端，第五电容的另一端接地。

说明书

一种高电源抑制比的双环控制带隙基准电路

技术领域

[0001] 本发明属于电源管理技术领域，具体涉及一种双环控制的带隙基准电路，具有较高的电源抑制比（Power Supply Rejection Ratio , PSRR）。

背景技术

[0002] 模拟电路广泛应用各种基准电压和基准电流作为电路的信号偏置。所谓基准，是指不受电源变化影响且与绝对温度具有特定变化关系的电流或者直流电压。在数模混合电
路中，电源电压波动较大，所以核心电路的局部电源电压一般采用由基准电路产生的低灵
敏度电压。由于大多数工艺参数是随着温度变化的，所以为保证所需偏置电压或电流不受
环境温度影响，需要带隙基准电路的设计来控制。

[0003] 早已有研究证明，双极晶体管的物理参数最具实验重复性且同时拥有正负温度系数的参量，所以与温度相关的基准电路一般由双极晶体管组成。双极晶体管由两个PN结组
成，其中PN结的正向压降即基极‑发射极电压VBE与温度T成反比例系数且满足：

[0004]

[0005] 其中VBE指双极晶体管基极‑发射极电压；m为双极晶体管中载流子迁移率随温度变化的参数；VT指双极晶体管的阈值电压且VT=kT/q；Eg指硅的带隙能量且Eg≈1.12eV；q指单
个电子的电荷量； 指对VBE求T的偏导数；k指玻尔兹曼常数

[0006] 由此得知，VBE与温度成反比例关系且和VBE自身大小有关。两个双极晶体管工作在不同的集电极或发射极电流下时，它们的基极‑发射极电压VBE的差值△VBE与温度成正比例
关系，且满足：

[0007]

[0008] 其中n指两个双极晶体管集电极面积的比值，将上述两个与温度呈相反趋势变化的物理参量以一定比例系数连接即可产生与温度无关的物理参量即基准电压Vref：

[0009]

[0010] 其中 、 指任意参数。传统的带隙基准电路如图1所示，运算放大器A0提供大的环路增益，当其输出建立时，差分运算放大器A0的两个输入极被钳位至相同电位，所以Q1和
Q2基极‑发射极电压的差值△VBE为电阻RPTAT上的压降，得到基准电压Vref，且满足
 ，VBE2是Q2的基极‑发射极电压。通过设计电阻阻值和n
的取值，得到基准电压。然而这种单环控制的带隙基准电路在输入电源电压发生变化时，基
准电压会直接受到电源纹波的影响，从而导致基准电压的漂移，电路电源抑制比差。

发明内容

[0011] 针对传统单环控制的带隙基准电路产生的基准电压受电源纹波影响导致电源抑制比差的问题，本发明提出一种双环控制的带隙基准电路，第一个环路利用运放的高增益
特性保证第二NPN双极结型晶体管NPN2和第三NPN双极结型晶体管NPN3的集电极电位相同
从而产生温度特性准确的基准电压，第二个环路在基准建立好后利用运放的负反馈特性产
生与输入电源电压波动无关的局部电源电压，使输入电源电压的扰动被负反馈隔离，从而
提升了基准电路的电源抑制比。

[0012] 本发明的技术方案为：

[0013] 一种高电源抑制比的双环控制带隙基准电路，包括第一NPN双极结型晶体管、第二NPN双极结型晶体管、第三NPN双极结型晶体管、第一电容、第二电容、第一电阻、第二电阻、
第三电阻、第四电阻、第五电阻、第六电阻、第七电阻、第一NMOS管、第二NMOS管、第三NMOS
管、多个第四NMOS管、第八NMOS管、第九NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四
PMOS管、第五PMOS管、第六PMOS管、第一NLDMOS管、第二NLDMOS管、第三NLDMOS管、第四
NLDMOS管、第一PLDMOS管、第一运算放大器和第二运算放大器；

[0014] 第五PMOS管的栅极连接第一偏置电压，其源极连接第三NLDMOS管和第四NLDMOS管的漏极并连接输入电源电压，其漏极连接第一PLDMOS的源极；

[0015] 第一PLDMOS的栅极连接第二偏置电压，其漏极连接第二NLDMOS管的栅极和漏极以及第三NLDMOS管的栅极；

[0016] 第六PMOS管的栅漏短接并连接第八NMOS管和第九NMOS管的漏极，其源极连接第三NLDMOS管的源极和局部电源电压并通过第二电容后接地；

[0017] 每个第四NMOS管的栅极和漏极互连并连接上一个第四NMOS管的源极，第一个第四NMOS管的漏极连接第一NLDMOS管的漏极、第二NLDMOS管的源极、第八NMOS管的栅极和第九
NMOS管的栅极并通过第一电容后接地，最后一个第四NMOS管的源极接地；

[0018] 第一运算放大器的负向输入端连接第八NMOS管的源极、第二NPN双极结型晶体管的集电极和第二电阻的一端，其正向输入端连接第九NMOS管的源极、第三NPN双极结型晶体
管的集电极和第三电阻的一端，其输出端连接第二NPN双极结型晶体管的基极、第三NPN双
极结型晶体管的基极和第二运算放大器的正向输入端并输出基准电压；

[0019] 第二电阻和第三电阻的另一端连接所述局部电源电压；

[0020] 第四电阻的一端连接第二NPN双极结型晶体管的发射极，其另一端连接第三NPN双极结型晶体管的发射极并通过第五电阻后接地；

[0021] 第四NLDMOS管的栅极连接第二运算放大器的输出端，其源极产生所述局部电源电压并连接第六电阻的一端；

[0022] 第七电阻的一端连接第六电阻的另一端和第二运算放大器的负向输入端，第七电阻的另一端接地；

[0023] 第一NPN双极结型晶体管的基极连接所述基准电压，其发射极通过第一电阻后接地，其集电极连接第三PMOS管的栅极和漏极以及第四PMOS管的基极；

[0024] 第一PMOS管的栅漏短接并连接第三PMOS管的源极和第二PMOS管的栅极，其源极连接第二PMOS管的源极并连接所述局部电源电压；

[0025] 第四PMOS管的源极连接第二PMOS管的漏极，其漏极连接第一NMOS管的栅极和漏极以及第一NLDMOS管的栅极；

[0026] 第三NMOS管的栅极连接第二NMOS管的栅极和漏极以及第一NMOS管的源极，其漏极连接第一NLDMOS管的源极，其源极连接第二NMOS管的源极并接地。

[0027] 具体的，所述第一运算放大器包括第四NPN双极结型晶体管、第五NPN双极结型晶体管、第三电容、第四电容、第八电阻、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、
第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十NMOS管、
第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS
管、第十七NMOS管、第十八NMOS管和第十九NMOS管；

[0028] 第四NPN双极结型晶体管的基极作为所述第一运算放大器的负向输入端，其发射极连接第五NPN双极结型晶体管的发射极和第十八NMOS管的漏极，其集电极连接第十一
PMOS管的栅极和漏极以及第九PMOS管的栅极；

[0029] 第五NPN双极结型晶体管的基极作为所述第一运算放大器的正向输入端，其集电极连接第十二PMOS管的栅极和漏极以及第十三PMOS管的栅极；

[0030] 第十八NMOS管的栅极连接第十NMOS管的栅极和第三偏置电压，其源极连接第十九NMOS管的漏极；

[0031] 第十九NMOS管的栅极连接第十一NMOS管的栅极和第四偏置电压，其源极连接第十一NMOS管、第十三NMOS管和第十五NMOS管的源极并接地；

[0032] 第十NMOS管的源极连接第十一NMOS管的漏极，其漏极连接第十PMOS管的栅极、第十四PMOS管的栅极以及第八PMOS管的栅极和漏极；

[0033] 第七PMOS管的栅漏短接并连接第八PMOS管的源极，其源极连接第九PMOS管、第十一PMOS管、第十二PMOS管、第十三PMOS管和第十五PMOS管的源极并连接所述局部电源电压；

[0034] 第十PMOS管的源极连接第九PMOS管的漏极，其漏极连接第十二NMOS管的栅极和漏极以及第十四NMOS管的栅极；

[0035] 第十五NMOS管的栅极并连接第十三NMOS管的栅极和漏极以及第十二NMOS管的源极，其漏极连接第十四NMOS管的源极；

[0036] 第十四PMOS管的源极连接第十三PMOS管的漏极，其漏极作为所述第一运算放大器的输出端连接第十四NMOS管的漏极和第十七NMOS管的栅极并通过第八电阻后连接第十六
NMOS管的源极；

[0037] 第十六NMOS管的栅极连接第二NLDMOS管的源极，其漏极连接第十五PMOS管的栅极和漏极并通过第三电容后接地；

[0038] 第十七NMOS管的漏极连接所述局部电源电压，其源极通过第四电容后接地。

[0039] 具体的，所述第二运算放大器包括第五电容、第六电容、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第十六PMOS管、第十七PMOS管、第二PLDMOS管、第三PLDMOS管、第
四PLDMOS管、第五NLDMOS管、第六NLDMOS管、第七NLDMOS管和第八NLDMOS管；

[0040] 第二十NMOS管的栅极作为所述第二运算放大器的正向输入端，其源极连接第二十一NMOS管的源极、第二十二NMOS管的漏极和第十七PMOS管的栅极，其漏极连接第五PLDMOS
管的源极；

[0041] 第二十一NMOS管的栅极作为所述第二运算放大器的负向输入端并连接第六电容的一端，其漏极连接第六NLDMOS管的源极；

[0042] 第六电容的另一端连接第四NLDMOS管的源极；

[0043] 第二十二NMOS管的栅极连接第四偏置电压，其源极连接第十七PMOS管的漏极并接地；

[0044] 第二PLDMOS管的栅漏短接并连接第五PLDMOS管的漏极和第三PLDMOS管的栅极，其源极连接第三PLDMOS管的源极、第十六PMOS管的源极和第八NLDMOS管的漏极并连接输入电
源电压；

[0045] 第十六PMOS管的栅极连接第一偏置电压，其漏极连接第四PLDMOS管的源极；

[0046] 第四PLDMOS管的栅极连接第二偏置电压，其漏极连接第七NLDMOS管的栅极和漏极以及第五PLDMOS管的栅极和第六NLDMOS管的栅极；

[0047] 第七NLDMOS管的源极连接第十七PMOS管的源极；

[0048] 第八NLDMOS管的栅极连接第三NLDMOS管的栅极，其源极连接第三PLDMOS管的漏极、第六NLDMOS管的漏极和第五电容的一端并作为所述第二运算放大器的输出端，第五电
容的另一端接地。

[0049] 本发明的有益效果为：本发明提出的带隙基准电路为双环控制模式，第一个环路利用第一运算放大器的高增益特性保证两个NPN双极结型晶体管NPN2和NPN3的集电极电位
相同从而产生温度特性准确的基准电压，第二个环路在基准建立好后利用第二运算放大器
的负反馈特性产生与输入电源电压波动无关的局部电源电压，使输入电源电压的扰动被负
反馈隔离，从而提升了基准电路的电源抑制比。

附图说明

[0050] 图1为传统带隙基准电路的结构示意图。

[0051] 图2为本发明提出的一种高电源抑制比的双环控制带隙基准电路的结构示意图。

[0052] 图3为本发明提出的一种高电源抑制比的双环控制带隙基准电路中第一运算放大器A0的一种电路实现示意图。

[0053] 图4为本发明提出的一种高电源抑制比的双环控制带隙基准电路中第二运算放大器A1及其负反馈回路的一种具体电路示意图。

[0054] 图5为本发明产生局部电源电压L1、第二NLDMOS管源端电压L2、基准电压L3的建立关系波形图。

[0055] 图6为本发明产生的基准电压随温度变化的仿真波形图。

[0056] 图7为本发明提出的一种高电源抑制比的双环控制带隙基准电路的电源抑制能力仿真图。

[0057] 其中MP1、MP2、MP3、MP4、MP5、MP6、MP7、MP8、MP9、MP10、MP11、MP12、MP13、MP14、MP15、MP16、MP17为PMOS(P‑Metal‑Oxide‑Semiconductor)管；MN1、MN2、MN3、MN4、MN5、MN6、
MN7、MN8、MN9、MN10、MN11、MN12、MN13、MN14、MN15、MN16、MN17、MN18、MN19、MN20、MN21、MN22
为NMOS（N‑Metal‑Oxide‑Semiconductor）管；R1、R2、R3、R4、R5、R6、R7、R8为电阻；C1 、C2 、
C3、C4、C5、C6为电容；NPN1、NPN2、NPN3、NPN4、NPN5为NPN双极结型晶体管（N‑Bipolar‑
Junction‑Transistor）管；MHP1、MHP2、MHP3、MHP4、MHP5为PLDMOS（P‑Laterally‑Diffused‑
Metal‑Oxide‑Semiconductor）管；MHN1、MHN2、MHN3、MHN4、MHN5、MHN6、MHN7、MHN8为NLDMOS
(N‑Laterally‑Diffused‑Metal‑Oxide‑Semiconductor）管。

具体实施方式

[0058] 下面结合附图对本发明的具体实施方式与原理做进一步阐述。

[0059] 如图2所示是本发明提出的一种高电源抑制比的双环控制带隙基准电路，包括第一NPN双极结型晶体管NPN1、第二NPN双极结型晶体管NPN2、第三NPN双极结型晶体管NPN3、
第一电容C1、第二电容C2、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、
第六电阻R6、第七电阻R7、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、多个第四NMOS
管、第八NMOS管MN8、第九NMOS管MN9、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四
PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第一NLDMOS管MHN1、第二NLDMOS管MHN2、第三
NLDMOS管MHN3、第四NLDMOS管MHN4、第一PLDMOS管MHP1、第一运算放大器A0和第二运算放大
器A1，第五PMOS管MP5的栅极连接第一偏置电压bias_1，其源极连接第三NLDMOS管MHN3和第
四NLDMOS管MHN4的漏极并连接输入电源电压VDD，其漏极连接第一PLDMOS的源极；第一
PLDMOS的栅极连接第二偏置电压bias_2，其漏极连接第二NLDMOS管MHN2的栅极和漏极以及
第三NLDMOS管MHN3的栅极；第六PMOS管MP6的栅漏短接并连接第八NMOS管MN8和第九NMOS管
MN9的漏极，其源极连接第三NLDMOS管MHN3的源极和局部电源电压L1并通过第二电容C2后
接地；每个第四NMOS管的栅极和漏极互连并连接上一个第四NMOS管的源极，如图2所示，本
实施例中采样四个第四NMOS管（分别是MN4‑MN7），第一个第四NMOS管即MN4的漏极连接第一
NLDMOS管MHN1的漏极、第二NLDMOS管MHN2的源极、第八NMOS管MN8的栅极和第九NMOS管MN9
的栅极并通过第一电容C1后接地，最后一个第四NMOS管即MN7的源极接地。第一运算放大器
的负向输入端连接第八NMOS管MN8的源极、第二NPN双极结型晶体管NPN2的集电极和第二电
阻R2的一端，其正向输入端连接第九NMOS管MN9的源极、第三NPN双极结型晶体管NPN3的集
电极和第三电阻R3的一端，其输出端连接第二NPN双极结型晶体管NPN2的基极、第三NPN双
极结型晶体管NPN3的基极和第二运算放大器的正向输入端并输出基准电压；第二电阻R2和
第三电阻R3的另一端连接局部电源电压L1；第四电阻R4的一端连接第二NPN双极结型晶体
管NPN2的发射极，其另一端连接第三NPN双极结型晶体管NPN3的发射极并通过第五电阻R5
后接地；第四NLDMOS管MHN4的栅极连接第二运算放大器的输出端，其源极产生局部电源电
压L1并连接第六电阻R6的一端；第七电阻R7的一端连接第六电阻R6的另一端和第二运算放
大器的负向输入端，第七电阻R7的另一端接地；第一NPN双极结型晶体管NPN1的基极连接基
准电压，其发射极通过第一电阻R1后接地，其集电极连接第三PMOS管MP3的栅极和漏极以及
第四PMOS管MP4的基极；第一PMOS管MP1的栅漏短接并连接第三PMOS管MP3的源极和第二
PMOS管MP2的栅极，其源极连接第二PMOS管MP2的源极并连接局部电源电压L1；第四PMOS管
MP4的源极连接第二PMOS管MP2的漏极，其漏极连接第一NMOS管MN1的栅极和漏极以及第一
NLDMOS管MHN1的栅极；第三NMOS管MN3的栅极连接第二NMOS管MN2的栅极和漏极以及第一
NMOS管MN1的源极，其漏极连接第一NLDMOS管MHN1的源极，其源极连接第二NMOS管MN2的源
极并接地。

[0060] 第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3和第四PMOS管MP4的衬底连接局部电源电压L1；第五PMOS管MP5和第一PLDMOS管MHP1的衬底连接输入电源电压VDD；第一
NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管、第八NMOS管MN8和第九NMOS管MN9
的衬底接地；第一NLDMOS管MHN1、第二NLDMOS管MHN2、第三NLDMOS管MHN3、第四LDMOS管和第
六PMOS管MP6的衬底和源极短接。

[0061] 输入电源电压VDD的电压允许幅值范围较大，为防止MOS管击穿损坏，电路中使用高压管即PLDMOS管和NLDMOS管进行高压隔离。第一偏置电压bias_1和第二偏置电压bias_2
为固定电压偏置，第五PMOS管MP5和第一PLDMOS管MHP1接固定偏置后经由第二NLDMOS管
MHN2和第三NLDMOS管MHN3构成的电流镜将电流镜像至基准电压产生部分，同时对第一电容
C1和第二电容C2充电，其中电位L2即第二NLDMOS管MHN2的源端电压被多个二极管连接的串
联的第四NMOS管（如本实施例中的四个第四NMOS管MN4‑MN7）钳位至较高电位，L2电位同时
保证了第三NLDMOS管MHN3、第八NMOS管MN8和第九NMOS管MN9的开启。第八NMOS管MN8和第九
NMOS管MN9将第二NPN双极结型晶体管NPN2和第三NPN双极结型晶体管NPN3管的集电极钳位
至相同电位，同时第一个环路运算放大器即第一运算放大器A0为第二NPN双极结型晶体管
NPN2和第三NPN双极结型晶体管NPN3提供了基极电位，使基准得以正常建立。

[0062] 当基准电压L3建立完成后，由第二运算放大器A1、第四NLDMOS管MHN4、第六电阻R6和第七电阻R7组成的第二个环路运放负反馈产生一个不受输入电源电压VDD波动影响的电
位即局部电源电压L1。同时，基准电压L3的建立使第一NPN双极结型晶体管NPN1开启，产生
的电流通过两组共源共栅电流镜（分别为由第一PMOS管MP1、第二PMOS管MP2、第三PMOS管
MP3、第四PMOS管MP4构成的一组共源共栅电流镜和由第一NMOS管MN1、第一NLDMOS管MHN1、
第二NMOS管MN2、第三NMOS管MN3构成的一组共源共栅电流镜）对L2电位即第二NLDMOS管
MHN2的源极电位进行放电，将L2电位放电至一个接近零的电位，第三NLDMOS管MHN3、第八
NMOS管MN8和第九NMOS管MN9关闭减小功耗，此时，基准产生部分基准电压电源由局部电源
电压L1提供。由于局部电源电压L1是一个不受输入电源电压VDD波动影响的电位，所以基准
电压的电源抑制比能够得到提高。节点L1、L3、L2电位的建立关系如图5所示。

[0063] 第二NPN双极结型晶体管NPN2和第三NPN双极结型晶体管NPN3的基极‑发射极电压差△VBE为第四电阻R4上的压降，由于流过第八NMOS管MN8和第九NMOS管MN9的电流相同，且
本实施例中第二NPN双极结型晶体管NPN2和第三NPN双极结型晶体管NPN3的并联数比例优
选为8:1，所以基准电压即L3的电位为：

[0064]

[0065] 其中VBE3是第三NPN双极结型晶体管NPN3基极‑发射极电压，结合背景技术部分的分析可知，VTlnn为第二NPN双极结型晶体管NPN2和第三NPN双极结型晶体管NPN3的基极‑发
射极电压差△VBE，2△VBE/R4为流经第五电阻R5的电流，此电流与绝对温度正相关
（Proportional‑To‑Absolute‑Temperature,PTAT），即2R5△VBE/R4所得电压与绝对温度同
样呈正相关。同样结合背景技术部分的分析可以得到VBE与绝对温度呈负相关，所以通过调
整电阻的比例可以得到与绝对温度呈特定关系的基准电压值。基准电压温度系数为：

[0066]

[0067] 第五PMOS管MP5和第一PLDMOS管MHP1通过连接偏置电压后经过第三NLDMOS管MHN3和第二NLDMOS管MHN2构成的电流镜为基准电路提供偏置电流。基准电路随温度变化率如图
6所示，温度在‑40℃到125℃变化时，基准电压变化率为20.38ppm/℃。

[0068] 如图3所示给出了第一运算放大器A0的一种实现电路实施方式，包括第四NPN双极结型晶体管NPN4、第五NPN双极结型晶体管NPN5、第三电容C3、第四电容C4、第八电阻R8、第
七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9、第十PMOS管MP10、第十一PMOS管MP11、第十
二PMOS管MP12、第十三PMOS管MP13、第十四PMOS管MP14、第十五PMOS管MP15、第十NMOS管
MN10、第十一NMOS管MN11、第十二NMOS管MN12、第十三NMOS管MN13、第十四NMOS管MN14、第十
五NMOS管MN15、第十六NMOS管MN16、第十七NMOS管MN17、第十八NMOS管MN18和第十九NMOS管
MN19，第四NPN双极结型晶体管NPN4的基极作为第一运算放大器A0的负向输入端，其发射极
连接第五NPN双极结型晶体管NPN5的发射极和第十八NMOS管MN18的漏极，其集电极连接第
十一PMOS管MP11的栅极和漏极以及第九PMOS管MP9的栅极；第五NPN双极结型晶体管NPN5的
基极作为第一运算放大器A0的正向输入端，其集电极连接第十二PMOS管MP12的栅极和漏极
以及第十三PMOS管MP13的栅极；第十八NMOS管MN18的栅极连接第十NMOS管MN10的栅极和第
三偏置电压bias_3，其源极连接第十九NMOS管MN19的漏极；第十九NMOS管MN19的栅极连接
第十一NMOS管MN11的栅极和第四偏置电压bias_4，其源极连接第十一NMOS管MN11、第十三
NMOS管MN13和第十五NMOS管MN15的源极并接地；第十NMOS管MN10的源极连接第十一NMOS管
MN11的漏极，其漏极连接第十PMOS管MP10的栅极、第十四PMOS管MP14的栅极以及第八PMOS
管MP8的栅极和漏极；第七PMOS管MP7的栅漏短接并连接第八PMOS管MP8的源极，其源极连接
第九PMOS管MP9、第十一PMOS管MP11、第十二PMOS管MP12、第十三PMOS管MP13和第十五PMOS
管MP15的源极并连接局部电源电压L1；第十PMOS管MP10的源极连接第九PMOS管MP9的漏极，
其漏极连接第十二NMOS管MN12的栅极和漏极以及第十四NMOS管MN14的栅极；第十五NMOS管
MN15的栅极并连接第十三NMOS管MN13的栅极和漏极以及第十二NMOS管MN12的源极，其漏极
连接第十四NMOS管MN14的源极；第十四PMOS管MP14的源极连接第十三PMOS管MP13的漏极，
其漏极作为第一运算放大器的输出端连接第十四NMOS管MN14的漏极和第十七NMOS管MN17
的栅极并通过第八电阻R8后连接第十六NMOS管MN16的源极；第十六NMOS管MN16的栅极连接
第二NLDMOS管的源极，其漏极连接第十五PMOS管MP15的栅极和漏极并通过第三电容C3后接
地；第十七NMOS管MN17的漏极连接局部电源电压L1，其源极通过第四电容C4后接地。

[0069] 本实施例中第三偏置电压bias_3和第四偏置电压bias_4为固定偏置电压，为运放提供偏置电流。第一运算放大器A0在本实施例中的工作过程和工作原理为：当基准电压L3
还没有建立时，局部电源电压L1也还没有被由第二运算放大器A1组成的负反馈电路所钳
位，但L1和L2的电位已被充高并将第十五PMOS管MP15和第十六NMOS管MN16开启，开启后产
生的电流通过第八电阻R8将第十七NMOS管MN17开启。第十七NMOS管MN17对第四电容C4充电
且将基准电压L3电位充高，为基准产生部分的第二NPN双极结型晶体管NPN2和第三NPN双极
结型晶体管NPN3提供了基极电压保证了基准电压的正常产生，此时第一运算放大器A0还没
有正常建立。当基准电压L3建立完成后，第八NMOS管MN8和第九NMOS管MN9被关闭，此时节点
L4的电位（即第一运算放大器A0的负向输入端）和节点L5的电位（即第一运算放大器A0的正
向输入端）通过第一运算放大器A0的高增益特性被钳位至相同电压。本实施例给出的第一
运算放大器A0由两级放大器组成，第一级为对称放大器提供高增益，第二级为源级跟随器
降低输出电压。本实施例的运放结构有两个优点：第一，差分对管为NPN管，相较于MOS管来
说，三极管减小了运放的失调；第二，全对称的形式避免了由电路不对称造成的运放失调，
这两个优点皆使产生的基准电压更加准确。因此本实施例提出的第一运算放大器A0的结构
能够提供高增益，带宽较低。

[0070] 如图4所示给出了一种第二运算放大器A1的具体实现结构及其负反馈回路的具体电路实施方式，包括第五电容C5、第六电容C6、第二十NMOS管MN20、第二十一NMOS管MN21、第
二十二NMOS管MN22、第十六PMOS管MP16、第十七PMOS管MP17、第二PLDMOS管MHP2、第三
PLDMOS管MHP3、第四PLDMOS管MHP4、第五NLDMOS管MHN5、第六NLDMOS管MHN6、第七NLDMOS管
MHN7和第八NLDMOS管MHN8，第二十NMOS管MN20的栅极作为第二运算放大器的正向输入端，
其源极连接第二十一NMOS管MN21的源极、第二十二NMOS管MN22的漏极和第十七PMOS管MP17
的栅极，其漏极连接第五PLDMOS管的源极；第二十一NMOS管MN21的栅极作为第二运算放大
器的负向输入端并连接第六电容C6的一端，其漏极连接第六NLDMOS管MHN6的源极；第六电
容C6的另一端连接第四NLDMOS管MHN4的源极；第二十二NMOS管MN22的栅极连接第四偏置电
压bias_4，其源极连接第十七PMOS管MP17的漏极并接地；第二PLDMOS管MHP2的栅漏短接并
连接第五PLDMOS管的漏极和第三PLDMOS管MHP3的栅极，其源极连接第三PLDMOS管MHP3的源
极、第十六PMOS管MP16的源极和第八NLDMOS管MHN8的漏极并连接输入电源电压VDD；第十六
PMOS管MP16的栅极连接第一偏置电压bias_1，其漏极连接第四PLDMOS管MHP4的源极；第四
PLDMOS管MHP4的栅极连接第二偏置电压bias_2，其漏极连接第七NLDMOS管MHN7的栅极和漏
极以及第五PLDMOS管的栅极和第六NLDMOS管MHN6的栅极；第七NLDMOS管MHN7的源极连接第
十七PMOS管MP17的源极；第八NLDMOS管MHN8的栅极连接第三NLDMOS管MHN3的栅极，其源极
连接第三PLDMOS管MHP3的漏极、第六NLDMOS管MHN6的漏极和第五电容C5的一端并作为第二
运算放大器的输出端，第五电容C5的另一端接地。

[0071] 第二运算放大器A1在本实施例中的工作过程和工作原理为：在基准电压L3没有建立时，L1电压通过基准电路中第三NLDMOS管MHN3管和第二运算放大器A1中第八NLDMOS管
MHN8和第四NLDMOS管MHN4建立。在基准电压建立完成后，第三NLDMOS管MHN3和第八NLDMOS
管MNN8关闭，第二十NMOS管MN20开启并将其产生的电流通过由第二PLDMOS管MHP2和第三
PLDMOS管MHP3构成的电流镜镜像从而将第四NLDMOS管MHN4栅极充高而开启，从而将局部电
源电压L1充高，此时产生的局部电源电压L1电位不受输入电源电压VDD的波动影响。第六电
阻R6采样电流反馈电压，当输入电源电压VDD电位上升时，局部电源电压L1电位上升即第二
十一NMOS管MN21栅极电位上升，经反相放大后第二十一NMOS管MN21和第六NLDMOS管MHN6漏
极电位下降即第四NLDMOS管MHN4栅极电位下降，经正向放大后，局部电源电压L1电位下降，
即局部电源电压L1不受输入电源电压VDD电位变化影响。第六电容C6的作用是通过增加一
个零点拓宽带宽以加快负反馈建立速度。第十七PMOS管MP17采用浮动栅技术，当运放输入
电压变化时，第十一PMOS管MP17的栅极和源级随之发生相同的变化，从而确定了第五
NLDMOS管MHN5、第六NLDMOS管MHN6和第七NLDMOS管MHN7的栅极电位。由于本实施例中提供
的第二运算放大器A1的结构建立了与输入电源电压VDD无关的局部电源电压L1，并将局部
电源电压L1作为基准电路产生部分和第一运算放大器A0的局部电源，将输入电源电压VDD
扰动与基准电路等模拟模块分隔开，从而实现了提高电源抑制比的目的。

[0072] 图7为本发明提出的带隙基准电路的电源抑制能力的仿真情况，可以看出本发明提出的带隙基准电路的电源抑制比PSRR低频时能达到69.67dB。

[0073] 本发明采用双环控制模式产生基准电压，确保基准电压的准确性和高的电源抑制比，实现了变化率为20.38ppm/℃的基准电压的输出。

[0074] 本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。