一种内存装置以及虚拟静态随机存取内存的刷新方法

摘要

本申请公开了一种内存装置以及虚拟静态随机存取内存的刷新方法，上述内存装置包括一虚拟静态随机存取内存、一字线仲裁器与一刷新控制器。上述字线仲裁器接收一字线信号，并根据一突发长度设定值对上述字线信号分段，得到一分段字线信号。在一同步模式下，上述刷新控制器提供对应于上述字线信号的一第一刷新触发信号对上述虚拟静态随机存取内存进行刷新。在一智能刷新模式下，上述刷新控制器提供对应于上述分段字线信号的一第二刷新触发信号对上述虚拟静态随机存取内存进行刷新。

权利要求

1.一种内存装置，其特征在于，包括：

一虚拟静态随机存取内存；

一字线仲裁器，用以接收一字线信号，并根据一突发长度设定值对上述字线信号分段，得到一分段字线信号；

一刷新控制器，用以在一同步模式下，提供对应于上述字线信号的一第一刷新触发信号对上述虚拟静态随机存取内存进行刷新，并在一智能刷新模式下，提供对应于上述分段字线信号的一第二刷新触发信号对上述虚拟静态随机存取内存进行刷新。

2.如权利要求1所述的装置，其特征在于，还包括：

一频率检测器，用以检测上述频率信号的频率，以便控制上述刷新控制器操作在上述同步模式或是上述智能刷新模式；以及一缓存器；

其中，当上述频率信号的频率超过一特定频率时，上述刷新控制器是操作在上述同步模式，以及当上述频率信号的频率未超过上述特定频率时，上述刷新控制器是操作在上述智能刷新模式；

其中，当上述缓存器被致能时，上述刷新控制器操作在上述智能刷新模式，以及当上述缓存器被禁能时，上述刷新控制器操作在上述同步模式。

3.如权利要求1所述的装置，其特征在于，上述分段字线信号的脉冲数量是由上述突发长度设定值所决定。

4.如权利要求1所述的装置，其特征在于，当上述字线信号为启动时，上述字线仲裁器提供具有多个脉冲的上述分段字线信号至上述刷新控制器，以及当上述字线信号为闲置时，上述字线仲裁器停止提供具有上述多个脉冲的上述分段字线信号。

5.如权利要求1所述的装置，其特征在于，上述字线信号的启动时间大于上述分段字线信号的启动时间；其中在上述智能刷新模式下，上述刷新控制器是在计数一预定时间之后在上述字线信号为启动且上述分段字线信号为闲置时，提供上述第二刷新触发信号。

6.一种虚拟静态随机存取内存的刷新方法，适用于一虚拟静态随机存取内存，其特征在于，包括：根据一突发长度设定值，对一字线信号分段得到一分段字线信号；以及选择性地提供对应于上述字线信号的一第一刷新触发信号或是对应于上述分段字线信号的一第二刷新触发信号，对上述虚拟静态随机存取内存进行刷新；其中，上述分段字线信号的脉冲数量是由上述突发长度设定值决定的。

7.如权利要求6所述的方法，其特征在于，上述选择性地提供对应于上述字线信号的上述第一刷新触发信号或是对应于上述分段字线信号的上述第二刷新触发信号，包括：当检测到频率信号的频率超过一特定频率时，提供对应于上述字线信号的上述第一刷新触发信号对上述虚拟静态随机存取内存进行刷新；以及当检测到上述频率信号的频率未超过上述特定频率时，提供对应于上述分段字线信号的上述第二刷新触发信号对上述虚拟静态随机存取内存进行刷新；

其中，提供对应于上述分段字线信号的上述第二刷新触发信号对上述虚拟静态随机存取内存进行刷新的步骤包括：在计数一预定时间之后，当上述字线信号为启动且上述分段字线信号为闲置时，提供上述第二刷新触发信号。

8.如权利要求6所述的方法，其特征在于，上述选择性地提供对应于上述字线信号的上述第一刷新触发信号或是对应于上述分段字线信号的上述第二刷新触发信号，包括：当检测到一缓存器被禁能时，提供对应于上述字线信号的上述第一刷新触发信号对上述虚拟静态随机存取内存进行刷新；以及当检测到上述缓存器被致能时，提供对应于上述分段字线信号的上述第二刷新触发信号对上述虚拟静态随机存取内存进行刷新；

其中，提供对应于上述分段字线信号的上述第二刷新触发信号对上述虚拟静态随机存取内存进行刷新的步骤包括：在计数一预定时间之后，当上述字线信号为启动且上述分段字线信号为闲置时，提供上述第二刷新触发信号。

9.如权利要求6所述的方法，其特征在于，上述根据上述字线信号得到上述分段字线信号的步骤包括：当上述字线信号为启动时，提供具有多个脉冲的上述分段字线信号；以及当上述字线信号为闲置时，停止提供具有上述多个脉冲的上述分段字线信号。

10.如权利要求6所述的方法，其特征在于，其中上述字线信号的启动时间大于上述分段字线信号的启动时间。

说明书

一种内存装置以及虚拟静态随机存取内存的刷新方法

技术领域

[0001] 本申请涉及一种虚拟静态随机存取内存装置以及一种虚拟静态随机存取内存的刷新方法。

背景技术

[0002] 虚拟静态随机存取内存(Pseudo Static Random Access Memory，PSRAM)提供一个类似静态随机存取内存(Static Random Access Memory，SRAM)的接口给一个以动态随机存取内存(Dynamic Random Access Memory，DRAM)为基础的内存。PSRAM被广泛地运用在可移动装置以及其他电子装置中。

[0003] PSRAM具有DRAM的低成本与大容量以及SRAM的操作接口。相似于DRAM单元的结构，PSRAM单元的电容也会发生漏电流(leakage current)的问题，因此必须周期性地对PSRAM单元执行刷新(refresh)操作，以便维持其数据(即电容所储存的电荷)的准确性。为了匹配SRAM的接口，PSRAM将刷新功能隐藏于内存装置中，以避免控制器或处理器会周期性执行刷新操作的负担。

[0004] 在进行突发(burst)读取/写入操作时，PSRAM装置会需要长时间启动字线对数组中的内存单元进行存取。如果PSRAM装置是操作在低频下(例如物联网(Internet of Things，IoT)应用)，则读取/写入操作会一直被周期性的刷新操作中断，因此会降低突发存取的效率并增加耗电量，甚至因此无法在低频下操作使用。

发明内容

[0005] 本申请提供一种内存装置以及虚拟静态随机存取内存的刷新方法。

[0006] 第一方面，本申请提供一种内存装置，上述内存装置包括一虚拟静态随机存取内存、一字线仲裁器与一刷新控制器。上述字线仲裁器接收一字线信号，并根据一突发长度设定值对上述字线信号分段，得到一分段字线信号。在一同步模式下，上述刷新控制器提供对应于上述字线信号的一第一刷新触发信号对上述虚拟静态随机存取内存进行刷新。在一智能刷新模式下，上述刷新控制器提供对应于上述分段字线信号的一第二刷新触发信号对上述虚拟静态随机存取内存进行刷新。

[0007] 第二方面，本申请提供一种刷新方法，应用于一虚拟静态随机存取内存装置。根据一突发长度设定值，对一字线信号分段得到一分段字线信号。选择性地提供对应于上述字线信号的一第一刷新触发信号或是对应于上述分段字线信号的一第二刷新触发信号，对上述虚拟静态随机存取内存进行刷新。其中上述分段字线信号的脉冲数量是由上述突发长度设定值所决定。

[0008] 本申请实施例中，通过字线仲裁器接收字线信号，并根据突发长度设定值得到分段字线信号。在同步模式下，刷新控制器提供第一刷新触发信号对虚拟静态随机存取内存进行刷新；在智能刷新模式下，刷新控制器提供第二刷新触发信号对上述虚拟静态随机存取内存进行刷新。从而可以高效地执行刷新操作。

附图说明

[0009] 图1为本申请的内存装置示意图；

[0010] 图2为本申请的内存装置的字线仲裁器示意图；

[0011] 图3为本申请的字线仲裁器中分段字线产生器的信号示范波形图；

[0012] 图4为本申请的一种内存装置的刷新触发电路示意图；

[0013] 图5A为本申请的一种显示在同步模式下的刷新触发电路的信号的示范波形图；

[0014] 图5B为本申请的一种显示在智能刷新模式下的刷新触发电路的信号的示范波形图；

[0015] 图6为本申请的一种虚拟静态随机存取内存的刷新方法示意图；

[0016] 下面附上本申请中所涉及的附图的图号说明：

[0017] 10～虚拟静态随机存取内存；20～字线仲裁器；30～自刷新定时器；40～控制器；45～刷新触发电路；50～指令译码器；60～地址译码器；70～数据缓冲控制器；100～内存装置；110～行选择器；120～列选择器；130～内存数组；210～分段字线产生器；220～频率检测器；230～运算单元；235～或逻辑闸；240～选择器；245～多任务器；250、260～缓存器；
310、320～反相器；330、352、354～与非门；340～正反器；350～设置-重设闩锁；360～延迟单元；ADDR～地址信息；ADDR_DEC～地址信号；CLK～频率信号；CMD～指令信息；CTRL～控制信息；CTRL_CMD_DEC、DAT～资料；Ctrl1、Ctrl2～控制信号；ck1～频率信号；FEQ_DET～检测信号；High～高逻辑位准；Refresh_TRI～刷新触发信号；REG_set～设定值；REG_BL～设定值；S610-S660～操作；S2～信号；SEL～选择信号；WL～字线信号；WL_internal～内部字线信号；WL_segment～分段字线信号。

具体实施方式

[0018] 为让本申请公开的上述技术方案和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下：

[0019] 图1示出了根据本申请一些实施例上述的内存装置100。内存装置100包括虚拟静态随机存取内存10、字线仲裁器20、自刷新定时器30、控制器40、指令译码器50、地址译码器60以及数据缓冲控制器70。其中，内存装置100包括行(column)选择器110、列(row)选择器
120以及由多个PSRAM单元所形成的内存数组130。

[0020] 指令译码器50可以接收来自处理器(例如外部处理器或是内部主(host)处理器)的频率信号CLK、指令信息CMD以及控制信息CTRL，并产生对应于指令信息CMD与控制信息CTRL的字线信号WL与数据CTRL_CMD_DEC。在一些实施例中，控制信息CTRL包括芯片使能信号CE(或芯片选择信号CS)、输出使能信号OE等控制信号。此外，处理器是对应于频率信号CLK而对虚拟静态随机存取内存10执行读取与写入操作。为了简化说明，将省略内存装置100内的操作频率信号。

[0021] 地址译码器60可以根据来自控制器40的信号Ctrl1对来自处理器的地址信息ADDR进行译码，以便提供已译码的地址信号ADDR_DEC至虚拟静态随机存取内存10的行选择器110和列选择器120。因此，行选择器110和列选择器120可以根据地址信号ADDR_DEC对内存数组130进行寻址，以便执行所对应的操作，例如读取与写入操作等。在一些实施例中，地址译码器60包括地址计数器(未显示)，用以对所接收到的地址信息ADDR进行计数。

[0022] 数据缓冲控制器70是用以对数据DAT进行缓冲。例如，在执行写入操作时，数据缓冲控制器70可以对来自数据字线的数据DAT进行缓冲，并提供已缓冲的数据DAT至虚拟静态随机存取内存10。反之，在执行读取操作时，数据缓冲控制器70会对来自虚拟静态随机存取内存10的数据DAT进行缓冲，并提供已缓冲的数据DAT至数据字线。

[0023] 字线仲裁器20可以根据频率信号CLK以及来自指令译码器50的字线信号WL生成内部字线信号WL_internal至控制器40。根据频率信号CLK的频率或对应于智能刷新功能的缓存器的设定，内存装置100可操作在同步模式或是智能刷新模式下。在同步模式下，字线仲裁器20所提供的内部字线信号WL_internal同步于字线信号WL，例如内部字线信号WL_internal相同或相似于字线信号WL。反之，在智能刷新模式下，字线仲裁器20所提供的内部字线信号WL_internal异步于字线信号WL，例如内部字线信号WL_internal的波形不同于字线信号WL。同步模式与智能刷新模式的操作将在后文中详细描述。

[0024] 自刷新(self refresh)定时器30可以根据在内存装置100内的频率信号ck1来计数时间。在一些实施例中，频率信号ck1是由内存装置100的内部振荡器提供。当计数到自刷新的预定时间时，自刷新定时器30会提供信号S2用来对控制器40发出刷新请求，并重新进行计数。在一些实施例中，频率信号ck1的频率是独立于来自外部的频率信号CLK。

[0025] 控制器40会根据信号S2、内部字线信号WL_internal以及数据CTRL_CMD_DEC而产生控制信号Ctrl2对虚拟静态随机存取内存10进行读取、写入或是刷新操作。控制器40包括刷新触发电路45。在同步模式下，刷新触发电路45会通知控制器40在完成虚拟静态随机存取内存10的读取或写入操作之后，对虚拟静态随机存取内存10进行刷新操作。反之，在智能刷新模式下，刷新触发电路45会通知控制器40在执行虚拟静态随机存取内存10的读取或写入操作期间对虚拟静态随机存取内存10进行刷新操作。在一些实施例中，字线仲裁器20与自刷新定时器30可实施在控制器40中。

[0026] 图2示出了根据本申请一些实施例上述的第1图的字线仲裁器20。在此实施例中，字线仲裁器20包括分段字线产生器210、频率检测器220、运算单元230以及选择器240。分段字线产生器210会根据字线信号WL以及频率信号CLK来提供分段字线信号WL_segment。

[0027] 图3示出了图2中分段字线产生器210的信号的示范波形图。在图3中，假设具有高逻辑位准的字线信号WL表示字线信号WL为启动(active)或存在(present)，而具有低逻辑位准的字线信号WL表示字线信号WL为闲置(idle)或不存在(absent)。值得注意的是，字线信号WL为启动或是闲置的逻辑位准是根据实际应用决定的。在一些实施例中，具有低逻辑位准的字线信号WL表示字线信号WL为启动，而具有高逻辑位准的字线信号WL表示字线信号WL为闲置。

[0028] 同时参考图2与图3，当字线信号WL为启动时，分段字线产生器210会根据来自缓存器260的设定值REG_BL而产生分段字线信号WL_segment。在一些实施例中，缓存器260可设置在字线仲裁器20内或是内存装置100的其他电路内。此外，通过设定对应于突发长度(burst length)的缓存器260，用户可控制分段字线信号WL_segment的脉冲数量，而设定值REG_BL是表示缓存器260的设定值。在一些实施例中，设定值REG_BL为2的幂次方，例如2、4、8、16等。当字线信号WL为启动时，分段字线产生器210会根据频率信号CLK以及设定值REG_BL来切割或分段字线信号WL，以提供分段字线信号WL_segment。换言之，分段字线产生器
210可根据设定值REG_BL来将字线信号WL进行分段，而产生具有对应于设定值REG_BL的数量的分段字线信号WL_segment。例如，假如设定值REG_BL为4，则分段字线产生器210会根据字线信号WL而产生四个脉冲的分段字线信号WL_segment。在一些实施例中，具有高逻辑位准的字线信号WL表示字线信号WL为启动，而具有低逻辑位准的字线信号WL表示字线信号WL为闲置。相似地，具有高逻辑位准的分段字线信号WL_segment表示分段字线信号WL_segment为启动，而具有低逻辑位准的分段字线信号WL_segment表示分段字线信号WL_segment为闲置。值得注意的是，图3的波形仅作为例子来说明，并非用以限定本申请。此外，字线信号WL的启动时间T1大于分段字线信号WL_segment的启动时间T5。在一些实施例中，启动时间T5是相应于虚拟静态随机存取内存10所需要的读取或写入时间，例如30ns到
40ns。

[0029] 参考图2，频率检测器220会检测频率信号CLK的频率是否低于特定频率FL，并产生检测信号FEQ_DET至运算单元230。在一些实施例中，频率检测器220可使用另一操作频率信号(未显示)来计数频率信号CLK的周期，以得到频率信号CLK的频率。此外，操作频率信号的频率大于频率信号CLK的频率。在此实施例中，假如频率信号CLK的频率高过特定频率FL，则频率检测器220会提供具有低逻辑位准的检测信号FEQ_DET至运算单元230。反之，假如频率信号CLK的频率不超过(即小于或等于)特定频率FL，则频率检测器220会提供具有高逻辑位准的检测信号FEQ_DET至运算单元230。

[0030] 运算单元230包括或逻辑闸(OR gate)235。或逻辑闸235可根据检测信号FEQ_DET以及来自缓存器250的设定值REG_set而产生选择信号SEL。在一些实施例中，缓存器250可设置在字线仲裁器20内或是内存装置100的其他电路内。此外，通过设定对应于智能刷新功能的缓存器250，用户可控制内存装置100操作在同步模式或是智能刷新模式下，而设定值REG_set是表示缓存器250的设定值。在此实施例中，具有低逻辑位准的设定值REG_set表示内存装置100是操作在同步模式下，即缓存器250所对应的智能刷新功能并未被设定(即智能刷新功能被禁能)。反之，具有高逻辑位准的设定值REG_set表示内存装置100是操作智能刷新模式下，即缓存器250所对应的智能刷新功能已被设定(即智能刷新功能被致能)。因此，当检测信号FEQ_DET指示频率信号CLK的频率小于或等于特定频率FL(例如FEQ_DET＝High)或是设定值REG_set指示内存装置100是操作智能刷新模式下(例如REG_set＝High)，运算单元230会提供具有高逻辑位准的选择信号SEL至选择器240。反之，当检测信号FEQ_DET指示频率信号CLK的频率超过特定频率FL(例如FEQ_DET＝Low)且设定值REG_set指示内存装置100是操作同步模式下(例如REG_set＝Low)，运算单元230会提供具有低逻辑位准的选择信号SEL至选择器240。运算单元230的操作将描述于后。值得注意的是，运算单元230内的或逻辑闸235以及检测信号FEQ_DET与设定值REG_set的逻辑位准仅作为例子来说明，并非用以限定本申请。运算单元230内的详细电路以及检测信号FEQ_DET与设定值REG_set的逻辑位准可根据实际应用而决定。

[0031] 选择器240可根据选择信号SEL而选择性地提供字线信号WL或是分段字线信号WL_segment来作为内部字线信号WL_internal。在一些实施例中，选择器240包括多任务器245。在此实施例中，当选择信号SEL为低逻辑位准时(即频率信号CLK的频率高过特定频率FL且缓存器250未被设定为智能刷新模式)，多任务器245会提供字线信号WL作为内部字线信号WL_internal。反之，当选择信号SEL为高逻辑位准时(即频率信号CLK的频率小于或等于特定频率FL或是缓存器250是设定为智能刷新模式)，多任务器245提供分段字线信号WL_segment来作为内部字线信号WL_internal，以便有效而弹性地执行刷新动作。

[0032] 图4示出了根据本申请一些实施例上述的图1的刷新触发电路45。刷新触发电路45包括反相器310、反相器320、与非门(NAND gate)330、正反器340、由与非门352与354所形成的设置-重设闩锁(set-reset(SR)latch)350以及延迟单元360。内部字线信号WL_internal输入至反相器310的输入端。高逻辑位准High输入至正反器340的输入端，来自自刷新定时器30的信号S2输入至正反器340的频率端。刷新触发信号Refresh_TRI会经由延迟单元360进行延迟并经由反相器310进行反相之后输入至设置-重设闩锁350。如先前所描述，信号S2可视为刷新请求，用以表示刷新定时器30已计数到自刷新的预定时间。在一些实施例中，信号S2是脉冲信号。当信号S2与内部字线信号WL_internal发生冲突时(即内部字线信号WL_internal为启动的情况下出现了信号S2的脉冲)，设置-重设闩锁350可根据信号S2的脉冲而在内部字线信号WL_internal为闲置时提供刷新触发信号Refresh_TRI。于是，可确保在内部字线信号WL_internal为闲置时，才会执行刷新操作。于是，可确保刷新动作不会影响存取操作。

[0033] 图5A示出了在同步模式下图4中刷新触发电路45的信号的示范波形图。如先前所描述，在同步模式下，内部字线信号WL_internal同步于字线信号WL，例如内部字线信号WL_internal相同或相似于字线信号WL。在此实施例中，字线信号WL与内部字线信号WL_internal具有相同的启动期间T1。在图5A中，当信号S2的脉冲出现在内部字线信号WL_internal为启动的情况时，刷新触发电路45会在内部字线信号WL_internal为闲置的状况下提供刷新触发信号Refresh_TRI。于是，图1的控制器40可根据刷新触发信号Refresh_TRI来产生控制信号Ctrl2，以便对虚拟静态随机存取内存10执行刷新操作。在此实施例中，信号S2的脉冲宽度为T3，而刷新触发信号Refresh_TRI的脉冲宽度为T2。在一些实施例中，信号S2的脉冲宽度是由迟延单元360决定。在一些实施例中，刷新触发信号Refresh_TRI的脉冲宽度T2是由内存数组130内欲刷新的PSRAM单元的数量所决定。

[0034] 图5B示出了在智能刷新模式下图4中刷新触发电路45的信号的示范波形图。如先前所描述，在智能刷新模式下，内部字线信号WL_internal是同步于频率信号CLK，而非字线信号WL，因此内部字线信号WL_internal的波形是不同于字线信号WL。在此实施例中，字线信号WL具有启动期间T1，而内部字线信号WL_internal具有相同于频率信号CLK的周期T4。在一些实施例中，启动期间T1是周期T4的偶数倍，例如T1＝4*T4。在图5B中，当信号S2的脉冲出现在内部字线信号WL_internal为启动的情况时，刷新触发电路45可以在内部字线信号WL_internal为闲置的状况下提供刷新触发信号Refresh_TRI。于是，图1的控制器40可根据刷新触发信号Refresh_TRI来产生控制信号Ctrl2，以便对虚拟静态随机存取内存10执行刷新操作。

[0035] 同时参考图5A与图5B，相较于同步模式，虚拟静态随机存取内存10可在智能刷新模式下提前在分段字线信号WL_segment为闲置(例如低逻辑位准)的状况下进行刷新操作。换言之，在智能刷新模式下，可在分段字线信号WL_segment为闲置的时侯弹性而有效地插入刷新请求，因此可解决传统字线在低频操作下无法插入刷新的限制。因此，当内存装置
100操作在低频模式时，不需要中断突发读取/写入操作(例如根据规格来切换芯片使能信号CE)，即可执行隐藏的刷新操作。因此，可加速存取的速度并降低耗电量。此外，通过调整刷新定时器30内自刷新的预定时间，可增加信号S2的脉冲出现的次数。例如，可在每一个内部字线信号WL_internal为闲置的状况下提供刷新触发信号Refresh_TRI。因此，在智能刷新模式下可执行更多的刷新操作，以确保数据的正确性。

[0036] 图6示出了根据本申请一些实施例上述的刷新方法，适用于虚拟静态随机存取内存(例如图1所示的虚拟静态随机存取内存10)。同时参考图1与图6，首先，操作S610，具有虚拟静态随机存取内存10的内存装置100被供电(power on)。进一步地，操作S620，内存装置100执行初始化操作。在初始化操作中，可以对内存装置100内的缓存器进行设定，以便设定(致能或禁能)内存装置100的各种功能。接着，操作S630，控制器40接收到来自刷新定时器
30的刷新请求(例如信号S2)。如先前所描述，自刷新定时器30周期性地(间隔自刷新的预定时间)提供刷新请求。在接收到刷新请求之后，可根据频率信号CLK的频率以及缓存器250的设定值(操作S640)来选择性地对虚拟静态随机存取内存10执行同步模式的刷新操作(操作S660)或是智能刷新模式的刷新操作(操作S650)。如先前所描述，当检测信号FEQ_DET指示频率信号CLK的频率超过特定频率FL(即内存装置100操作在高频下)且缓存器250所对应的智能刷新功能被禁能时，内存装置100是操作在同步模式下。在同步模式下，控制器40提供对应于字线信号WL的刷新触发信号Refresh_TRI来对虚拟静态随机存取内存10执行刷新操作，如图5A所示。反之，当检测信号FEQ_DET指示频率信号CLK的频率未超过特定频率FL(即内存装置100操作在低频下)或是缓存器250所对应的智能刷新功能被致能时，内存装置100操作在智能刷新模式下。在智能刷新模式下，控制器40会提供对应于分段字线信号WL_segment的刷新触发信号Refresh_TRI来对虚拟静态随机存取内存10执行刷新操作，如图5B所示。于是，在智能刷新模式下，可在分段字线信号WL_segment为闲置的状况下插入刷新请求，而不需要中断存取操作即可执行隐藏的刷新操作。