半导体装置及其制造方法

摘要

本发明提供了一种半导体装置及其制造方法，该半导体装置包含通道层、第一阻障层、第二阻障层、源极电极、漏极电极、以及栅极结构。通道层、第一阻障层、第二阻障层依序堆迭于基底之上。源极电极、漏极电极、和栅极结构至少延伸穿过部分的第二阻障层。源极电极、漏极电极、和栅极结构具有位于大抵相同的水平高度且邻近第一阻障层的各自底面。本发明可避免通道耦合效应，降低半导体装置的通道电阻。

权利要求

1.一种半导体装置，其特征在于，包括：

一通道层，设置于一基底之上；

一第一阻障层，设置于该通道层之上；

一第二阻障层，设置于该第一阻障层之上；以及

一源极电极、一漏极电极、和介于该源极电极与该漏极电极之间的一栅极结构，至少延伸穿过部分的该第二阻障层，其中该源极电极、该漏极电极、和该栅极结构具有位于大抵相同的水平高度且邻近该第一阻障层的各自底面。

2.如权利要求1所述的半导体装置，其特征在于，更包括：一衬层，顺应性地设置于该源极电极、该漏极电极、和该栅极结构的各自下部上，其中该衬层的底面的水平高度等于、或低于该第一阻障层的底面的水平高度。

3.如权利要求2所述的半导体装置，其特征在于，更包括：一衬层，顺应性地设置于该源极电极、该漏极电极、和该栅极结构的各自下部上，其中该衬层的底面的水平高度高于该第一阻障层的底面的水平高度。

4.如权利要求2所述的半导体装置，其特征在于，该衬层的底面的水平高度介于该第一阻障层的底面与上表面之间。

5.如权利要求2所述的半导体装置，其特征在于，该衬层更形成于该第二阻障层的上表面之上。

6.如权利要求2所述的半导体装置，其特征在于，该衬层的材料包含六方晶系的二元化合物半导体。

7.如权利要求6所述的半导体装置，其特征在于，该二元化合物半导体包含氮化铝、氧化锌或氮化铟。

8.如权利要求2所述的半导体装置，其特征在于，该栅极结构包括：一介电层；以及

一栅极电极，设置于该介电层上，其中该介电层介于该衬层与该栅极电极之间。

9.如权利要求8所述的半导体装置，其特征在于，该介电层更设置于该源极电极的上表面和侧壁、以及该漏极电极的上表面和侧壁上。

10.如权利要求1所述的半导体装置，其特征在于，该第一阻障层的材料为氮化铝。

11.一种半导体装置的制造方法，其特征在于，包括：在一基底之上依序形成一通道层、一第一阻障层、以及一第二阻障层；

凹蚀该第二阻障层和该第一阻障层，以形成至少穿过部分的该第一阻障层的一源极凹陷、一漏极凹陷、和介于该源极凹陷与该漏极凹陷之间的一栅极凹陷，其中该源极凹陷、该漏极凹陷、和该栅极凹陷具有位于大抵相同的水平高度的各自底面；以及在该源极凹陷、该漏极凹陷、和该栅极凹陷中分别形成一源极电极、一漏极电极、和一栅极结构。

12.如权利要求11所述的半导体装置的制造方法，其特征在于，凹蚀该第二阻障层和该第一阻障层的步骤包含：对该第二阻障层和该第一阻障层执行一蚀刻工艺，以同时形成该源极凹陷、该漏极凹陷、和该栅极凹陷。

13.如权利要求11所述的半导体装置的制造方法，其特征在于，该源极凹陷、该漏极凹陷、和该栅极凹陷的该些各自底面的水平高度等于或低于该第一阻障层的底面的水平高度。

14.如权利要求11所述的半导体装置的制造方法，其特征在于，该源极凹陷、该漏极凹陷、和该栅极凹陷的该些各自底面的水平高度介于该第一阻障层的底面与上表面之间。

15.如权利要求11所述的半导体装置的制造方法，其特征在于，更包括：在该源极凹陷的底面和侧壁上、该漏极凹陷的底面和侧壁上、以及该栅极凹陷的底面和侧壁上顺应性地形成一衬层。

16.如权利要求15所述的半导体装置的制造方法，其特征在于，该衬层的材料包含六方晶系的二元化合物半导体。

17.如权利要求16所述的半导体装置的制造方法，其特征在于，该二元化合物半导体包含氮化铝、氧化锌或氮化铟。

18.如权利要求15所述的半导体装置的制造方法，其特征在于，形成该栅极结构的步骤包括：在该栅极凹陷中顺应性地形成一介电层于该衬层上；以及在该栅极凹陷中形成一栅极电极于该介电层上。

19.如权利要求18所述的半导体装置的制造方法，其特征在于，该介电层更形成于该源极电极的上表面和侧壁、以及该漏极电极的上表面和侧壁上。

20.如权利要求11所述的半导体装置的制造方法，其特征在于，该第一阻障层的材料为氮化铝。

说明书

半导体装置及其制造方法

技术领域

[0001] 本发明涉及半导体装置，尤其涉及一种高电子迁移率晶体管及其制造方法。

背景技术

[0002] 氮化镓系(GaN-based)半导体材料具有许多优秀的材料特性，例如高抗热性、宽能隙(band-gap)、高电子饱和速率。因此，氮化镓系半导体材料适合应用于高速与高温的操作环境。近年来，氮化镓系半导体材料已广泛地应用于发光二极体(light emitting diode，LED)元件、高频率元件，例如具有异质界面结构的高电子迁移率晶体管(high electron mobility transistor，HEMT)。

[0003] 导通电阻(Ron)为影响半导体装置的耗电量的重要因素，其电阻值正比于半导体装置的耗电量。导通电阻(Ron)包含源极/漏极接触电阻(Rcontact)以及通道电阻(Rchannel)。高电子迁移率晶体管(HEMT)具有高电子迁移率和高载子密度的二维电子气(two-dimensional electron gas，2DEG)形成于异质界面上，使得高电子迁移率晶体管具有低通道电阻。而高电子迁移率晶体管的源极/漏极接触电阻大小将影响导通电阻的整体性能。

[0004] 随着氮化镓系半导体材料的发展，这些使用氮化镓系半导体材料的半导体装置应用于更严苛工作环境中，例如更高频、更高温、或更高电压。因此，具有氮化镓系半导体装置的工艺条件也面临许多新的挑战。

发明内容

[0005] 本发明的一些实施例提供半导体装置，可以避免通道耦合效应，降低半导体装置的通道电阻，此半导体装置包含设置于基底之上的通道层、设置于通道层之上的第一阻障层、以及设置于第一阻障层之上的第二阻障层。此半导体装置还包含至少延伸穿过部分的第二阻障层的源极电极、漏极电极、和介于源极电极与漏极电极之间的栅极结构。源极电极、漏极电极、和栅极结构具有位于大抵相同的水平高度且邻近第一阻障层的各自底面。

[0006] 本发明的一些实施例提供半导体装置的制造方法，可以避免通道耦合效应，降低半导体装置的通道电阻，此方法包含在基底之上依序形成通道层、第一阻障层、以及第二阻障层，凹蚀第二阻障层和第一阻障层，以形成至少穿过部分的第一阻障层的源极凹陷、漏极凹陷、和介于源极凹陷与漏极凹陷之间的栅极凹陷，以及在源极凹陷、漏极凹陷、和栅极凹陷中分别形成源极电极、漏极电极、和栅极结构。源极凹陷、漏极凹陷、和栅极凹陷具有位于大抵相同的水平高度的各自底面。

[0007] 在本发明实施例中，同时形成源极凹陷、漏极凹陷、和栅极凹陷，以具有位于大抵相同的水平高度的各自底面，避免了通道耦合效应，而降低半导体装置的通道电阻，并且降低不同区域的半导体装置之间的通道电阻的差异。

[0008] 为让本发明的特征和优点能更明显易懂，下文特举出一些实施例，并配合所附图式，作详细说明如下。

附图说明

[0009] 藉由以下详细描述和范例配合所附图式，可以更加理解本发明实施例。为了使图式清楚显示，图式中各个不同的元件可能未依照比例绘制，其中：

[0010] 图1是根据本发明的一些实施例的半导体装置于基底的不同区域的剖面示意图；

[0011] 图2A-图2G是根据本发明的一些实施例，说明形成半导体装置在各个不同工艺阶段的剖面示意图；

[0012] 图3和图4是根据本发明的另一些实施例的半导体装置的剖面示意图。

[0013] 附图符号：

[0014] 10A、10B、100、200、300～半导体装置；

[0015] 12、102～基底；

[0016] 14、104～缓冲层；

[0017] 16、106～通道层；

[0018] 18、110～第二阻障层；

[0019] 20A、20B、114～源极凹陷；

[0020] 22A、22B、116～漏极凹陷；

[0021] 24A、24B、118～栅极凹陷；

[0022] 26A、26B、122～源极电极；

[0023] 28A、28B、124～漏极电极；

[0024] 30A、30B、130～栅极结构；

[0025] 50A～第一区；

[0026] 50B～第二区；

[0027] 108～第一阻障层；

[0028] 112～盖层；

[0029] 120～衬层；

[0030] 126～介电层；

[0031] 128～栅极电极；

[0032] 132～层间介电层；

[0033] 134～接触件；

[0034] D1、D1’～第一蚀刻深度；

[0035] D2、D2’～第二蚀刻深度；

[0036] D3、D4～尺寸。

具体实施方式

[0037] 以下揭露提供了许多的实施例或范例，用于实施所提供的半导体装置的不同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在不同的范例中重复参考数字及/或字母。如此重复是为了简明和清楚，而非用以表示所讨论的不同实施例之间的关系。

[0038] 以下描述实施例的一些变化。在不同图式和说明的实施例中，相似的元件符号被用来标明相似的元件。可以理解的是，在方法的前、中、后可以提供额外的步骤，且一些叙述的步骤可为了该方法的其他实施例被取代或删除。

[0039] 请参考图1，图1是根据本发明的一些实施例的半导体装置10A和半导体装置10B于基底12的不同区域的剖面示意图。在此实施例中，半导体装置10A和10B为高电子迁移率晶体管。

[0040] 请参考图1，提供基底12，基底12包含多个区域，例如，第一区50A和第二区50B。尽管未显示，基底12可包含任何其他区域。在基底12上依序形成缓冲层14、通道层16、和阻障层18。通道层16与阻障层18之间的异质界面可产生二维电子气，以做为半导体装置10A和10B的导电载子。在一些实施例中，通道层16的材料可以是二元(binary)III-V族化合物半导体，例如GaN。阻障层18的材料可以是三元(ternary)III-V族化合物半导体，例如AlGaN。
一般而言，二维电子气存在于平行于异质界面的横向方向上，而几乎不存在于垂直于异质界面的纵向方向上。

[0041] 接着，通过第一蚀刻工艺，形成源极凹陷20A和漏极凹陷22A于第一区50A中，以及源极凹陷20B和漏极凹陷22B于第二区50B中。源极凹陷20A、20B和漏极凹陷22A、22B穿过阻障层18，并且延伸至通道层16中。第一区50A中的源极凹陷20A和漏极凹陷22A具有第一蚀刻深度D1，而第二区50B中的源极凹陷20B和漏极凹陷22B具有第一蚀刻深度D1’。在基底12的不同区域的蚀刻深度具有一定程度的变异(即蚀刻深度均匀度)，例如，第一区50A中的第一蚀刻深度D1可能不等于第二区中50B的第一蚀刻深度D1’，这主要取决于蚀刻工艺的能力。

[0042] 接着，在源极凹陷20A和漏极凹陷22A中分别形成源极电极26A和漏极电极28A，并且在源极凹陷20B和漏极凹陷22B中分别形成源极电极26B和漏极电极28B。

[0043] 接着，通过第二蚀刻工艺，形成栅极凹陷24A于第一区50A中，以及栅极凹陷24B于第二区50B中。栅极凹陷24A和24B穿过阻障层18，并且延伸至通道层16中。第一区50A的栅极凹陷24A具有第二蚀刻深度D2，而第二区50B的栅极凹陷24B具有第二蚀刻深度D2’。相似地，第一区50A中的第二蚀刻深度D2可能不等于第二区50B中的第二蚀刻深度D2’。

[0044] 接着，在栅极凹陷24A中形成栅极结构30A，并且在栅极凹陷24B中形成栅极结构30B。在形成栅极结构30A和30B之后，形成了半导体装置10A和10B。

[0045] 值得注意的是，当半导体装置操作时，电流E或E’自漏极电极流向源极电极。二维电子气几乎不存在于电流E或E’的纵向路径上(虚线表示)，这导致半导体装置的漏极与源极的接触电阻增加，连带导致半导体装置的整体导通电阻增加。

[0046] 再者，源极凹陷和漏极凹陷由第一蚀刻工艺形成，而栅极凹陷由第二蚀刻工艺形成，使得所形成的源极、漏极电极的底面与栅极电极的底面可能无法位于相同的水平高度上。底面的水平高度差异造成了通道耦合(channel coupling)效应，进一步使半导体装置的通道电阻增加。再者，两道蚀刻工艺具有各自的蚀刻均匀度，这导致不同区域的半导体装置(例如，半导体装置10A与半导体装置10B)之间的通道电阻的差异增加，进而降低半导体装置的制造稳定性。

[0047] 图2A-图2G是根据本发明的一些实施例，说明形成图2G所示的半导体装置100在各个不同工艺阶段的剖面示意图。在图2A-图2G的实施例中，通过一道蚀刻工艺同时形成源极凹陷、漏极凹陷、和栅极凹陷，以具有位于大抵相同的水平高度的各自底面。因此，避免了通道耦合效应，而降低半导体装置的通道电阻，并且降低不同区域的半导体装置之间的通道电阻的差异。

[0048] 请参考图2A，提供基底102。在一些实施例中，基底102可以是掺杂的(例如以P型或N型掺杂物进行掺杂)或未掺杂的半导体基底，例如硅基底、硅锗基底、或类似半导体基底。在一些实施例中，基底102可以是半导体位于绝缘体之上的基底，例如绝缘层上的硅(silicon on insulator，SOI)基底。在一些实施例中，基底102可以是玻璃基底或陶瓷基底，例如碳化硅(SiC)基底、氮化铝(AlN)基底、或蓝宝石(Sapphire)基底。

[0049] 在基底102之上依序形成缓冲层104、通道层106、第一阻障层108、第二阻障层110、以及盖层112。在一些实施例中，在基底102与缓冲层104之间可形成晶种层(未显示)。

[0050] 缓冲层104可减缓后续形成于缓冲层104上方的通道层106的应变(strain)，以防止缺陷形成于通道层106中，应变是由通道层106与基底102之间的不匹配造成。在一些实施例中，缓冲层104的材料可包含或者是AlN、GaN、AlGaN、AlInN、前述的组合、或类似材料。缓冲层104可由外延成长工艺形成，例如金属有机化学气相沉积(metal organic chemical vapor deposition，MOCVD)、氢化物气相外延法(hydride vapor phase epitaxy，HVPE)、分子束外延法(molecular beam epitaxy，MBE)、前述的组合、或类似方法。尽管在图2A所示的实施例中，缓冲层104为单层结构，然而缓冲层104也可以是多层结构。此外，在一些实施例中，缓冲层104的材料是由晶种层的材料和外延工艺时通入的气体所决定。

[0051] 在一些实施例中，通道层106的材料可包含二元III-V族化合物半导体材料，例如，III族氮化物。在一些实施例中，通道层106的材料是GaN。在一些实施例中，通道层106的厚度可在约0.01微米(μm)至约10微米的范围内。在一些实施例中，通道层106可具有掺杂物，例如N型掺杂物或P型掺杂物。通道层106可由外延成长工艺形成，例如金属有机化学气相沉积、氢化物气相外延法、分子束外延法、前述的组合、或类似方法。

[0052] 在一些实施例中，第一阻障层108的材料可包含二元III-V族化合物半导体材料，例如氮化铝。在一些实施例中，第一阻障层108可由外延成长工艺形成，例如金属有机化学气相沉积、氢化物气相外延法、分子束外延法、前述的组合、或类似方法。在一些实施例中，第一阻障层108的厚度在约0.5纳米(nm)至约10纳米的范围内，例如2纳米。第一阻障层108亦可作为蚀刻停止层，此部分将于后续说明。

[0053] 在一些实施例中，第二阻障层110的材料可包含三元(ternary)III-V族化合物半导体，例如，III族氮化物。在一些实施例中，第二阻障层110的材料可以是AlGaN、AlInN、或前述的组合。在一些实施例中，第二阻障层110可具有掺杂物，例如n型掺杂物或p型掺杂物。第二阻障层110可由外延成长工艺形成，例如金属有机化学气相沉积(MOCVD)、氢化物气相外延法(HVPE)、分子束外延法(MBE)、前述的组合、或类似方法。在一些实施例中，第二阻障层110的厚度大于第一阻障层108的厚度，并且第二阻障层110的厚度在约1纳米至约80纳米的范围内。

[0054] 通过通道层106与第一阻障层108和第二阻障层110之间不同能带所引发的自发性极化及压电极化效应，形成二维电子气(未显示)于通道层106与第一阻障层108之间的异质界面上。如图2G所示的半导体装置100是利用二维电子气作为导电载子的高电子迁移率晶体管。此外，相较于三元三五族化合物半导体，第一阻障层108的材料选择二元三五族化合物半导体可引起较低的合金散射(alloy scattering)，可形成二维电子气具有较高的电子迁移率，以降低半导体装置的通道电阻。

[0055] 在一些实施例中，盖层112的材料可包含或者是氮化镓(GaN)，例如未掺杂的氮化镓。在一些实施例中，于第二阻障层110上设置盖层112可用以防止含有铝(Al)的第二阻障层110的表面氧化。在一些实施例中，盖层112的厚度在约1纳米至约100纳米的范围内。在一些实施例中，盖层112可由外延成长工艺形成，例如金属有机化学气相沉积、氢化物气相外延法、分子束外延法、前述的组合、或类似方法。

[0056] 在一些实施例中，可于相同的沉积腔室中原位(in-situ)沉积缓冲层104、通道层106、第一阻障层108、第二阻障层110、以及盖层112。

[0057] 接着，对盖层112、第二阻障层110、和第一阻障层108执行图案化工艺。

[0058] 请参考图2B，通过图案化工艺凹蚀盖层112、第二阻障层110、和第一阻障层108，以形成穿过盖层112、第二阻障层110、和第一阻障层108的源极凹陷114、漏极凹陷116、和栅极凹陷118，栅极凹陷118介于源极凹陷114与漏极凹陷116之间。在图案化工艺之后，源极凹陷114、漏极凹陷116、和栅极凹陷118暴露出通道层106的部分的上表面。

[0059] 在一些实施例中，对盖层112、第二阻障层110、和第一阻障层108执行的图案化工艺包含在盖层112之上形成图案化遮罩层(未显示)，其中图案化遮罩层具有开口暴露出盖层112的部分上表面，通过图案化遮罩层的开口对盖层112、第二阻障层110、和第一阻障层108执行蚀刻工艺，移除盖层112、第二阻障层110、和第一阻障层108未被图案化遮罩层覆盖的部分，以同时形成源极凹陷114、漏极凹陷116、和栅极凹陷118，之后移除图案化遮罩层，例如通过灰化(ashing)工艺或剥除工艺。在一些实施例中，蚀刻工艺可以是干式蚀刻工艺，例如反应性离子蚀刻(reactive ion etch，RIE)、电子回旋共振式(electron cyclotron resonance，ERC)蚀刻、感应耦合式电浆(inductively-coupled plasma，ICP)蚀刻、中子束蚀刻(neutral beam etch，NBE)、前述的组合、或类似干式蚀刻工艺。

[0060] 在本发明实施例中，通过一道蚀刻工艺同时形成源极凹陷114、漏极凹陷116、和栅极凹陷118，使得源极凹陷114、漏极凹陷116、和栅极凹陷118可具有大抵相同的水平高度的各自底面。

[0061] 在此，“大抵相同的水平高度”的用语表示这些凹陷114、116、118的底面的水平高度差异在2纳米的范围内、或1纳米的范围内、或0.5纳米的范围内。或者，“大抵相同的水平高度”的用语表示这些凹陷114、116、118的底面的水平高度差异为凹陷114的深度的在5％以内。

[0062] 第一阻障层108可作为蚀刻停止层。举例而言，在一些实施例中，第一阻障层108包含氮化铝(AlN)，第二阻障层110包含氮化镓铝(AlGaN)。在蚀刻工艺中，第二阻障层110相较于第一阻障层108具有较高的蚀刻速度。举例而言，在以Cl2或SF6作为蚀刻剂执行的蚀刻工艺中，第二阻障层110的蚀刻速率对第一阻障层108的蚀刻速率的比值为约1.5至约50的范围内。第一阻障层108减缓蚀刻工艺的蚀刻速率，以控制源极凹陷114、漏极凹陷116、和栅极凹陷118的底面停止的位置。因此，蚀刻工艺之后，源极凹陷114、漏极凹陷116、和栅极凹陷118刚好穿过第一阻障层108，但未延伸至通道层106中。换言之，源极凹陷114、漏极凹陷
116、和栅极凹陷118的各自底面的水平高度等于第一阻障层108的底面的水平高度。

[0063] 尽管图2B的实施例显示这些凹陷114、116、118刚好穿过第一阻障层108，但未延伸至通道层106中，但本发明实施例并不以此为限。在另一些实施例中，这些凹陷114、116、118可些许延伸至通道层106中(如图3所示)。在另一些实施例中，这些凹陷114、116、118可仅穿过部分的第一阻障层108，而未暴露出通道层106(如图4所示)。

[0064] 请参考图2C，在盖层112的上表面上且在源极凹陷114、漏极凹陷116、和栅极凹陷118中顺应性地(conformally)形成衬层120。衬层120顺应性地形成于源极凹陷114的底面和侧壁上、漏极凹陷116的底面和侧壁上、和栅极凹陷118的底面和侧壁上，并且部分填充源极凹陷114、漏极凹陷116、和栅极凹陷118。在一些实施例中，衬层120的厚度可在约0.5纳米至约4纳米的范围内，例如2纳米。在一些实施例中，衬层120的材料可包含或者是六方晶系(hexagonal crystal)的二元化合物半导体，例如，氮化铝(AlN)、氧化锌(ZnO)、氮化铟(InN)、前述的组合、或类似材料，并且可通过原子层沉积(atomic layer deposition，ALD)或外延成长工艺，例如金属有机化学气相沉积，在基底102之上全面地形成衬层120。

[0065] 请参考图2D，在源极凹陷114和漏极凹陷116的各自剩余部分中形成源极电极122和漏极电极124于衬层120上。源极电极122具有位于盖层112的上表面上方的上部，以及位于源极凹陷114中的下部。漏极电极124具有位于盖层112的上表面上方的上部。以及位于漏极凹陷116中的下部。

[0066] 在一些实施例中，源极和漏极电极122和124的材料可包含或者是导电材料，例如金属、金属硅化物、半导体材料、或前述的组合。金属可以是金(Au)、镍(Ni)、铂(Pt)、钯(Pd)、铱(Ir)、钛(Ti)、铬(Cr)、钨(W)、铝(Al)、铜(Cu)、氮化钛(TiN)、前述的组合、前述的合金、或前述的多层。半导体材料可以是多晶硅或多晶锗。在一些实施例中，形成源极和漏极电极122和124的步骤可包含沉积用于源极和漏极电极122和124的导电材料(未显示)于基底102之上且填入源极凹陷114和漏极凹陷116的剩余部分中，以及对导电材料执行图案化工艺，以形成源极和漏极电极122和124。形成导电材料的沉积工艺可以是原子层沉积、化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physical vapor deposition，PVD)，例如溅镀、前述的组合、或类似工艺。

[0067] 请参考图2E，在栅极凹陷118的剩余部分中顺应性地形成介电层126于衬层120上，以作为栅极介电层。介电层126还形成于盖层120的上表面上方的衬层120上。介电层126还形成于源极电极122的上表面和侧壁、以及漏极电极124的上表面和侧壁上。在一些实施例中，介电层126的材料可包含或者是氧化硅(SiO2)、氮化硅(SiN)、氧化铝(Al2O3)、氮化铝(AlN)、氧化铪(HfO2)、前述的组合、前述的多层、或类似材料，并且可通过原子层沉积、化学气相沉积、物理气相沉积，例如溅镀，在基底102之上全面地形成介电层126。

[0068] 请参考图2F，在栅极凹陷118的剩余部分中形成栅极电极128于介电层126上。栅极电极128具有位于盖层112的上表面上方的上部，以及位于栅极凹陷118中的下部。栅极电极128与介电层126共同作为栅极结构130。在一些实施例中，栅极电极128的材料可包含或者是导电材料，例如金属、金属硅化物、半导体材料、或前述的组合。金属可以是金(Au)、镍(Ni)、铂(Pt)、钯(Pd)、铱(Ir)、钛(Ti)、铬(Cr)、钨(W)、铝(Al)、铜(Cu)、氮化钛(TiN)、前述的组合、前述的合金、或前述的多层。半导体材料可以是多晶硅或多晶锗。形成栅极电极128的步骤可包含在基底102之上沉积用于栅极电极128的导电材料层(未显示)，以及对导电材料层执行图案化工艺，以形成栅极电极128。形成导电材料的沉积工艺可以是原子层沉积、化学气相沉积、物理气相沉积，例如溅镀、前述的组合、或类似工艺。

[0069] 请参考图2G，在基底102之上形成层间介电层(inter layer dielectric，ILD)132，并且层间介电层132覆盖栅极结构130、源极电极122、和漏极电极124。接着，在层间介电层132中形成多个接触件134，这些接触件134分别与栅极结构130、源极电极122和漏极电极124电性连接。

[0070] 在一些实施例中，层间介电层132的材料可以是氧化硅、氮化硅、氮氧化硅、氧化铝、前述的组合、前述的多层、或类似材料。可通过化学气相沉积，例如电浆增强化学气相沉积(plasma-enhanced CVD，PECVD)、原子层沉积、或类似方法，在基底102之上全面地形成层间介电层132。

[0071] 在一些实施例中，接触件134的材料可以是金属材料，例如金(Au)、镍(Ni)、铂(Pt)、钯(Pd)、铱(Ir)、钛(Ti)、铬(Cr)、钨(W)、铝(Al)、铜(Cu)、前述的组合、或前述的多层。形成接触件134的步骤可包含通过图案化工艺形成各自对应于源极电极122、漏极电极124、和栅极电极128的多个开口(未显示)，其穿过层间介电层132以及源极电极122、漏极电极
124之上的介电层126，并且暴露出源极电极122、漏极电极124、和栅极电极128的部分上表面，沉积金属材料(未显示)于层间介电层132上且填入这些开口，以及执行例如化学机械研磨(chemical mechanical polish，CMP)的平坦化工艺，移除金属材料在层间介电层130上方的部分。

[0072] 在形成层间介电层132和接触件134之后，形成了半导体装置100。半导体装置100也可称作金属绝缘体半导体型场效晶体管(metal-insulator-semiconductor field effect transistor，MIS-FET)。

[0073] 在图2A-图2G所示的实施例中，半导体装置100包含依序堆迭于基底102之上的通道层106、第一阻障层108、以及第二阻障层110。半导体装置100还包含源极电极122、漏极电极124、和介于源极电极122与漏极电极124之间的栅极结构130。源极电极124、漏极电极124、和栅极结构130至少延伸穿过部分的第二阻障层110。源极电极124、漏极电极124、和栅极结构130具有位于大抵相同的水平高度的各自底面。半导体装置100还包含衬层120，其顺应性地设置于源极电极122、漏极电极124、和栅极结构130的各自下部上。衬层120的底面的水平高度等于第一阻障层108的底面的水平高度。

[0074] 在图2A-图2G所示的实施例中，用于形成源极电极122、漏极电极124、和栅极结构130的凹陷114、116和118穿过第一和第二阻障层108和110，使得第一阻障层108与通道层
106之间的异质界面不存在于此区域中，而减少或消灭了所形成的源极电极122、漏极电极
124、和栅极结构130下方的二维电子气。值得注意的是，由于衬层120包含六方晶系二元化合物半导体，并且衬层120形成于源极电极122、漏极电极124、和栅极结构130的底部与通道层106之间，故衬层120与通道层106之间可引发自发性极化及压电极化效应，以回复因前述异质界面消失所减少的二维电子气。因此，衬层120可作为二维电子气回复(2DEG recovery)层，以改善源极电极122和漏极电极124与通道层106之间的接触电阻，且改善栅极结构130下方的导通电阻。

[0075] 此外，在图2A-图2G所示的实施例中，通过一道蚀刻工艺同时形成源极凹陷114、漏极凹陷116、和栅极凹陷118，这降低不同区域的半导体装置之间的通道电阻的差异，进而提升半导体装置的制造稳定性。再者，减少一道图案化工艺来形成栅极凹陷，不仅提升半导体装置的制造效率，也降低化学品(例如图案化工艺中的光阻或显影剂)对于栅极结构的伤害，进而提升半导体装置100的效能。

[0076] 再者，源极凹陷114、漏极凹陷116、和栅极凹陷118具有位于大抵相同的水平高度的各自底面，这避免了图1所述的通道耦合效应，而降低半导体装置的通道电阻，进而提升半导体装置100的效能。

[0077] 再者，在通道层106和第二阻障层110之间设置第一阻障层108以作为蚀刻停止层，使得源极凹陷114、漏极凹陷116、和栅极凹陷118的这些各自底面的水平高度等于第一阻障层108的底面的水平高度。因此，当半导体装置100操作时，自漏极电极124流向源极电极122的电流E可以是与异质界面平行的水平路径，而几乎不具有与异质界面垂直的纵向路径，这进一步降低半导体装置100的通道电阻。

[0078] 图2A-图2G所示的实施例为一范例，本发明的实施例并不以此为限。除上述图2A-图2G所示的实施例以外，本发明实施例的方法亦可应用于其他半导体装置。

[0079] 图3是根据本发明的另一些实施例的半导体装置200的剖面示意图，其中相同于前述图2A-图2G的实施例的部件使用相同的标号并省略其说明。图3所示的实施例与前述图2G的实施例的差别在于，图3中位于源极凹陷114、漏极凹陷116、和栅极凹陷118中的衬层120，其底面的水平高度低于第一阻障层108的底面的水平高度。

[0080] 请参考图3，通过与前述图2B相似的图案化工艺，凹蚀盖层112、第二阻障层110、第一阻障层108、和通道层106，以形成源极凹陷114、漏极凹陷116、和栅极凹陷118，其穿过盖层112、第二阻障层110、和第一阻障层108，且更延伸至通道层106中至尺寸D3，例如在约1纳米至约50纳米的范围内。

[0081] 在图3的实施例中，源极凹陷114、漏极凹陷116、和栅极凹陷118的这些各自底面的水平高度些许低于第一阻障层108的底面的水平高度。因此，当半导体装置200操作时，自漏极电极124流向源极电极122的电流E具有与异质界面垂直的纵向路径，使得半导体装置200的通道电阻(Rchannel)略高于图2G所示的半导体装置100的通道电阻。然而，蚀刻工艺将凹陷116、118和120延伸至通道层106中以产生较深的蚀刻深度，使得基底102的不同区域的凹陷116、118和120之间可具有较佳的蚀刻深度均匀度(即均匀度的数值较低)。较佳的蚀刻深度均匀度可降低半导体装置在基底102的不同区域之间通道电阻的差异，进而提升半导体装置的制造稳定性。

[0082] 图4是根据本发明的另一些实施例的半导体装置300的剖面示意图，其中相同于前述图2A-图2G的实施例的部件使用相同的标号并省略其说明。图4所示的实施例与前述图2G的实施例的差别在于，图4中位于源极凹陷114、漏极凹陷116、和栅极凹陷118中的衬层120，其底面的水平高度高于第一阻障层108的底面的水平高度。详细而言，凹陷114、116和118的底面的水平高度介于第一阻障层108的底面与上表面之间。

[0083] 请参考图4，通过与前述图2B相似的图案化工艺，凹蚀盖层112、第二阻障层110、和第一阻障层108，以形成源极凹陷114、漏极凹陷116、和栅极凹陷118，其穿过盖层112、第二阻障层110和部分的第一阻障层108。这些凹陷114、116和118的底面停止于第一阻障层108中，并且第一阻障层108在这些凹陷114、116和118下方的部分具有尺寸D4，例如在约0.5纳米至约5纳米的范围内。在图案化工艺的蚀刻工艺之后，源极凹陷114、漏极凹陷116、和栅极凹陷118的底面高于第一阻障层108的底面的水平高度。

[0084] 综上所述，在本发明实施例中，通过一道蚀刻工艺同时形成源极凹陷、漏极凹陷、和栅极凹陷，以具有位于大抵相同的水平高度的各自底面。因此，避免了通道耦合效应，而降低半导体装置的通道电阻，并且降低不同区域的半导体装置之间的通道电阻的差异。

[0085] 此外，在本发明实施例中，设置于源极电极、漏极电极、和栅极电极的底部上的衬层可回复或提升源极电极、漏极电极和栅极电极下方的二维电子气，因而降低半导体装置的导通电阻和通道电阻。

[0086] 以上概述数个实施例，以便本领域相关人员可以更理解本发明实施例的观点。本领域相关人员应该理解，他们能以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。本领域相关人员也应该理解到，此类等效的工艺和结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围之下，做各式各样的改变、取代和替换。