一种集成防过压电路转让专利
申请号 : CN202010100222.6
文献号 : CN111313671B
文献日 : 2021-07-20
发明人 : 苏强 , 奕江涛 , 王启明
申请人 : 广州慧智微电子有限公司
摘要 :
权利要求 :
1.一种集成防过压电路,其特征在于,包括:偏置电路、第一支路和第二支路;其中,所述第一支路包括第一PMOS管和第二PMOS管,所述第一PMOS管的栅极接第一电压,所述第一PMOS管的源极与电源电压连接,所述第一PMOS管的漏极与所述第二PMOS管的源极连接,所述第二PMOS管的栅极与所述偏置电路的第一输出端连接,所述第二PMOS管的漏极与接地端连接;
所述第二支路包括第一NMOS管和第二NMOS管,所述第一NMOS管的栅极接第二电压,所述第一NMOS管的源极与所述接地端连接,所述第一NMOS管的漏极与所述第二NMOS管的源极连接,所述第二NMOS管的栅极与所述偏置电路的第二输出端连接,所述第二NMOS管的漏极与所述电源电压连接;
所述偏置电路的输入端与所述电源电压连接;
其中,所述偏置电路包括第一电阻、第二电阻、第三电阻、第四电阻、第一目标NMOS管、第二目标NMOS管、第三目标NMOS管、第四目标NMOS管、第五目标NMOS管、第一目标PMOS管、第二目标PMOS管、第三目标PMOS管、第四目标PMOS管、以及第五目标PMOS管;其中,所述第一电阻的一端与所述电源电压连接,所述第一电阻的另一端与所述第四目标PMOS管的源极连接,所述第四目标PMOS管的漏极与所述第一目标NMOS管的漏极连接,所述第一目标NMOS管的源极与所述第一目标PMOS管的源极连接,所述第一目标PMOS管的漏极与所述第四目标NMOS管漏极连接,所述第四目标NMOS管的源极与所述第二电阻的一端连接,所述第二电阻的另一端与所述接地端连接;其中,所述第四目标PMOS管的栅极与所述第一目标NMOS管的栅极连接;所述第一目标PMOS管的栅极与所述第四目标NMOS管的栅极连接;
所述第二目标NMOS管的漏极与所述电源电压连接,所述第二目标NMOS管的源极与所述第二目标PMOS管的源极连接,所述第二目标PMOS管的漏极与所述接地端连接;其中,所述第一目标NMOS管的栅极与所述第二目标NMOS管的栅极连接;所述第一目标PMOS管的栅极与所述第二目标PMOS管的栅极连接;
所述第五目标PMOS管的源极与所述电源电压连接,所述第五目标PMOS管的漏极与所述第三电阻的一端连接,所述第三电阻的另一端与所述第二目标NMOS管和所述第二目标PMOS管的源极之间的第一节点连接;所述第一节点用于作为所述偏置电路的所述第二输出端;
所述第三目标NMOS管的漏极与所述电源电压连接,所述第三目标NMOS管的源极与所述第三目标PMOS管的源极连接,所述第三目标PMOS管的漏极与所述接地端连接;
所述第五目标NMOS管的源极与所述接地端连接,所述第五目标NMOS管的漏极与所述第四电阻的一端连接,所述第四电阻的另一端与所述第三目标NMOS管和所述第三目标PMOS管的源极之间的第二节点连接;所述第二节点用于作为所述偏置电路的所述第一输出端;其中,所述第三目标NMOS管的栅极分别与所述第四目标PMOS管的栅极和漏极连接;所述第三目标PMOS管的栅极分别与所述第四目标NMOS管的栅极和漏极连接;
其中,当所述集成防过压电路处于第一状态时,所述偏置电路的第一输出端和所述偏置电路的第二输出端均输出第一电压;当所述集成防过压电路处于第二状态时,所述偏置电路的第一输出端输出第二电压,且所述偏置电路的第二输出端输出第三电压;所述第三电压大于所述第一电压且所述第二电压小于所述第一电压。
2.根据权利要求1所述的集成防过压电路,其特征在于,所述第一电压为所述电源电压的1/N,其中,所述N为大于等于2的正整数。
3.根据权利要求1所述的集成防过压电路,其特征在于,所述第三电压减去所述第一电压得到的差值,与所述第一电压减去所述第二电压得到的差值相等。
4.根据权利要求1所述的集成防过压电路,其特征在于,当所述集成防过压电路处于第一状态时,所述第五目标NMOS管和所述第五目标PMOS管均处于关断状态;当所述集成防过压电路处于第二状态时,所述第五目标NMOS管和所述第五目标PMOS管均处于导通状态。
5.根据权利要求1至4任一项所述的集成防过压电路,其特征在于,所述偏置电路、所述第一支路和所述第二支路集成在同一芯片上。
说明书 :
一种集成防过压电路
技术领域
背景技术
会采用低压差线性稳压器或开关电源将电源电压降压。但系统集成化程度越来越高,功耗
的要求也越来越高,采用低压差线性稳压器或开关电源的方案会占用额外的面积和引入额
外的功率损耗。
发明内容
高度集成的、低功率损耗的低压器件保护技术,确保低压器件应用于较高的电源电压而不
损坏。
源极连接,所述第二PMOS管的栅极与所述偏置电路的第一输出端连接,所述第二PMOS管的
漏极与接地端连接;
的源极连接,所述第二NMOS管的栅极与所述偏置电路的第二输出端连接,所述第二NMOS管
的漏极与所述电源电压连接;
偏置电路的第一输出端输出第二电压,且所述偏置电路的第二输出端输出第三电压;所述
第三电压大于所述第一电压且所述第二电压小于所述第一电压。
路处于第二状态时,通过所述切换电路控制所述第二偏置电路的第一输出端输出所述第二
电压,且通过所述切换电路控制所述第二偏置电路的第二输出端输出所述第三电压。
述第一目标PMOS管的漏极与所述第二电阻的一端连接,所述第二电阻的另一端与所述接地
端连接;其中,所述第一目标NMOS管的漏极与所述第一目标NMOS管的栅极连接;
述第一目标PMOS管的漏极与所述第一目标PMOS管的栅极连接;
NMOS管和所述第三目标PMOS管均处于关断状态。
述第一目标NMOS管的源极与第一目标PMOS管的源极连接,所述第一目标PMOS管的漏极与所
述第三目标NMOS管的漏极连接,所述第三目标NMOS管的源极与所述第二电阻的一端连接,
所述第二电阻的另一端与所述接地端连接;其中,所述第一目标NMOS管的漏极与所述第一
目标NMOS管的栅极连接;
述第一目标PMOS管的栅极与所述第一目标PMOS管的漏极连接;
PMOS管、第二目标PMOS管、第三目标PMOS管、第四目标PMOS管、以及第五目标PMOS管;其中,
述第一目标NMOS管的源极与所述第一目标PMOS管的源极连接,所述第一目标PMOS管的漏极
与所述第四目标NMOS管漏极连接,所述第四目标NMOS管的源极与所述第二电阻的一端连
接,所述第二电阻的另一端与所述接地端连接;其中,所述第四目标PMOS管的栅极与所述第
一目标NMOS管的栅极连接;所述第一目标PMOS管的栅极与所述第四目标NMOS管的栅极连
接;
述第一目标NMOS管的栅极与所述第二目标NMOS管的栅极连接;所述第一目标PMOS管的栅极
与所述第二目标PMOS管的栅极连接;
PMOS管的源极之间的第一节点连接;所述第一节点用于作为所述偏置电路的所述第二输出
端;
管的源极之间的第二节点连接;所述第二节点用于作为所述偏置电路的所述第一输出端;
其中,所述第三目标NMOS管的栅极分别与所述第四目标PMOS管的栅极和漏极连接;所述第
三目标PMOS管的栅极分别与所述第四目标NMOS管的栅极和漏极连接。
NMOS管和所述第五目标PMOS管均处于导通状态。
源极与电源电压连接,第一PMOS管的漏极与第二PMOS管的源极连接,第二PMOS管的栅极与
偏置电路的第一输出端连接,第二PMOS管的漏极与接地端连接;第二支路包括第一NMOS管
和第二NMOS管,第一NMOS管的栅极接第二电压,第一NMOS管的源极与接地端连接,第一NMOS
管的漏极与第二NMOS管的源极连接,第二NMOS管的栅极与偏置电路的第二输出端连接,第
二NMOS管的漏极与电源电压连接;偏置电路的输入端与电源电压连接;其中,当集成防过压
电路处于第一状态时,偏置电路的第一输出端和偏置电路的第二输出端均输出第一电压;
当集成防过压电路处于第二状态时,偏置电路的第一输出端输出第二电压,且偏置电路的
第二输出端输出第三电压;第三电压大于第一电压且第二电压小于第一电压;如此,解决了
采用低压差线性稳压器或开关电源的方案会占用额外的面积和引入额外的功率损耗的问
题;该集成防过压电路实现了高度集成的、低功率损耗的低压器件保护技术,确保低压器件
应用于较高的电源电压而不损坏,同时通过采用动态偏置电压保护方式,适当提高被保护
NMOS漏端电压和降低PMOS漏端电压,避免浪费电源电压裕度。
附图说明
具体实施方式
用来限制本申请的范围。
的作用;PMOS的保护方法类似。原理是电路工作时,MN1的漏端电位不高于偏置电压减去阈
值电压(VB‑Vt),MP1的漏端电位不低于VB+Vt。缺点是电路工作时,NMOS的漏电压最高为VB‑
Vt,浪费了一个阈值电压,PMOS漏端电压最低为VB+Vt,浪费了一个阈值电压,总共浪费两个
阈值电压的电压裕度。可见,相关技术中的静态偏置防过压电路会引入额外的功率损耗。
PMOS管的栅极与偏置电路的第一输出端连接,第二PMOS管的漏极与接地端连接;
NMOS管的栅极与偏置电路的第二输出端连接,第二NMOS管的漏极与电源电压连接;
出端输出第二电压,且偏置电路的第二输出端输出第三电压;第三电压大于第一电压且第
二电压小于第一电压。
VB。此时,被保护的NMOS的漏端电压不高于VB,被保护的PMOS的漏端电压不低于VB,从而避
免待机时过压。当集成防过压电路处于第二状态如电路工作时,适当抬高NMOS共栅管的栅
极偏置电压,并适当拉低PMOS共栅管的栅极偏置电压。这样,被保护的NMOS的漏端电压将高
于VB‑Vt,被保护的PMOS的漏端电压将低于VB+Vt,从而拓宽了NMOS和PMOS漏源的电压范围,
实现了高度集成的、低功率损耗的低压器件保护技术,确保低压器件应用于较高的电源电
压而不损坏。
源极与电源电压连接,第一PMOS管的漏极与第二PMOS管的源极连接,第二PMOS管的栅极与
偏置电路的第一输出端连接,第二PMOS管的漏极与接地端连接;第二支路包括第一NMOS管
和第二NMOS管,第一NMOS管的栅极接第二电压,第一NMOS管的源极与接地端连接,第一NMOS
管的漏极与第二NMOS管的源极连接,第二NMOS管的栅极与偏置电路的第二输出端连接,第
二NMOS管的漏极与电源电压连接;偏置电路的输入端与电源电压连接;其中,当集成防过压
电路处于第一状态时,偏置电路的第一输出端和偏置电路的第二输出端均输出第一电压;
当集成防过压电路处于第二状态时,偏置电路的第一输出端输出第二电压,且偏置电路的
第二输出端输出第三电压;第三电压大于第一电压且第二电压小于第一电压;如此,解决了
采用低压差线性稳压器或开关电源的方案会占用额外的面积和引入额外的功率损耗的问
题;该集成防过压电路实现了高度集成的、低功率损耗的低压器件保护技术,确保低压器件
应用于较高的电源电压而不损坏,同时通过采用动态偏置电压保护方式,适当提高被保护
NMOS漏端电压和降低PMOS漏端电压,避免浪费电源电压裕度。
成防过压电路采用动态偏置电压的MOSFET防过压方案,如图2所示,NMOS共栅管的栅极偏置
电压为VBN,PMOS共栅管的栅极偏置电压为VBP。当电路处于待机状态时,VBN与VBP为电源电
压的一半,记为VB。此时,被保护的NMOS的漏端电压不高于VB,被保护的PMOS的漏端电压不
低于VB,从而避免待机时过压。当电路工作时,适当抬高NMOS共栅管的栅极偏置电压,并适
当拉低PMOS共栅管的栅极偏置电压。这样,被保护的NMOS的漏端电压将高于VB‑Vt,被保护
的PMOS的漏端电压将低于VB+Vt,从而拓宽了NMOS和PMOS漏源的电压范围。这里,VBN、VBP的
波形示意图如图4所示,其中,VBN可以是一个固定电压,也可以是一个比VB高一个额定值的
电压,也可以是比VB高一个阈值电压值的电压,即VB+Vt。VBP可以是一个与电源电压有固定
差值的电压,也可以是一个比VB低一个额定值的电压,也可以是比VB低一个阈值电压值的
电压,即VB‑Vt。由此可知,本申请实施例中只采用一个偏置电路,其在EN=0时输出VB=
0.5VDD,在EN=1时输出比VB低的VB1和比VB高的VB2,通过采用动态偏置电压,适当提高被
保护NMOS漏端电压和降低PMOS漏端电压,避免浪费电源电压裕度。
压的MOSFET防过压方案,如图5所示,存在电源电压VDD时,偏置电路1产生等于1/2电源电压
的偏置电压VB;当电路处于工作状态即EN=1时,偏置电路2工作且产生比VB低的电压VB1和
比VB高的电压VB2。切换电路使EN=0时VBN=VBP=VB;EN=1时,VBN=VB2,VBP=VB1。
过切换电路控制第二偏置电路的第一输出端输出第二电压,且通过切换电路控制第二偏置
电路的第二输出端输出第三电压。
电阻的一端连接,第二电阻的另一端与接地端连接;其中,第一目标NMOS管的漏极与第一目
标NMOS管的栅极连接;
目标PMOS管的栅极连接;
标PMOS管均处于关断状态。
目标PMOS管;其中,
目标PMOS管的源极连接,第一目标PMOS管的漏极与第三目标NMOS管的漏极连接,第三目标
NMOS管的源极与第二电阻的一端连接,第二电阻的另一端与接地端连接;其中,第一目标
NMOS管的漏极与第一目标NMOS管的栅极连接;
目标PMOS管的漏极连接;
路,假设NMOS与PMOS的阈值电压相等,则A点电位等于0.5VDD。MN1与MN2匹配,MP1与MP2匹
配,MN1、MP1、MN2、MP2工作在弱反型区,MN1、MP1与MN2、MP2构成translinear结构,使VB=
VA。电路待机时,ENL=0,ENH_INV=VDD,MN3和MP3都导通,使VBN=VB,VBP=VB。电路工作
时,ENL=VB,ENH_INV=VB,MN3和MP3都关断,这时VBN=VB2,VBP=VB1。
R1=R2,三个NMOS管匹配,三个PMOS管也相互匹配。该电路可消除NMOS与PMOS阈值电压不同
引起的误差,使VB=0.5VDD。
标PMOS管、第二目标PMOS管、第三目标PMOS管、第四目标PMOS管、以及第五目标PMOS管;其
中,
目标PMOS管的源极连接,第一目标PMOS管的漏极与第四目标NMOS管漏极连接,第四目标
NMOS管的源极与第二电阻的一端连接,第二电阻的另一端与接地端连接;其中,第四目标
PMOS管的栅极与第一目标NMOS管的栅极连接;第一目标PMOS管的栅极与第四目标NMOS管的
栅极连接;
目标NMOS管的栅极连接;第一目标PMOS管的栅极与第二目标PMOS管的栅极连接;
接;第一节点用于作为偏置电路的第二输出端;
第二节点用于作为偏置电路的第一输出端;其中,第三目标NMOS管的栅极分别与第四目标
PMOS管的栅极和漏极连接;第三目标PMOS管的栅极分别与第四目标NMOS管的栅极和漏极连
接。
处于导通状态。
压增大,VBN>0.5VDD;电阻R4从MN3管抽取电流,MN3的电流增大,使MN3的栅源电压增大,从
而使VBP<0.5VDD。
亚阈值区,静态功耗很小。电路工作时引入的功率损耗很小,几乎可以忽略。同时该技术方
案的结构简单,节省芯片面积。
盖在本申请的保护范围之内。