高速接收器

摘要

本发明涉及一种高速接收器。本文揭示涉及用于高速通信的系统及方法。在一个方面中，所述系统包含一组限幅器，其经配置以数字地生成指示由所述组限幅器接收到的输入信号的电平的限幅器输出信号。所述系统包含耦合到所述组限幅器的推测分接头，其中所述推测分接头经配置以基于先前限幅器输出信号的所选择的位选择所述限幅器输出信号的位。所述系统包含耦合到所述推测分接头的解码器，其中所述解码器经配置以将第一数字表示中的所述限幅器输出信号的所述所选择的位解码成第二数字表示。所述系统包含耦合到所述解码器的反馈发生器，其中所述反馈发生器经配置以根据所述限幅器输出信号的所述经解码位生成反馈信号。

权利要求

1.一种用于通信的设备，其包括：比较器，其包括：

第一输入端口，其接收第一输入信号，第二输入端口，其接收第二输入信号，参考端口，其接收参考信号，及时钟端口，其接收时钟信号，所述比较器经配置以：响应于所述时钟信号的第一状态给所述比较器的输出端口及所述比较器的另一输出端口充电，及

响应于所述时钟信号的第二状态根据i)所述第一输入信号与所述参考信号之间的第一差异及ii)所述第二输入信号与所述参考信号之间的第二差异使所述比较器的所述输出端口及所述比较器的所述另一输出端口以不同速率放电；及反冲消除电路，其耦合到所述比较器的所述第一输入端口，所述反冲消除电路经配置以将经延迟时钟信号注入到所述比较器的所述第一输入端口，所述经延迟时钟信号从所述时钟信号延迟。

2.根据权利要求1所述的设备，其进一步包括：第一电容器，其耦合于所述比较器的所述第一输入端口与所述反冲消除电路之间，所述反冲消除电路经配置以通过所述第一电容器将所述经延迟时钟信号注入到所述第一输入端口。

3.根据权利要求2所述的设备，其中所述第一电容器是金属氧化物半导体MOS电容器或金属氧化物金属MOM电容器。

4.根据权利要求1所述的设备，其中所述反冲消除电路经配置以将所述经延迟时钟信号注入到所述比较器的所述第二输入端口及所述比较器的所述参考端口。

5.根据权利要求4所述的设备，其中所述第一输入端口、所述第二输入端口及所述参考端口的输入阻抗匹配。

6.根据权利要求1所述的设备，其中所述比较器进一步包含：第一晶体管，其包括：

源极电极，

栅极电极，其耦合到所述第一输入端口，及漏极电极，

第二晶体管，其包括：

源极电极，其耦合到所述第一晶体管的所述源极电极，栅极电极，其耦合到所述参考端口，及漏极电极，

第三晶体管，其包括：

源极电极，

栅极电极，其耦合到所述第二输入端口，及漏极电极，其耦合到所述第二晶体管的所述漏极电极，及第四晶体管，其包括：

源极电极，其耦合到所述第三晶体管的所述源极电极，栅极电极，其耦合到所述参考端口，及漏极电极，其耦合到所述第一晶体管的所述漏极电极。

7.根据权利要求6所述的设备，其中所述比较器进一步包含：第五晶体管，其包括：

栅极电极，其耦合到所述时钟端口，及漏极电极，其耦合到所述第一晶体管的所述源极电极及所述第二晶体管的所述源极电极，及

第六晶体管，其包括：

栅极电极，其耦合到所述时钟端口，及漏极电极，其耦合到所述第三晶体管的所述源极电极及所述第四晶体管的所述源极电极。

8.根据权利要求6所述的设备，其中所述比较器进一步包含：第七晶体管，其包括：

栅极电极，其耦合到所述时钟端口，及漏极电极，其耦合到所述第二晶体管的所述漏极电极及所述第三晶体管的所述漏极电极，及

第八晶体管，其包括：

栅极电极，其耦合到所述时钟端口，及漏极电极，其耦合到所述第一晶体管的所述漏极电极及所述第四晶体管的所述漏极电极。

9.根据权利要求1所述的设备，其进一步包括：SR锁存器，其经配置以增加所述比较器的第一输出端口及第二输出端口处的电压差，所述SR锁存器包括：

感测电路，其耦合到所述比较器的所述第一输出端口及所述第二输出端口，所述感测电路经配置以根据所述时钟信号感测所述比较器的所述第一输出端口及所述第二输出端口处的所述电压差，及

再生电路，其耦合到所述感测电路的第一输出端口及第二输出端口，所述再生电路放大来自所述感测电路的所述感测到的电压差。

10.根据权利要求9所述的设备，其中所述感测电路包括：交叉耦合晶体管，其耦合到所述感测电路的所述第一输出端口及所述第二输出端口，及

开关晶体管，其串联耦合到所述交叉耦合晶体管，所述开关晶体管经配置以根据所述时钟信号启用或停用流过所述交叉耦合晶体管的电流。

11.根据权利要求10所述的设备，其中所述感测电路进一步包括：第一晶体管，其包括：

栅极电极，其耦合到所述比较器的所述第一输出端口，及漏极电极，其耦合到所述感测电路的所述第二输出端口及所述交叉耦合晶体管，及第二晶体管，其包括：

栅极电极，其耦合到所述比较器的所述第二输出端口，及漏极电极，其耦合到所述感测电路的所述第一输出端口及所述交叉耦合晶体管。

12.根据权利要求9所述的设备，其中所述再生电路进一步包括：第一晶体管及第二晶体管，其在所述再生电路的第一输出端口处耦合到彼此，第三晶体管及第四晶体管，其在所述再生电路的第二输出端口处耦合到彼此，所述第一晶体管根据所述感测电路的所述第一输出端口处的电压来控制，所述第四晶体管根据所述感测电路的所述第一输出端口处的所述电压的逆来控制，所述第三晶体管根据所述感测电路的所述第二输出端口处的电压来控制，所述第二晶体管根据所述感测电路的所述第二输出端口处的所述电压的逆来控制，及交叉耦合反相器，其耦合于所述再生电路的所述第一输出端口与所述第二输出端口之间。

13.根据权利要求12所述的设备，其中所述设备是限幅器电路。

14.一种用于通信的设备，其包括：第一级电路，其经配置以响应于时钟信号根据输入信号的电压差以不同放电速率使所述第一级电路的输出端口放电；

第二级电路，其耦合到所述第一级电路，所述第二级电路经配置以：根据所述不同放电速率感测所述第一级电路的所述输出端口处的电压，及根据所述感测到的电压生成第一脉冲信号及第二脉冲信号，所述第一脉冲信号及所述第二脉冲信号指示所述第一级电路的所述输出端口中的哪一输出端口放电更快；

感测电路，其耦合到所述第二级电路，所述感测电路经配置以：响应于所述时钟信号的第一状态根据所述第一脉冲信号与所述第二脉冲信号之间的电压差生成输出信号，及

响应于所述时钟信号的第二状态维持所述输出信号；及再生电路，其耦合到所述感测电路，所述再生电路经配置以放大所述输出信号。

说明书

高速接收器

技术领域

[0001] 本发明大体上涉及用于通信的系统及方法。特定来说，本发明涉及用于基于脉冲振幅经调制信号改进接收器的通信速度的系统及方法。

背景技术

[0002] 通信技术的扩散使多个装置能够与彼此通信。举例来说，两个计算装置交换内容数据(例如，文本、图像、视频等)。在一个方法中，以经编码格式交换内容数据以改进带宽。
举例来说，发射器根据脉冲振幅调制(PAM)协议编码内容数据及发射所述经编码数据。PAM
协议表示根据脉冲的振幅的数据值。举例来说，脉冲的100mV振幅指示逻辑值‘0’，脉冲的
200mV振幅指示逻辑值‘1’，脉冲的300mV振幅指示逻辑值‘2’，且脉冲的400mV振幅指示逻辑
值‘3’。因此，单个脉冲可表达多个信息位，借此改进通信带宽。

[0003] 通过PAM协议的通信给接收器设计带来了困难。举例来说，接收器从接收到的数据检测脉冲的振幅，及解码接收到的数据以获得内容数据。感测高速数据(例如，高于50Gbps)
的振幅及根据感测到的振幅解码数据涉及复杂且具有挑战性的过程。举例来说，由接收器
接收到的信号由于符号间干扰(ISI)会经受失真。明确来说，信号的符号中的能量散布到邻
近符号。在一些实施方案中，接收器包含补偿此失真的电路。然而，补偿由于ISI的失真的电
路使接收器性能(例如，速度)降级且消耗额外硬件资源。

发明内容

[0004] 一个实施例涉及一种设备，所述设备包括：比较器，其包括：第一输入端口，其接收第一输入信号，参考端口，其接收参考信号，及时钟端口，其接收时钟信号，所述比较器经配
置以根据所述时钟信号的脉冲比较所述第一输入信号及所述参考信号；及反冲消除电路，
其耦合到所述比较器的所述第一输入端口，所述反冲消除电路经配置以将经延迟时钟信号
注入到所述比较器的所述第一输入端口，所述经延迟时钟信号从所述时钟信号延迟。

[0005] 另一实施例涉及一种设备。所述设备包括：感测电路，其经配置以根据时钟信号感测所述感测电路的输入端口处的电压差；及再生电路，其耦合到所述感测电路的输出端口，
所述再生电路经配置以放大所述感测到的电压差，所述再生电路包括：第一晶体管及第二
晶体管，其在所述再生电路的第一输出端口处耦合到彼此，及第三晶体管及第四晶体管，其
在所述再生电路的第二输出端口处耦合到彼此，所述第一晶体管根据所述感测电路的第一
输出端口处的电压来控制，所述第四晶体管根据所述感测电路的所述第一输出端口处的所
述电压的逆来控制，所述第三晶体管根据所述感测电路的第二输出端口处的电压来控制，
所述第二晶体管根据所述感测电路的所述第二输出端口处的所述电压的逆来控制，所述感
测电路的所述第一输出端口处的所述电压不同于所述感测电路的所述第二输出端口处的
所述电压的所述逆。

[0006] 又另一实施例涉及一种设备。所述设备包括：第一级电路，其经配置以响应于时钟信号根据输入信号的电压差以不同放电速率使所述第一级电路的输出端口放电；第二级电
路，其耦合到所述第一级电路，所述第二级电路经配置以：根据所述不同放电速率感测所述
第一级电路的所述输出端口处的电压，及根据所述感测到的电压生成第一脉冲信号及第二
脉冲信号，所述第一脉冲信号及所述第二脉冲信号指示所述第一级电路的所述输出端口中
的哪一输出端口放电更快；感测电路，其耦合到所述第二级电路，所述感测电路经配置以：
响应于所述时钟信号的第一状态根据所述第一脉冲信号与所述第二脉冲信号之间的电压
差生成输出信号，及响应于所述时钟信号的第二状态维持所述输出信号；及再生电路，其耦
合到所述感测电路，所述再生电路经配置以放大所述输出信号。

附图说明

[0007] 通过参考结合附图进行的详细描述将变得更明白且更好地理解本发明的各种目标、方面、特征及优点，其中相似参考字符自始至终识别对应元件。在图中，相似参考数字大
体上指示相同、在功能上类似及/或在结构上类似的元件。

[0008] 图1是描绘实例通信环境的图；

[0009] 图2是描绘实例接收器装置的图；

[0010] 图3是描绘实例PAM4信号的图；

[0011] 图4是描绘一组限幅器的图；

[0012] 图5是描绘实例限幅器的图；

[0013] 图6是描绘比较器的实例第一级电路的图；

[0014] 图7是描绘实例感测电路的图；

[0015] 图8是描绘实例再生电路的图；

[0016] 图9A是描绘比较器的实例操作的时序图；

[0017] 图9B是描绘SR锁存器的实例操作的时序图；

[0018] 图9C是在无时钟反冲补偿的情况下的眼图；

[0019] 图9D是在具有时钟反冲补偿的情况下的眼图；

[0020] 图10是描绘在具有时钟反冲补偿的情况下感测输入信号的实例过程的流程图；

[0021] 图11是描绘包含解码器的实例推测分接头的图；

[0022] 图12是描绘实例推测分接头的图；

[0023] 图13是描绘实例多路复用器的图；

[0024] 图14是描绘接收器的实例操作的流程图；

[0025] 图15是描绘实例反馈分接头的图；

[0026] 图16是描绘图15的反馈分接头的实例操作的时序图；

[0027] 图17是描绘具有交叉点控制器的实例反馈分接头的图；

[0028] 图18是描绘图17的反馈分接头的实例操作的时序图；

[0029] 图19是描绘将单端信号转换成差分信号的实例的流程图；

[0030] 图20A是描绘包含与一或多个装置或站通信的一或多个网络装置的网络环境的实施例的框图；及

[0031] 图20B及20C是描绘可结合与本文描述的方法及系统的使用的计算装置的实施例的框图。

[0032] 在下文附图及描述中陈述方法及系统的各种实施例的细节。

具体实施方式

[0033] 出于阅读下文的各种实施例的描述的目的，说明书的章节的以下描述及其相应内容可为有帮助的：

[0034] ‑章节A描述高速接收器的实施例；及

[0035] ‑部分B描述可用于实践本文描述的实施例的网络环境及计算环境。

[0036] A.高速接收器

[0037] 本文揭示涉及用于高速通信的系统(或设备)、方法及非暂时性计算机可读媒体的各种方面。

[0038] 在一个方面中，一种系统包含一组限幅器，其经配置以数字地生成指示由所述组限幅器接收到的输入信号的电平的限幅器输出信号。在一些实施例中，所述系统包含耦合
到所述组限幅器的推测分接头，其中所述推测分接头经配置以基于先前限幅器输出信号的
所选择的位选择所述限幅器输出信号的位。在一些实施例中，所述系统包含耦合到所述推
测分接头的解码器，其中所述解码器经配置以将第一数字表示中的所述限幅器输出信号的
所述所选择的位解码成第二数字表示。在一些实施例中，所述系统包含耦合到所述解码器
的反馈发生器，其中所述反馈发生器经配置以根据所述限幅器输出信号的所述经解码位生
成反馈信号。在一个方面中，所述反馈信号修改所述输入信号的后续符号以减小由于ISI的
失真。

[0039] 有利地，在一些实施例中，系统的操作速度通过基于先前限幅器输出信号的所选择的位选择所述限幅器输出信号的位来改进。在一个方面中，限幅器输出信号的先前限幅
器输出信号领先所述限幅器输出信号一或多个符号。在一些实施例中，先前限幅器输出信
号的所选择的位从耦合到一组限幅器的推测分接头接收或从耦合到另一组限幅器的另一
推测分接头接收。在一些实施例中，所述组限幅器根据时钟信号操作，其中另一组限幅器根
据90度相移时钟信号或180度相移时钟信号操作。通过基于先前限幅器输出信号而非所述
组限幅器的经解码输出选择限幅器输出信号的位，在一些实施例中减小所述组限幅器的临
界路径延迟，从而改进系统的操作速度。

[0040] 在一个方面中，推测分接头利用控制信号(或先前限幅器输出信号)的位的冗余减小临界路径延迟。在一些实施例中，推测分接头包含多路复用器，其从小于可由控制信号
(或先前限幅器输出信号)表示的不同值的总数目的限幅器输出信号的数个位进行选择。举
例来说，推测分接头包含根据具有八个不同可表示值的3位控制信号操作的4‑1多路复用
器。在一些实施例中，尽管2位控制信号足以控制4‑1多路复用器，但通过利用控制信号的冗
余，推测分接头在于推测分接头与组件(例如，推测分接头或另一推测分接头)之间无解码
器的情况下操作，从而生成控制信号以减小临界路径延迟。

[0041] 在一个方面中，推测分接头经控制且其以差分表示输出数据以改进操作速度。在一些实施例中，推测分接头基于差分表示中的先前限幅器输出信号的所选择的位选择限幅
器输出信号的位。因此，消除与生成限幅器输出信号的反相信号相关联的任何延迟，从而减
少所述组限幅器的临界路径延迟。

[0042] 在一个方面中，每一限幅器包含具有时钟反冲补偿的经改进比较器。在一些实施例中，比较器根据时钟信号的脉冲比较输入端口处的输入信号与参考端口处的参考信号，
及根据所述比较生成指示输入信号的电平的输出信号。在一些实施例中，比较器包含将经
延迟时钟信号注入到输入端口的反冲消除电路或耦合到所述反冲消除电路。在一个方面
中，经延迟时钟信号从时钟信号延迟。在无反冲消除电路的情况下，时钟信号的脉冲使比较
器的输入信号、输出信号或输入信号与输出信号的组合降级，例如，在一些实施例中通过寄
生耦合。通过利用将经延迟时钟信号注入到输入端口的反冲消除电路，减轻由于时钟信号
的脉冲的寄生耦合的降级。因此，在一些实施例中，改进比较器的灵敏度。在一个方面中，比
较器的灵敏度是再现限幅器的可靠操作的最小输入振幅。

[0043] 在一个方面中，每一限幅器包含耦合到比较器的经改进SR锁存器。在一些实施例中，SR锁存器包含感测电路及再生电路。在一些实施例中，感测电路根据时钟信号的脉冲感
测比较器的输出信号，且再生电路放大来自感测电路的感测到的信号。在一个方面中，SR锁
存器经实施为互补金属氧化物半导体(CMOS)电路，其用减少的硬件资源(例如，芯片面积)
执行比常规电路(例如，CMOS NOR电路)更快的感测及放大。

[0044] 尽管关于PAM4协议描述了本文揭示的各种实施例，但本文揭示的一般原理可适用于任何通信协议。

[0045] 参考图1，说明描绘实例通信环境100的图。在图1中，通信环境100包含通信装置110A及通信装置110B，其通过网络115通信地耦合到彼此。在一些实施例中，网络115是有线
网络、无线网络或有线网络与无线网络的组合。在一些实施例中，这些组件通过网络115与
彼此通信以交换内容数据(例如，文本、图像、视频等)。在一些实施例中，通信环境100包含
任何数目个通信装置110。

[0046] 在一些实施例中，通信装置110A包含发射器120(在本文也称为“发射器电路120”)，且通信装置110B包含接收器130(在本文也称为“接收器电路130”)。在一些实施例
中，发射器120根据PAM协议编码内容数据，且通过网络115发射内容数据。在一些实施例中，
接收器130从另一通信装置110的发射器120接收经编码数据，及解码接收到的数据以获得
内容数据。

[0047] 参考图2，说明描绘实例接收器设备200的示意图。在一些实施例中，接收器设备200经实施作为图1的接收器130。在一些实施例中，接收器设备200包含限幅器210A、210B
(在本文也称为“限幅器电路210”)、推测分接头220A、220B(在本文也称为“推测分接头电路
220”)、解码器230A、230B(在本文也称为“解码器电路230”)、反馈发生器240A、240B(在本文
也称为“反馈发生器电路240”)及加法器270A、270B。这些组件一起操作以接收输入信号
202，及根据输入信号202生成经解码信号235A、235B。在一些实施例中，输入信号202是来自
另一装置(例如，通信装置110)的PAM4信号。在一些实施例中，接收器设备200包含与图2中
所展示相比更多、更少或不同的组件。

[0048] 在一些实施例中，接收器设备200执行决策反馈均衡。在一个方法中，输入信号202通过来自反馈发生器240A、240B的反馈信号242A、245A、242B、245B修改。在一些实施例中，
加法器270A接收输入信号202及反馈信号242A、245B，及将反馈信号242A、245B添加到输入
信号202以获得经修改输入信号205A。在一些实施例中，加法器270B接收输入信号202及反
馈信号242B、245A，及将反馈信号242B、245A添加到输入信号202以获得经修改输入信号
205B。在无反馈信号242A、245A、242B、245B的情况下，由接收器设备200接收的输入信号202
由于符号间干扰(ISI)经受失真。举例来说，输入信号202的先前符号中的能量散布到后续
符号。在一些实施例中，预测由于输入信号的先前符号的失真，且根据所预测的失真将补偿
应用到输入信号202的后续符号以获得具有经减小失真的经修改输入信号205A、205B。

[0049] 一组限幅器210A是一种电路，其接收经修改输入信号205A及生成指示经修改输入信号205A的电平的限幅器输出信号215A。在一个配置中，一组限幅器210A包含输入端口、时
钟端口及输出端口。在此配置中，一组限幅器210A在输入端口处接收经修改输入信号205A
及在时钟端口处接收时钟信号CLK。在一些实施例中，一组限幅器210A根据时钟信号CLK的
脉冲生成限幅器输出信号215A，及在输出端口处输出限幅器输出信号215A。在一个实例中，
一组限幅器210A响应于时钟信号CLK的上升边缘、下降边缘、高状态(或逻辑‘1’)或低状态
(或逻辑‘0’)取样经修改输入信号205A，及生成指示温度计码中的经取样信号的电压电平
的限幅器输出信号215A。举例来说，限幅器输出信号215A以12个位指示经取样信号的电压
电平，因为具有一个分接头ISI，所以PAM4信号可具有十二个电平中的一者，例如，如下文关
于图3描述。一组限幅器210A将限幅器输出信号215A提供到推测分接头220A。下文关于图2
到10提供限幅器210的详细实施方案及操作。

[0050] 推测分接头220A是一种电路，其接收限幅器输出信号215A，及选择限幅器输出信号215A的位。在一个配置中，推测分接头220A包含：i)耦合到一组限幅器210A的输出端口的
输入端口；ii)耦合到推测分接头220B的输出端口的控制端口；iii)时钟端口；及iv)输出端
口。在此配置中，推测分接头220A在输入端口处接收限幅器输出信号215A，在控制端口处接
收推测分接头220B的输出及在时钟端口处接收时钟信号CLK。在一些实施例中，推测分接头
220A在控制端子处根据来自推测分接头220B的推测分接头输出信号225B选择一组限幅器
210A的子集的输出或选择限幅器输出信号215A的位，及在输出端口处输出所选择的输出作
为的推测分接头输出信号225A。在一个实例中，限幅器输出信号具有十二个位，且推测分接
头输出信号225A具有三个位。在一些实施例中，推测分接头220A响应于时钟信号CLK的脉冲
存储限幅器输出信号215A的所选择的位，及将所存储的位提供到解码器230A及推测分接头
220B。在一些实施例中，推测分接头220B的输出对应于一组限幅器210B的子集的所选择的
输出。在一些实施例中，一组限幅器210A根据时钟信号CLK操作，且一组限幅器210B根据反
相时钟信号CLKB操作，使得经修改输入信号205A包含奇符号，且经修改输入信号205B包含
偶符号。因此，在一个方面中，推测分接头220B的输出对应于推测分接头220A的输出之前的
一个符号。在一个方面中，推测分接头220A与推测分接头220B形成反馈环路，在反馈环路中
无任何解码器。下文关于图11到14提供推测分接头220的详细实施方案及操作。

[0051] 解码器230A是一种电路，其解码推测分接头输出信号225A，及生成经解码信号235A。在一个配置中，解码器230A包含：i)耦合到推测分接头220A的输出端口的输入端口；
及ii)输出端口。在此配置中，解码器230A在输入端口处接收一组限幅器210A的子集的所选
择的输出作为推测分接头输出信号225A。在一些实施例中，解码器230A解码推测分接头输
出信号225A以获得经解码信号235A，及在输出端口处输出经解码信号235A。在一个方面中，
解码器230A将温度计码中的推测分接头输出信号225A解码成二进制代码以获得经解码信
号235A。举例来说，解码器230A将推测分接头输出信号225A的三个温度计位解码成经解码
信号235A的两个二进制位。

[0052] 反馈发生器240A是一种电路，其接收经解码信号235A及生成反馈信号242A、245A。在一个配置中，反馈发生器240A包含：i)耦合到解码器230A的输出端口的输入端口；ii)时
钟端口；及iii)耦合到限幅器210A、210B的输入端口的输出端口。在此配置中，反馈发生器
240A在输入端口处接收经解码信号235A，及在时钟端口处接收时钟信号CLK。在一些实施例
中，反馈发生器240A根据经解码信号235A及时钟信号CLK生成反馈信号242A、245A，及在输
出端口处输出反馈信号242A、245A。在一个实施方案中，反馈信号242A修改输入信号202以
获得经修改输入信号205A，且反馈信号245A修改输入信号202以获得经修改输入信号205B。
在一个方面中，基于反馈信号242A、245A修改输入信号202允许减轻由于ISI的失真。在一些
实施例中，反馈发生器240A包含一或多个分接头，其包含锁存器、单端到差分转换器及放大
器。下文关于图15到19提供反馈发生器240A的详细实施方案及操作。

[0053] 在一些实施例中，加法器270B、一组限幅器210B、推测分接头220B、解码器230B及反馈发生器240B根据输入信号202、经修改输入信号205B、限幅器输出信号215B、推测分接
头输出信号225B、反相时钟信号CLKB、经解码信号235B及反馈信号242B、245B以关于加法器
270A、一组限幅器210A、推测分接头220A、解码器230A及反馈发生器240A根据输入信号202、
经修改输入信号205A、限幅器输出信号215A、推测分接头输出信号225A、时钟信号CLK、经解
码信号235A及反馈信号242A、245A类似的方式配置且一起操作。因此，本文为了简洁起见省
略其重复描述。

[0054] 尽管图2中展示的设备200利用半时钟速率架构(其中加法器270A、一组限幅器210A、推测分接头220A、解码器230A及反馈发生器240A根据时钟信号CLK操作且加法器
270B、一组限幅器210B、推测分接头220B、解码器230B及反馈发生器240B根据反相时钟信号
CLKB操作)，但在其它实施例中设备200利用不同架构。举例来说，设备200利用全时钟速率
架构，其中省略或停用加法器270B、一组限幅器210B、推测分接头220B、解码器230B及反馈
发生器240B且推测分接头220A根据先前推测分接头输出信号225A操作。对于另一实例，设
备200通过利用额外加法器、一组额外限幅器、额外推测分接头、额外解码器及额外反馈发
生器来采用四分之一时钟速率架构。

[0055] 参考图3，说明描绘实例PAM4信号的图。在一些实施例中，输入信号202表示为四个可用电平中的一者。在一些实施例中，输入信号的先前符号使输入信号的后续符号失真。通
过将先前符号的影响建模为α，根据以下方程式表达非零分接头1的经修改输入信号：

[0056] y(n)＝x(n)+αx(n‑1)

[0057] 其中y(n)是由设备200接收的输入信号202，x(n)是由发射器(例如，通信装置110A)在符号n处发射的信号，x(n‑1)是由发射器在先前符号n‑1处发射的信号，且α是建模
先前符号n‑1对符号n的影响(例如，ISI)的系数。如图3中展示，在一些实施例中，输入信号
202的电平的总可用数目是16，其中利用12个阈值区分给定先前符号n‑1的不同电平。

[0058] 参考图4，说明描绘一组限幅器400的示意图。在一些实施例中，一组限幅器400包含限幅器410A、410B…410L，其中每一限幅器410X具有：i)接收输入信号405A、405B的输入
端口；ii)接收参考信号420XA、420XB的参考端口；iii)接收时钟信号470的时钟端口；及iv)
输出位430XA、430XB的输出端口。在一个实例中，对于PAM4 DFE应用，L是12。在一个方面中，
输入信号405A、405B是PAM4信号，且每一限幅器410生成限幅器输出信号的差分位430XA、
430XB，其根据时钟信号470的脉冲指示输入信号405A、405B的电压差是大于还是小于参考
信号420XA、420XB的电压差。在一些实施例中，一组限幅器400经实施作为一组限幅器210A
或一组限幅器210B。假如一组限幅器400经实施作为图2的一组限幅器210A，那么输入信号
405A、405B对应于(例如)差分表示中的经修改输入信号205A，时钟信号470对应于时钟信号
CLK，且一组位430AA、430BA、430CA…430LA及一组位430AB、430BB、430CB…430LB对应于图2
的限幅器输出信号215A的差分表示。

[0059] 在一些实施例中，根据PAM4信号的对应阈值预先确定参考信号420XA、420XB。举例来说，限幅器410A的参考信号420AA、420AB的电压差对应于2+3α，限幅器410B的参考信号
420BA、420BB的电压差对应于2+α，限幅器410C的参考信号420CA、420CB的电压差对应于2‑
α，且限幅器410D的参考信号420DA、420DB的电压差对应于2‑3α。举例来说，限幅器410E的参
考信号420EA、420EB的电压差对应于3α，限幅器410F的参考信号420FA、420FB的电压差对应
于α，限幅器410G的参考信号420GA、420GB的电压差对应于‑α，且限幅器410H的参考信号
420HA、420HB的电压差对应于‑3α。举例来说，限幅器410I的参考信号420IA、420IB的电压差
对应于‑2+3α，限幅器410J的参考信号420JA、420JB的电压差对应于2+α，限幅器410K的参考
信号420KA、420KB的电压差对应于‑2‑α，且限幅器410L的参考信号420LA、420LB的电压差对
应于‑2‑3α。

[0060] 在一些实施例中，第一组位430AA、430BA、430CA…430LA指示数字表示中的输入信号405A的电压电平，且第二组位430AB、430BB、430CB…430LB指示数字表示中的输入信号
405B的电压电平。在一个实例中，如果输入信号405A的电压电平对应于1+3α，那么第一组位
430AA、430BA、430CA…430LA表示‘0000 1111 1111’，这是因为输入信号405A、405B的电压
差高于对应于3α的电压差，但小于对应于2‑3α的电压差。类似地，在一个实例中，如果输入
信号405A、405B的电压差对应于1‑3α，那么第一组位430AA、430BA、430CA…430LA表示‘0000 
0001 1111’，这是因为输入信号405A、405B的电压差高于对应于3α的电压差，但小于对应
于‑α的电压差。

[0061] 尽管每一限幅器410根据参考信号的电压差操作，但在其它实施例中，每一限幅器410根据对应单个参考电压操作。

[0062] 参考图5，说明描绘实例限幅器500的示意图。在一些实施例中，限幅器500包含比较器502(在本文也称为“比较器电路502”)及SR锁存器520(在本文也称为“SR锁存器电路
520”)。在一个实施例中，比较器502包含第一级电路510、第二级电路570及反冲消除电路
580。这些组件一起操作以接收参考信号515A、515B、输入信号505A、505B及时钟信号550，及
生成指示输入信号505A、505B的电压差是否超过参考信号515A、515B的电压差的限幅器输
出信号545A、545B。在一些实施例中，限幅器500经实施作为图4的限幅器410。在一个方面
中，限幅器500接收具有经减小振幅(例如，150mV)的输入信号505A、505B，及生成在数字表
示中具有较大振幅(例如，在0V与供应电压VDD之间)的限幅器输出信号545A、545B。在一些
实施例中，输入信号505A、505B对应于图4的输入信号405A、405B，时钟信号550对应于图4的
时钟信号470，参考信号515A、515B对应于参考信号420XA、420XB，且限幅器输出信号545A、
545B对应于图4的差分位430XA、430XB。

[0063] 第一级电路510是一种电路，其根据时钟信号550比较输入信号505A、505B与参考信号515A、515B。在一个配置中，第一级电路510包含：i)接收输入信号505A、505B的输入端
口；ii)接收参考信号515A、515B的参考端口；iii)接收时钟信号550的时钟端口；iv)接收经
延迟时钟信号555的延迟时钟端口；及v)供应输出比较信号518A、518B的输出端口。在此配
置中，第一级电路510关于参考信号515A、515B执行输入信号505A、505B的前端感测。在一些
实施例中，第一级电路510根据时钟信号550的脉冲比较输入信号505A、505B的电压差与参
考端口处的参考信号515A、515B的电压差，及生成指示输入信号505A、505B的电压差是否超
过参考信号515A、515B的电压差输出比较信号518A、518B。

[0064] 在一些实施例中，第一级电路510经配置以响应于时钟信号550的状态(例如，低状态，逻辑‘0’或0V)复位第一级电路510的输出端口处的电压。在一些实施例中，第一级电路
510响应于时钟信号550的状态(例如，低状态，逻辑‘0’或0V)使第一级电路510的输出端口
充电。此外，第一级电路510响应于时钟信号550的状态(例如，高状态，或逻辑‘1’或VDD)根
据i)输入信号505A、505B之间的第一电压差及ii)参考信号515A、515B之间的第二电压差以
不同速率使第一级电路510的输出端口放电。下文关于图6及9A提供第一级电路510的详细
实施方案及操作。

[0065] 在一个方面中，反冲消除电路580执行时钟反冲补偿。在一些实施例中，反冲消除电路580包含：i)接收时钟信号550的输入端口；及ii)耦合到第一级电路510的经延迟时钟
端口的输出端口。在一些实施例中，反冲消除电路580包含延迟电路，其延迟时钟信号550以
获得经延迟时钟信号555及将经延迟时钟信号555注入到第一级电路510的经延迟时钟端
口。在无反冲消除电路580的情况下，时钟信号550的脉冲(例如)通过寄生耦合使第一级电
路510的输入信号、输出信号或输入信号与输出信号的组合降级。在一些实施例中，通过利
用将经延迟时钟信号555注入到第一级电路510的反冲消除电路580，减轻由于时钟信号的
脉冲的寄生耦合的降级。因此，通过时钟反冲补偿改进第一级电路510的灵敏度。

[0066] 在一些实施例中，第二级电路570包含：i)耦合到第一级电路510的输出端口的输入端口：及ii)输出端口。在一些实施例中，第二级电路570对输出比较信号518A、518B执行
放大或再生。在一个方面中，第二级电路570感测输出比较信号518A、518B的电压差，及生成
指示输出比较信号518A、518B中的哪一者较高的比较器输出信号575A、575B。在一些实施例
中，比较器输出信号575A、575B是在0V与供应电压VDD之间摆动的脉冲，其中0V对应于逻辑
值0，且供应电压VDD对应于逻辑值‘1’(或高状态)。在一个方面中，第二级电路570根据下表
生成比较器输出信号575A、575B：

[0067]

[0068] 因此，在一些实施例中，第二级电路570生成指示输入信号505A、505B的电压差是否超过参考信号515A、515B的电压差的比较器输出信号575A、575B，及将比较器输出信号
575A、575B输出到SR锁存器520。

[0069] 在一些实施例中，SR锁存器520包含感测电路530及再生电路540。在一个配置中，感测电路530包含：i)耦合到第二级电路570的输出端口的输入端口；ii)时钟端口；及iii)
输出端口。在一个配置中，再生电路540包含：i)耦合到感测电路530的输出端口的输入端
口；及ii)输出端口。在此配置中，感测电路530响应于时钟信号550的脉冲感测比较器输出
信号575A、575B之间的电压差以获得感测到的信号535A、535B，及在输出端口处输出感测到
的信号535A、535B。此外，在此配置中，再生电路540放大感测到的信号535A、535B以获得限
幅器输出信号545A、545B及在输出端口处输出限幅器输出信号545A、545B。在一个方面中，
SR锁存器520经实施作为互补金属氧化物半导体(CMOS)电路，其用减少的硬件资源执行比
常规电路(例如，CMOS NOR电路)更快的感测及放大。下文关于图7、8及9B提供SR锁存器520
的详细实施方案及操作。

[0070] 参考图6，说明描绘比较器的实例第一级电路600的示意图。在一些实施例中，第一级电路600经实施作为图5的第一级电路510。在一些实施例中，第一级电路600包含晶体管
Ta1、Ta2、Ta3、Ta4、Ta5、Ta6、Ta7、Ta8。在一些实施例中，第一级电路600包含电容器C1、C2、
C3、C4或耦合到电容器C1、C2、C3、C4。在一些实施例中，电容器C1、C2、C3、C4经实施作为金属
氧化物半导体(MOS)电容器或金属氧化物金属(MOM)电容器。在一些实施例中，电容器C1、
C2、C3、C4经实施作为反冲消除电路580的部分，或耦合于比较器的第一级电路600与反冲消
除电路580之间。这些组件一起操作以接收输入信号505A、505B、时钟信号550及经延迟时钟
信号555，比较输入信号505A、505B与参考信号515A、515B，及根据所述比较及时钟信号550
的脉冲生成比较信号518A、518B。在一些实施例中，经延迟时钟信号555经注入以执行时钟
反冲补偿。在其它实施例中，比较器的第一级电路600包含与图6中所展示相比更多、更少或
不同的组件。在一些实施例中，晶体管Ta1、Ta2、Ta3、Ta4、Ta5、Ta6是N型晶体管(例如，
NMOS)，且晶体管Ta7、Ta8是P型晶体管(例如，PMOS)。在其它实施例中，晶体管Ta1、Ta2、Ta3、
Ta4、Ta5、Ta6、Ta7、Ta8用与图6中展示的类型不同的晶体管实施。

[0071] 在一个配置中，晶体管Ta1包含：i)栅极电极：ii)源极电极：及iii)漏极电极。在一个配置中，晶体管Ta2包含：i)栅极电极：ii)耦合到Ta1的源极电极的源极电极：及iii)漏极
电极。在一个配置中，晶体管Ta3包含：i)栅极电极：ii)源极电极：及iii)耦合到晶体管Ta2
的漏极电极的漏极电极。在一个配置中，晶体管Ta4包含：i)栅极电极：ii)耦合到晶体管Ta3
的源极电极的源极电极：及iii)耦合到晶体管Ta1的漏极电极的漏极电极。在一个配置中，
晶体管Ta5包含：i)栅极电极：ii)耦合到第一供应端口(例如，接地端口)的源极电极：及
iii)耦合到晶体管Ta1、Ta2的源极电极的漏极电极。在一个配置中，晶体管Ta6包含：i)栅极
电极：ii)耦合到第一供应端口的源极电极：及iii)耦合到晶体管Ta3、Ta4的源极电极的漏
极电极。在一个配置中，晶体管Ta7包含：i)栅极电极：ii)耦合到第二供应端口(例如，VDD端
口)的源极电极：及iii)耦合到晶体管Ta2、Ta3的漏极电极的漏极电极。在一个配置中，晶体
管Ta8包含：i)耦合到晶体管Ta7的栅极电极的栅极电极：ii)耦合到第二供应端口的源极电
极：及iii)耦合到晶体管Ta1、Ta4的漏极电极的漏极电极。在一些实施例中，Ta1、Ta4、Ta8的
漏极电极耦合到第一级电路600的输出端口O1，且晶体管Ta2、Ta3、Ta7的漏极电极耦合到第
一级电路600的输出端口O2。

[0072] 在此配置中，晶体管Ta1在栅极电极处接收输入信号505A，且晶体管Ta3在栅极电极处接收输入信号505B。另外，晶体管Ta2在栅极电极处接收参考信号515A，且晶体管Ta4在
栅极电极处接收参考信号515B。此外，晶体管Ta5、Ta6、Ta7、Ta8在栅极电极处接收时钟信号
550。在一个方面中，第一级电路600响应于处于低状态(例如，逻辑‘0’或0V)中的时钟信号
550复位输出端口O1、O2处的电压。在一些实施例中，第一级电路600响应于处于低状态(例
如，逻辑‘0’或0V)中的时钟信号550使输出端口O1、O2充电。在一个方法中，响应于时钟信号
550的低状态(例如，逻辑‘0’或0V)启用晶体管Ta7、Ta8及停用晶体管Ta5、Ta6，因此，输出端
口O1、O2的电压增加(例如)到供应电压VDD。在一个方法中，响应于时钟信号550的高状态
(例如，逻辑‘1’或VDD)停用晶体管Ta7、Ta8及启用晶体管Ta5、Ta6，因此，输出端口O1、O2的
电压减小(例如)到0V。在一个方法中，放电速率关于参考信号515A、515B根据输入信号
505A、505V变化。举例来说，如果输入信号505A、505B的电压差高于参考信号515A、515B的电
压差，那么输出端口O1比输出端口O2放电更快。

[0073] 在一个方面中，时钟信号550的脉冲(例如)通过寄生耦合使第一级电路600的输入信号、输出信号或输入信号与输出信号的组合降级。举例来说，在一个方面中，施加于晶体
管Ta5、Ta6、Ta7、Ta8的栅极电极的时钟信号550传播通过晶体管Ta1到Ta8的寄生电容器(例
如，Cgs或Cgd)，借此使第一级电路600的灵敏度降级。

[0074] 在一些实施例中，通过在晶体管Ta1、Ta2、Ta3、Ta4的输入端口或栅极电极处注入经延迟时钟信号555，减轻由于时钟信号550的寄生耦合的降级。在一些实施例中，第一级电
路600包含用于注入经延迟时钟信号555的电容器C1、C2、C3、C4或耦合到所述电容器C1、C2、
C3、C4。在一些实施例中，电容器C1、C2、C3、C4具有基本上相同电容。在一个实施方案中，电
容器C1的第一电极耦合到晶体管Ta1的栅极电极，且电容器C1的第二电极耦合到反冲消除
电路580的输出端口。类似地，在一个实施方案中，电容器C2的第一电极耦合到晶体管Ta3的
栅极电极，且C2的第二电极耦合到反冲消除电路580的输出端口。类似地，在一个实施方案
中，电容器C3的第一电极耦合到晶体管Ta2的栅极电极，且电容器C3的第二电极耦合到反冲
消除电路580的输出端口。此外，在一个实施方案中，电容器C4的第一电极耦合到晶体管Ta4
的栅极电极，且电容器C4的第二电极耦合到反冲消除电路580的输出端口。在此配置中，经
延迟时钟信号555通过电容器C1、C2、C3、C4供应。在一个方法中，经延迟时钟信号555从时钟
信号550延迟达时钟信号550的时间延迟以通过寄生电容器传播到晶体管Ta1、Ta2、Ta3、Ta4
的源极电极、漏极电极或源极电极与漏极电极的组合，使得晶体管Ta1、Ta2、Ta3、Ta4在来自
时钟信号550的影响经减小的情况下根据输入信号505A、505B传导或放电。

[0075] 在一些实施例中，第一级电路600的输入端口(或晶体管Ta1、Ta2、Ta3、Ta4的栅极电极)处的输入阻抗经匹配以确保经延迟时钟信号555同时被供应到第一级电路600的输入
端口。

[0076] 参考图7，说明描绘实例感测电路700的图。在一些实施例中，感测电路700经实施作为图5的感测电路530。在一些实施例中，感测电路700包含晶体管Tb1、Tb2、Tb3、Tb4、Tb5、
Tb6、Tb7、Tb8、Tsw。这些组件一起操作以接收比较器输出信号575A、575B及时钟信号550，及
放大比较器输出信号575A、575B的电压差以生成感测到的信号535A、535B。在其它实施例
中，感测电路700包含与图7中所展示的相比更多、更少或不同的组件。在一些实施例中，晶
体管Tb1、Tb2、Tb3、Tb4、Tsw是N型晶体管(例如，NMOS)，且晶体管Tb5、Tb6、Tb7、Tb8是P型晶
体管(例如，PMOS)。在其它实施例中，晶体管Tb1、Tb2、Tb3、Tb4、Tb5、Tb6、Tb7、Tb8、Tsw用与
图7中展示的类型不同的晶体管实施。

[0077] 在一个配置中，晶体管Tb1包含：i)耦合到感测电路700的第一输入端口的栅极电极；ii)耦合到第一供应端口(例如，GND端口)的源极电极；及iii)漏极电极。在一个配置中，
晶体管Tb2包含：i)耦合到感测电路700的第二输入端口的栅极电极；ii)耦合到第一供应端
口的源极电极；及iii)漏极电极。在一个配置中，晶体管Tb3包含：i)耦合到晶体管Tb2的漏
极电极的栅极电极；ii)源极电极；及iii)耦合到晶体管Tb1的漏极电极的漏极电极。在一个
配置中，晶体管Tb4包含：i)耦合到晶体管Tb1的漏极电极的栅极电极；ii)耦合到晶体管Tb3
的源极电极的源极电极；及iii)耦合到晶体管Tb2的漏极电极的漏极电极。在一个配置中，
晶体管Tb5包含：i)栅极电极；ii)耦合到第二供应端口(例如，VDD端口)的源极电极；及iii)
耦合到晶体管Tb1的漏极电极的漏极电极。在一个配置中，晶体管Tb6包含：i)栅极电极；ii)
耦合到第二供应端口的源极电极；及iii)耦合到晶体管Tb2的漏极电极的漏极电极。在一个
配置中，晶体管Tb7包含：i)耦合到晶体管Tb2的漏极电极的栅极电极；ii)耦合到第二供应
端口的源极电极；及iii)耦合到晶体管Tb1的漏极电极的漏极电极。在一个配置中，晶体管
Tb8包含：i)耦合到晶体管Tb1的漏极电极的栅极电极；ii)耦合到第二供应端口的源极电
极；及iii)耦合到晶体管Tb2的漏极电极的漏极电极。在一个配置中，晶体管Tsw包含：i)栅
极电极；ii)耦合到第一供应端口的源极电极；及iii)耦合到晶体管Tb3、Tb4的源极电极的
漏极电极。在一些实施例中，晶体管Tb2、Tb4、Tb6、Tb8的漏极电极耦合到感测电路700的输
出端口O3，且晶体管Tb1、Tb3、Tb5、Tb7的漏极电极耦合到感测电路700的输出端口O4。

[0078] 在此配置中，晶体管Tb3、Tb4、Tb7、Tb8形成交叉耦合晶体管710，其强度根据开关晶体管Tsw增加或减小。在一个实例中，晶体管Tb1在栅极电极处接收比较器输出信号575A，
且晶体管Tb2在栅极电极处接收比较器输出信号575B。另外，晶体管Tb5、Tb6、Tsw在栅极电
极处接收时钟信号550。

[0079] 在一个方面中，感测电路700响应于时钟信号550的低状态(例如，逻辑‘0’或0V)复位输出端口O3、O4处的电压。在一些实施例中，感测电路700响应于时钟信号550的低状态
(例如，逻辑‘0’或0V)使输出端口O3、O4充电。在一个方法中，响应于时钟信号550的低状态
(例如，逻辑‘0’或0V)，启用晶体管Tb5、Tb6，且电流不会流过晶体管Tb3、Tb4，因此减小通过
交叉耦合晶体管710的再生强度。在一个方法中，响应于时钟信号550的高状态(例如，逻辑
‘1’或VDD)，停用晶体管Tb5、Tb6，且电流流过晶体管Tb3、Tb4或晶体管Tb3、Tb4的组合，且因
此增加通过交叉耦合晶体管710的再生强度。在一个方面中，响应于处于高状态中的时钟信
号550的脉冲感测比较器输出信号575A、575B之间的电压差，且放大感测到的电压差。在一
个方法中，响应于处于高状态中的时钟信号550，感测电路700通过根据比较器输出信号
575A、575B以不同速率使输出端口O3、O4放电来执行感测。举例来说，如果比较器输出信号
575A的电压高于比较器输出信号575B的电压，那么输出端口O4比输出端口O3放电更快使得
感测到的信号535A的电压变得高于感测到的信号535B的电压。

[0080] 参考图8，说明描绘实例再生电路800的示意图。在一些实施例中，再生电路800经实施作为图5的再生电路540。在一些实施例中，再生电路800包含晶体管Tc1、Tc2、Tc3、Tc4
及反相器I1、I2、I3、I4。这些组件一起操作以接收感测到的信号535A、535B，及放大感测到
的信号535A、535B的电压差以生成限幅器输出信号545A、545B。在其它实施例中，再生电路
800包含与图8所展示的相比更多、更少或不同组件。在一些实施例中，晶体管Tc2、Tc4是N型
晶体管(例如，NMOS)，且晶体管Tc1、Tc3是P型晶体管(例如，PMOS)。在其它实施例中，晶体管
Tc1、Tc2、Tc3、Tc4用与图8中展示的类型不同的晶体管实施。

[0081] 在一个配置中，晶体管Tc1包含：i)耦合到感测电路700的输出端口O3的栅极电极；ii)耦合到第二供应端口(例如，VDD端口)的源极电极；及iii)漏极电极。在一个配置中，晶
体管Tc3包含：i)耦合到感测电路700的输出端口O4的栅极电极；ii)耦合到第二供应端口的
源极电极；及iii)漏极电极。在一个配置中，反相器I1包含耦合到感测电路700的输出端口
O4的输入端口，且反相器I2包含耦合到感测电路700的输出端口O3的输入端口。在一个配置
中，晶体管Tc2包含：i)耦合到反相器I1的输出端口的栅极电极；ii)耦合到第一供应端口
(例如，GND端口)的源极电极；及iii)耦合到晶体管Tc1的漏极电极的漏极电极。在一个配置
中，晶体管Tc4包含：i)耦合到反相器I2的输出端口的栅极电极；ii)耦合到第一供应端口的
源极电极；及iii)耦合到晶体管Tc3的漏极电极的漏极电极。在一个配置中，反相器I3及I4
在再生电路800的输出端口O5、O6之间形成交叉耦合反相器。

[0082] 在一些实施例中，晶体管Tc1在栅极电极处接收感测到的信号535A，且晶体管Tc3在栅极电极处接收感测到的信号535B。在一些实施例中，反相器I2在输入端口处接收感测
到的信号535A，且反相器I1在输入端口处接收感测到的信号535B。此外，在一些实施例中，
晶体管Tc2接栅极电极处接收具有感测到的信号535B的倒相的的反相的经感测信号870B，
且晶体管Tc4在栅极电极处接收具有感测到的信号535A的倒相的反相的经感测信号870A。

[0083] 在一个方面中，晶体管Tc1、Tc2、Tc3、Tc4从感测电路700接收感测到的信号，及借助交叉耦合反相器I3、I4通过正反馈放大接收到的信号。在一个方法中，再生电路800保持
输出端口O5、O6处的电压，而时钟信号550处于低状态中使得输出端口O3、O4处的电压差不
足够强以覆盖输出端口O5、O6处由交叉耦合反相器I3、I4保持的电压。在一个方法中，再生
电路800根据感测电路700的输出端口O3、O4处的电压改变输出端口O5、O6处的电压，而时钟
信号550处于高状态中，这是因为输出端口O3、O4处的电压差足够强以覆盖输出端口O5、O6
处由交叉耦合反相器I3、I4保持的电压。尽管比较器输出信号575A、575B并非是完全差分
的，但反相器I1、I2启用再生电路800以用感测到的反相信号870A、870B操作。

[0084] 在一个方面中，感测电路700及再生电路800经实施作为互补金属氧化物半导体(CMOS)电路，其以较小形状因子执行比常规电路(例如，电流模式逻辑(CML)或CMOS NOR电
路)更快的感测及放大。

[0085] 参考图9A，说明描绘图5的比较器502的第一级电路510的实例操作的时序图。在一个实例中，响应于时钟信号550的低状态，第一级电路510使输出端口充电，使得比较信号
518A、518B处于VDD。响应于处于高状态中的时钟信号550，第一级电路510根据输入信号
505A、505B以不同速率使第一级电路510的输出端口放电。举例来说，在时间t1处，输入信号
505A的电压低于输入信号505B的电压，因此比较信号518B的电压变得小于比较信号518A的
电压，这是因为第一级电路510比输出端口O1更快地使输出端口O2放电。举例来说，在时间
t2处，输入信号505A的电压高于输入信号505B的电压，因此比较信号518B的电压变得高于
比较信号518A的电压，这是因为第一级电路510比输出端口O2更快地使输出端口O1放电。

[0086] 在一个实例中，输入信号505A、505B中的每一者的峰值到峰值电压是150mV，且比较信号518A、518B、时钟信号550及经延迟时钟信号555中的每一者的峰值到峰值电压是
800mV(或VDD)。

[0087] 参考图9B，说明描绘SR锁存器520的实例操作的时序图。在一个实例中，SR锁存器520响应于时钟信号感测比较器输出信号575A、575B及放大感测到的信号以获得限幅器输
出信号545A、545B。在一个实例中，SR锁存器520响应于处于高状态中的时钟信号感测比较
器输出信号575A、575B及放大感测到的信号。响应于处于低状态中的时钟信号，SR锁存器
520维持限幅器输出信号545A、545B的电压。举例来说，在时间t3处，比较器输出信号575B的
电压响应于处于高状态中的时钟信号550而高于比较器输出信号575A的电压，因此，SR锁存
器520生成具有比限幅器输出信号545B高的电压的限幅器输出信号545A。SR锁存器520维持
限幅器输出信号545A、545B直到检测到比较器输出信号575A的脉冲。举例来说，在时间t4
处，比较器输出信号575B的电压响应于处于高状态中的时钟信号550而低于比较器输出信
号575A的电压，因此SR锁存器520生成具有比限幅器输出信号545B低的电压的限幅器输出
信号545A。

[0088] 在一个实例中，时钟信号550及限幅器输出信号545A、545B中的每一者的峰值到峰值电压是800mV(或VDD)。

[0089] 参考图9C，说明在无时钟反冲补偿的情况下的实例眼图。参考图9D，说明在具有时钟反冲补偿的情况下的实例眼图。在一个实例中，经延迟时钟信号555经施加以执行时钟反
冲补偿。在无时钟反冲补偿的情况下，时钟信号550的脉冲(例如)通过寄生耦合使比较器
502的输入信号降级，如图9C中展示。通过注入经延迟时钟信号555，减小由于传播通过寄生
电容的时钟信号550的脉冲的失真。因此，相较于无时钟反冲补偿的眼开口980，改进具有时
钟反冲补偿的眼开口990。

[0090] 参考图10，说明描绘在时钟反冲补偿的情况下感测输入信号的实例过程1000的流程图。在一些实施例中，过程1000由图5的限幅器500执行。在一些实施例中，过程1000由其
它实体执行。在一些实施例中，过程1000包含与图10中所展示的相比更多、更少或不同的步
骤。

[0091] 在一些实施例中，限幅器500接收1010输入信号。在一些实施例中，输入信号来自另一通信装置110。在一些实施例中，输入信号符合PAM4协议。在一些实施例中，反馈信号被
添加到输入信号以减少来自邻近符号的ISI。

[0092] 在一些实施例中，限幅器500比较1020经修改输入信号与阈值(例如，参考信号的电压)。在一些实施例中，响应于时钟信号的脉冲(例如，上升边缘、下降边缘、高状态或低状
态)，限幅器500接收时钟信号，及比较经修改输入信号与阈值。在一些实施例中，限幅器500
响应于时钟信号的低状态复位中间端口(例如，第一级电路600的输出端口O1、O2)处的电
压。在一些实施例中，限幅器500响应于时钟信号的低状态使中间端口(例如，第一级电路
600的输出端口O1、O2)充电。在一些实施例中，限幅器500响应于时钟信号的高状态检测差
分输入信号或PAM4输入信号与阈值之间的差。

[0093] 在一些实施例中，限幅器500注入1030经延迟时钟信号以修改输入信号。在一些实施例中，限幅器500使时钟信号延迟达对应于时钟信号的时间延迟的量以到达晶体管(例
如，图6的晶体管Ta1、Ta2、Ta3、Ta4)。因此，在一些实施例中，减小由于传播通过晶体管的寄
生电容的时钟信号的失真。

[0094] 在一些实施例中，限幅器500根据所述比较在输入信号的中间端口(例如，第一级电路600的输出端口O1、O2)处生成1040比较信号。在一些实施例中，限幅器500响应于时钟
信号的高状态根据差分输入信号或PAM4输入信号与阈值之间的电压差使中间端口放电。在
一些实施例中，针对差分PAM4输入信号，与具有比其它输入信号高的电压的输入信号相关
联的输出端口比与其它输入信号相关联的其它端口放电更快。因此，比较信号按放电期间
的电压差指示差分PAM4输入信号的电平。

[0095] 限幅器500根据时钟信号550的第一状态感测1050比较信号。在一些实施例中，限幅器500检测中间端口处的由于不同放电速率的电压差，及放大1060感测到的信号或感测
到的电压差。

[0096] 参考图11，说明描绘包含解码器1120的实例推测分接头1100的示意图。在一个实施方案中，推测分接头1100经实施以代替推测分接头220及解码器230。在一个实施方案中，
推测分接头1100包含4‑1多路复用器1110A、1110B、1110C、3位温度计到2位二进制解码器
1120、两位锁存器1130及两位反相器INV。在一个实施方案中，这些组件一起操作以接收限
幅器输出信号的位d0、d1、d2…d11及生成经解码信号1125。在一个实施方案中，位d0、d1、
d2…d11分别对应于图4的输出位430LA、430KA…430BA、430AA，或分别对应于图4的输出位
430LB、430KB…430BB、430AB。

[0097] 在一个实施方案中，每一多路复用器1110包含：i)耦合到对应限幅器的输出端口的四个输入端口(11、10、01、00)；ii)两位控制端口Sel(1:0)；iii)两位反相控制端口Selb
(i:0)；及iv)输出端口。在一个实施方案中，多路复用器1110A、1110B、1110C的两位控制端
口Sel(1:0)耦合到两位锁存器1130的输出端口，且多路复用器1110A、1110B、1110C的两位
反相控制端口Selb(1:0)耦合到两位反相器INV的输出端口，其中两位反相器INV的输入端
口耦合到两位锁存器1130的输出端口。多路复用器1110A、1110B、1110C的输出端口耦合到
解码器1130的输入端口，且解码器1120的输出端口耦合到两位锁存器1130的输入端口。两
位锁存器1130包含接收时钟信号1170的时钟输入端口。

[0098] 在一个实施方案中，多路复用器1110A、1110B、1110C中的每一者在输入端口处接收限幅器输出信号的对应四个位，及根据控制端口处的两位控制信号1135及反相控制端口
处的两位反相控制信号1138选择限幅器输出信号的接收到的位的一个位。在一个实施方案
中，多路复用器1110A、1110B、1110C选择对应于先前符号的位。假如先前符号对应于图3中
的PAM4信号的‘3’，多路复用器1110A、1110B、1110C输出限幅器输出信号的位d11、d7、d3，其
指示关于与2+3α、3α及‑2+3α相关联的三个参考电压的输入信号的电压电平。在一个实施方
案中，解码器1120在输入端口处接收由多路复用器1110选择的限幅器输出信号1115的子
集、将温度计码中的三个位解码成两位二进制代码及在输出端口处输出两位经解码信号
1125。在一个实施方案中，两位锁存器1130在输入端口处接收两位经解码信号1125、存储接
收到的位及响应于时钟端口处的时钟信号1170的脉冲在输出端口处输出先前存储的位作
为控制信号1135。在一个实施方案中，两位反相器INV接收两位控制信号1135及使控制信号
1135的相位反相以生成反相控制信号1138。

[0099] 在一个实施方案中，推测分接头1100遭受反馈路径1180中的延迟。举例来说，反馈路径1180包含多路复用器1110、解码器1120、锁存器1130及反相器INV。在一个实施方案中，
反馈路径1180中的延迟降低接收器操作速度。

[0100] 参考图12，说明描绘经改进推测分接头1200的实例的示意图。在一些实施例中，推测分接头1200包含多路复用器1210A、1210B、1210C、1260A、1260B、1260C及三位锁存器
1230A、1230B。在一些实施例中，推测分接头1200经实施为图2的推测分接头220A或220B。在
一些实施例中，推测分接头1200经实施以处理差分PAM4信号，其中多路复用器1210的输出
端口直接耦合到对应锁存器1230的输入端口，在它们之间无任何解码器及任何反相器，且
锁存器1230的输出端口直接耦合到对应多路复用器1210的控制端口。在一些实施例中，位
d0、d1、d2…d11分别对应于图4的输出位430LA、430KA…430BA、430AA，且位d0b、d1b…d11b
分别对应于图4的输出位430LB、430KB…430BB、430AB。

[0101] 在一些实施例中，每一多路复用器1210包含：i)耦合到对应限幅器的输出端口的四个输入端口(例如，111、011、001、000)；ii)三个位控制端口Sel(2:0)；iii)三位反相控制
端口Selb(2:0)；及iv)输出端口。在一些实施例中，多路复用器1210A、1210B、1210C的输出
端口直接耦合到三位锁存器1230A的输入端口。在一些实施例中，多路复用器1210A、1210B、
1210C的三位控制端口Sel(2:0)直接耦合到三位锁存器1230A的输出端口，且多路复用器
1210A、1210B、1210C的三位反相控制端口Selb(2:0)直接耦合到三位锁存器1230B的输出端
口。类似地，在一些实施例中，多路复用器1260A、1260B、1260C的输出端口直接耦合到三位
锁存器1230B的输入端口。在一些实施例中，多路复用器1260A、1260B、1260C的三位控制端
口Sel(2:0)直接耦合到三位锁存器1230A的输出端口，且多路复用器1260A、1260B、1260C的
三位反相控制端口Selb(2:0)直接耦合到三位锁存器1230B的输出端口。

[0102] 在一些实施例中，多路复用器1210A、1210B、1210C中的每一者在输入端口处接收限幅器输出信号的对应四个位(例如，位430LA、430KA…430BA、430AA)，及根据控制端口处
的三位控制信号1240A及反相控制端口处的三位反相控制信号1240B选择限幅器输出信号
的接收到的位的一个位。类似地，在一些实施例中，多路复用器1260A、1260B、1260C中的每
一者在输入端口处接收限幅器输出信号的对应四个位(例如，位430LB、430KB…430BB、
430AB)，及根据控制端口处的三位控制信号1240A及反相控制端口处的三位反相控制信号
1240B选择限幅器输出信号的接收到的位的一个位。在一个方面中，在一组多路复用器
1210A、1210B、1210C处接收到的输入信号及在一组多路复用器1260A、1260B、1260C处接收
到的输入信号是差分信号。举例来说，在多路复用器1210A处接收到的位d11具有在多路复
用器1260A处接收到的位d11b的倒相。

[0103] 在一些实施例中，三位锁存器1230A接收在输入端口处接收包含限幅器输出信号的所选择的位的多路复用器输出信号1280A、存储接收到的位及响应于时钟端口处的时钟
信号1270的脉冲在输出端口处输出先前存储的位作为三位控制信号1240A。类似地，在一些
实施例中，三位锁存器1230B在输入端口处接收包含限幅器输出信号的所选择的位的多路
复用器输出信号1280B、存储接收到的位及响应于时钟端口处的时钟信号1270的脉冲在输
出端口处输出先前存储的位作为三位反相控制信号1240B。在一些实施例中，控制信号
1240A、反相控制信号1240B或信号1240A、1240B的组合提供到解码器230作为推测分接头输
出信号225。

[0104] 有利地，推测分接头1200通过在反馈路径1290中省略反相器及解码器改进操作速度。举例来说，推测分接头1200的操作速度相较于图11的推测分接头1100改进40％。

[0105] 参考图13，说明描绘实例多路复用器1300的示意图。在一些实施例中，多路复用器1300经实施作为图12的多路复用器1210A、1201B、1210C、1260A、1260B、1260C中的一者。在
一些实施例中，多路复用器1300包含2‑1多路复用器1310、1320、1330。这些组件一起操作以
执行4‑1多路复用。在一些实施例中，多路复用器1300包含与图13中所展示的相比更多、更
少或不同的组件。

[0106] 在一些实施例中，多路复用器1310包含：i)耦合到多路复用器1300的输入端口In3的第一输入端口；ii)耦合到多路复用器1300的输入端口In2的第二输入端口；iii)耦合到
Sel(2)端口的控制端口；iv)耦合到Selb(2)端口的反相控制端口；及v)输出端口。在一些实
施例中，多路复用器1320包含：i)耦合到多路复用器1300的输入端口In1的第一输入端口；
ii)耦合到多路复用器1300的输入端口In0的第二输入端口；iii)耦合到Sel(0)端口的控制
端口；iv)耦合到Selb(0)端口的反相控制端口；及v)输出端口。在一些实施例中，多路复用
器1330包含：i)耦合到多路复用器1310的输出端口的第一输入端口；ii)耦合到多路复用器
1320的输出端口的第二输入端口；iii)耦合到Sel(1)端口的控制端口；iv)耦合到Selb(1)
端口的反相控制端口；及v)耦合到多路复用器1300的输出端口OUT_MUX的输出端口。

[0107] 在一个配置中，多路复用器1300根据在端口Sel<2:0>及Selb<2:0>处接收到的控制信号选择在输入端口In0、In1、In2、In3处接收到的信号中的一者，及在输出端口OUT_MUX
处输出所选择的信号。在一个方面中，多路复用器1300选择信号，如下表中展示。

[0108] Sel<2:0> 111 110 101 100 011 010 001 000OUT IN3 IN3 IN1 IN0 IN2 IN2 IN1 IN0

[0109] 通过启用多路复用器1300以根据具有冗余的三位控制信号而非二位控制信号操作，多路复用器1210A、1210B、1210C、1260A、1260B、1260C根据来自锁存器1230A、1230B的直
接输出操作而无需任何解码器。因此，在一些实施例中改进设备200的操作速度。

[0110] 参考图14，说明描绘通过接收器接收信号的实例过程1400的流程图。在一些实施例中，过程1400通过图2的接收器设备200执行。在一些实施例中，过程1400通过其它实体执
行。在一些实施例中，过程1400包含与图14中展示的相比更多、更少或不同的步骤。

[0111] 在一些实施例中，设备200接收1410输入信号。在一些实施例中，输入信号来自另一通信装置110。在一些实施例中，输入信号符合PAM4协议。在一些实施例中，反馈信号被添
加到输入信号以减少来自邻近符号的ISI。

[0112] 在一些实施例中，设备200数字地生成1420指示输入信号的电平的限幅器输出信号。在一个实例中，限幅器输出信号指示温度计码中的输入信号的电平。举例来说，在图4
中，如果输入信号的电压电平对应于1+3α，那么第一组位430AA、430BA、430CA…430LA表示
‘0000 1111 1111’。

[0113] 在一些实施例中，设备200基于先前限幅器输出信号的所选择的位选择1430限幅器输出信号的数个位。在一个方面中，限幅器输出信号的先前限幅器输出信号领先限幅器
输出信号达一或多个符号。通过在无解码器的情况下基于先前限幅器输出信号的所选择的
位选择限幅器输出信号的数个位，改进设备200的操作速度。

[0114] 在一些实施例中，设备200将第一数字表示中的限幅器输出信号的所选择的位解码1440为第二数字表示。在一些实施例中，设备200将温度计码中的限幅器输出信号的所选
择的位解码为二进制代码。

[0115] 在一些实施例中，设备200根据限幅器输出信号的经解码位生成1450反馈信号。在一些实施例中，反馈信号添加到输入信号的后续符号以减少ISI。

[0116] 参考图15，说明描绘实例反馈分接头1500的示意图。在一个实施方案中，反馈分接头1500包含锁存器1505、单端到差分转换器1510及放大器1550。在一个实施方案中，单端到
差分转换器1510从锁存器1505接收锁存器输出信号1515，及将锁存器输出信号1515转换成
差分信号1535A、1535B。在一个实施方案中，放大器1550放大差分信号1535A、1535B以获得
反馈信号1565A、1565B。在一个实施方案中，反馈分接头1500是反馈发生器240A或反馈发生
器240B的部分。在一个实例中，反馈信号1565A、1565B是反馈信号242A、反馈信号245A、反馈
信号242B或反馈信号245B的部分。

[0117] 在一个实施方案中，锁存器1505包含耦合到先前分接头中的锁存器的输出端口的输入端口及接收时钟信号的时钟端口。在一个实施方案中，锁存器响应于(例如)时钟信号
的高状态在输入端口处接收及存储信号，及响应于(例如)时钟信号的低状态在输出端口处
维持存储的信号。在一个实施方案中，省略第一分接头的锁存器1505，这是因为反馈分接头
1500共享推测分接头1200的锁存器1230A或1230B。

[0118] 在一个实施方案中，单端到差分转换器1510包含：i)耦合到锁存器1505的输出端口的输入端口；ii)第一输出端口；及iii)第二输出端口。在一个实施方案中，第一分接头的
单端到差分转换器1510的输入端口耦合到解码器230A或解码器230B的一个位输出端口。在
一个实施方案中，单端到差分转换器1510包含P型晶体管Td1及N型晶体管Td2，其在传输门
拓扑中耦合到彼此。在一个实施方案中，P型晶体管Td1的栅极电极耦合到第一供应端口，在
第一供应端口处供应第一供应电压(例如，0V)，N型晶体管Td3的栅极电极耦合到第二供应
端口，在第二供应端口处供应第二供应电压(例如，VDD)。在一个实施方案中，晶体管Td1、
Td2具有耦合于单端到差分转换器1510的输入端口与单端到差分转换器1510的第一输出端
口之间的漏极电极及源极电极。此外，在一个实施方案中，单端到差分转换器1510包含反相
器I15，其具有：i)耦合到单端到差分转换器1510的输入端口的输入端口；及ii)耦合到单端
到差分转换器1510的第二输出端口的输出端口。在一个实施方案中，由晶体管Td1、Td2形成
的传输门使锁存器输出信号1515(或经解码信号235A或235B的一个位)延迟以获得同相信
号1535A而无需使相位反相，且反相器I15使锁存器输出信号1515的相位反相以获得倒相信
号1535B。

[0119] 在一个实施方案中，放大器1550包含耦合到单端到差分转换器1510的输出端口的输入端口。在一个实施方案中，放大器1550在输入端口处接收差分信号1535A、1535B，及放
大差分信号1535A、1535B以获得反馈信号1565A、1565B。

[0120] 参考图16，说明描绘图15的反馈分接头1500的实例操作的时序图。在一个实施方案中，信号1535A、1535B的交叉点P1、P2不匹配。此类不平衡的交叉点P1、P2使眼图失真，且
使灵敏度降级。然而，单端到差分转换器1510不允许单独地控制单个交叉点。即，改变传输
门或反相器I15的延迟一起改变交叉点P1、P2。因此，用单端到差分转换器1510调整交叉点
是困难的。

[0121] 参考图17，说明描绘具有交叉点控制器1720的实例反馈分接头1700的示意图。在一些实施例中，反馈分接头1700类似于反馈分接头1500，除了反馈分接头1700包含交叉点
控制器1720且包含单端到差分转换器1710而非单端到差分转换器1510之外。在一些实施例
中，交叉点控制器1720耦合于单端到差分转换器1710的输入端口与单端到差分转换器1710
的晶体管Td1的栅极电极之间。在一些实施例中，单端到差分转换器1710类似于单端到差分
转换器1510，除了晶体管Td1的栅极电极耦合到交叉点控制器1720的输出端口、添加晶体管
Td3且单端到差分转换器1710生成差分信号1735A、1735B之外。因此，本文为了简洁起见省
略其重复描述。

[0122] 在一个实施例中，交叉点控制器1720包含：i)耦合到单端到差分转换器1710的输入端口的输入端口；及ii)耦合到晶体管Td1的栅极电极的输出端口。在此配置中，交叉点控
制器1720输入端口处接收锁存器输出信号1515(或经解码信号235A或235B的一个位)、延迟
锁存器输出信号1515(或经解码信号235A或235B的一个位)以获得延迟控制信号1725及在
输出端口处输出延迟控制信号1725。在一些实施例中，预先确定通过交叉点控制器1720的
延迟量，或所述延迟量是可调整的。

[0123] 在一个方面中，晶体管Td3包含耦合到反相器I15的输出端口的栅极电极、耦合到晶体管Td1、Td2的漏极电极及耦合到第二供应端口(在其处供应第二供应电压(例如，VDD))
的源极电极。因此，晶体管Td3响应于具有低状态(例如，0V)的信号1735B执行上拉。

[0124] 在一些实施例中，交叉点控制器1720允许调整信号1735A的下拉而不会干扰信号1735A的上拉。在一个实例中，假如锁存器输出信号1515(或经解码信号235A或235B的一个
位)的电压下降，那么晶体管Td1关断直到锁存器输出信号1515(或经解码信号235A或235B
的一个位)的电压下降到低于VDD减去晶体管Td1的阈值电压。因此，在一些实施例中，在不
改变信号1735A的上升边缘的情况下延迟信号1735A的下降边缘。

[0125] 尽管交叉点控制器1720及单端到差分转换器1710经配置以启用信号1735A的下拉的调整而不会干扰信号1735A的上拉，但在一些实施例中交叉点控制器1720及单端到差分
转换器1710以在图17中展示的不同方式配置以允许调整信号1735A的上拉而不会干扰信号
1735A的下拉。举例来说，在一些实施例中，交叉点控制器1720的输出端口耦合到晶体管Td2
(而非晶体管Td1)的栅极电极，晶体管Td1的栅极电极耦合到第一供应端口，在第一供应端
口处供应第一供应电压(例如，0V或GND)，且晶体管Td3经配置以执行下拉而非上拉。

[0126] 参考图18，说明描绘图17的反馈分接头1700的实例操作的时序图。如图18中展示，交叉点控制器1720使能够单独地控制下拉，使得信号1735A、1735B的交叉点P3、P4比图16的
信号1535A、1535B的交叉点P1、P2更平衡。因此，在一些实施例中改进接收器设备200的灵敏
度。

[0127] 参考图19，说明描绘将单端信号转换成差分信号的实例过程1900的流程图。在一些实施例中，过程1900由图17的反馈分接头1700执行。在一些实施例中，过程1900由其它实
体(例如，其它单端到差分转换器)执行。在一些实施例中，过程1900包含与图19中所展示的
相比更多、更少或不同的步骤。

[0128] 在一些实施例中，反馈分接头1700接收1910施加于单端到差分转换器的输入的输入信号。在一些实施例中，输入信号是锁存器1505的输出、解码器230的一位输出或任何电
路的输出。

[0129] 在一些实施例中，反馈分接头1700根据接收到的输入信号生成1920交叉点控制信号。在一个方法中，反馈分接头1700延迟输入信号以获得交叉点控制信号。在一些实施例
中，预先确定延迟量，或所述延迟量是可调整的。

[0130] 在一些实施例中，反馈分接头1700将交叉点控制信号施加1930到单端到差分转换器及根据交叉点控制信号将输入信号转换1940为差分信号。在一个方法中，单端到差分转
换器包含传输门，其具有：i)具有接收交叉点控制信号的栅极电极的P型晶体管及；ii)具有
供应有供应电压(例如，VDD)的栅极电极的N型晶体管。在一些实施例中，通过仅将交叉点控
制信号施加到P型晶体管但不施加到N型晶体管，在不改变信号的上升边缘的情况下调整差
分信号的信号的下降边缘。

[0131] 尽管本文揭示的各种实施例实施时序电路的一或多个锁存器，但在一些实施例中，一或多个触发器经实施以代替锁存器的功能性。在一些实施例中，触发器由两个或两个
以上锁存器实施。

[0132] 在一些实施例中，信号包含多个位。在一些实施例中，一位信号中的两者或两者以上构成包含两个或两个以上位的信号。因此，在一些实施例中，一位组件中的两者或两者以
上构成包含两个或两个以上位的组件。举例来说，一位锁存器的三者构成三位锁存器。对于
另一实例，一位输出端口中的十二者构成十二位输出端口。

[0133] 本文揭示的各种实施例涉及用于高速通信装置的设备。在一些实施例中，设备包含第一组限幅器，其包含接收第一输入信号的输入端口。在一些实施例中，第一组限幅器经
配置以生成包括第一组限幅器的输出的第一限幅器输出信号。在一些实施例中，第一限幅
器输出信号数字地指示第一输入信号的电平。在一些实施例中，设备包含第一推测分接头，
其包含耦合到第一组限幅器的输出端口的输入端口。在一些实施例中，第一推测分接头经
配置以基于第二限幅器输出信号选择第一组限幅器的子集的输出。在一些实施例中，设备
包含第一解码器，其包含耦合到第一推测分接头的输出端口的输入端口。在一些实施例中，
第一解码器经配置以将第一数字表示中的第一组限幅器的子集的所选择的输出解码成第
二数字表示。在一些实施例中，设备包含第一反馈发生器，其包含耦合到第一解码器的输出
端口的输入端口及耦合到第一组限幅器的输入端口的输出端口。在一些实施例中，第一反
馈发生器经配置以根据第二表示中的第一组限幅器的子集的经解码输出生成第一反馈信
号及在其输出端口处输出第一反馈信号。在一些实施例中，第一反馈信号修改第一输入信
号。

[0134] 在一些实施例中，第一推测分接头包含：第一组多路复用器，其包括耦合到第一组限幅器的输出端口的输入端口；及第一组锁存器，其包括耦合到第一组多路复用器的输出
端口的输入端口。

[0135] 在一些实施例中，第一推测分接头不包含第一组多路复用器与第一组锁存器之间的解码器。

[0136] 在一些实施例中，设备进一步包含第二组限幅器，其包括接收第二输入信号的输入端口。在一些实施例中，第二组限幅器经配置以生成包括第二组限幅器的输出的第二限
幅器输出信号。在一些实施例中，第二限幅器输出信号数字地指示第二输入信号的电平。在
一些实施例中，设备进一步包含第二推测分接头，其包括耦合到第二组限幅器的输出端口
的输入端口。在一些实施例中，第二推测分接头经配置以基于第一限幅器输出信号选择第
二组限幅器的子集的输出。在一些实施例中，设备进一步包含第二解码器，其包括耦合到第
二推测分接头的输出端口的输入端口。在一些实施例中，第二解码器经配置以将第一数字
表示中的第二组限幅器的子集的所选择的输出解码成第二数字表示。在一些实施例中，设
备进一步包含第二反馈发生器，其包含耦合到第二解码器的输出端口的输入端口及耦合到
第二组限幅器的输入端口的输出端口。在一些实施例中，第二反馈发生器经配置以根据第
二表示中的第二组限幅器的子集的经解码输出生成第二反馈信号及在其输出端口处输出
第二反馈信号。在一些实施例中，第二反馈信号修改第二输入信号。

[0137] 在一些实施例中，第一推测分接头经配置以根据第二组限幅器的子集的所选择的输出选择第一组限幅器的子集的输出。在一些实施例中，第二推测分接头经配置以根据第
一组限幅器的子集的所选择的输出选择第二组限幅器的子集的输出。

[0138] 在一些实施例中，第二推测分接头包含：第二组多路复用器，其包括耦合到第二组限幅器的输出端口的输入端口；及第二组锁存器，其包括耦合到第二组多路复用器的输出
端口的输入端口。

[0139] 在一些实施例中，第一组多路复用器的输出端口直接耦合到第一组锁存器的输入端口。在一些实施例中，第二组多路复用器的输出端口直接耦合到第二组锁存器的输入端
口。在一些实施例中，第一组锁存器的输出端口直接耦合到第二组多路复用器的控制端口。
在一些实施例中，第二组锁存器的输出端口直接耦合到第一组多路复用器的控制端口。

[0140] 在一些实施例中，第一组多路复用器中的每一多路复用器根据第二组锁存器的输出来控制，且第二组多路复用器中的每一多路复用器根据第一组锁存器的输出来控制。

[0141] 在一些实施例中，第一组锁存器根据时钟信号时控，且第二组锁存器根据时钟信号的逆时控。

[0142] 在一些实施例中，设备包含第一反馈分接头，其包含耦合到第一解码器的输出端口的输入端口及耦合到第二组限幅器的输入端口的输出端口。在一些实施例中，第一反馈
分接头经配置以根据第一组限幅器的子集的经解码输出生成第三反馈信号及在其输出端
口处输出第三反馈信号。在一些实施例中，第三反馈信号修改第二输入信号。在一些实施例
中，设备包含第二反馈分接头，其包含耦合到第二解码器的输出端口的输入端口及耦合到
第一组限幅器的输入端口的输出端口。在一些实施例中，第二反馈分接头经配置以根据第
二组限幅器的子集的经解码输出生成第四反馈信号及在其输出端口处输出第四反馈信号。
在一些实施例中，第四反馈信号修改第一输入信号。

[0143] 在一些实施例中，第一反馈发生器包含单端到差分转换器，其包含：i)耦合到来自第一解码器的输出端口的对应输出端口的输入端口；及ii)差分输出端口。在一些实施例
中，单端到差分转换器经配置以将单端到差分转换器的输入端口处的单端信号转换成差分
信号及通过差分输出端口输出差分信号。在一些实施例中，差分信号修改第一输入信号。

[0144] 在一些实施例中，第一反馈发生器进一步包含交叉点控制器，其耦合到单端到差分转换器的输入端口及单端到差分转换器的控制端口。在一些实施例中，交叉点控制器经
配置以延迟差分信号的第一信号的上拉或下拉中的一者而不延迟第一信号的上拉或下拉
中的另一者。

[0145] 在一些实施例中，交叉点控制器包括延迟电路。

[0146] 在一些实施例中，设备包含耦合于差分输出端口中的一者与差分输出端口中的另一者之间的上拉晶体管。

[0147] 在一些实施例中，单端到差分转换器包含P型晶体管及N型晶体管，其在单端到差分转换器的输入端口与差分输出端口中的一者之间彼此并联耦合。在一些实施例中，P型晶
体管的栅极电极耦合到交叉点控制器的输出端口。在一些实施例中，N型晶体管的栅极电极
耦合到供应端口，在所述供应端口处供应供应电压。

[0148] 在一些实施例中，输入信号符合脉冲振幅调制(PAM)4协议。

[0149] 在一些实施例中，第一推测分接头包含多路复用器，其根据第二限幅器输出信号的冗余数目个位选择第一组限幅器的子集的所选择的输出中的一者。

[0150] 本文揭示的各种实施例涉及一种用于高速通信的设备。在一些实施例中，设备包含锁存器及耦合到锁存器的单端到差分转换器。在一些实施例中，单端到差分转换器经配
置以将来自锁存器的单端信号转换成差分信号。在一些实施例中，设备包含耦合于锁存器
与单端到差分转换器之间的交叉点控制器。在一些实施例中，交叉点控制器经配置以延迟
差分信号的第一信号的上拉或下拉中的一者而不延迟第一信号的上拉或下拉中的另一者。

[0151] 在一些实施例中，单端到差分转换器包含：第一晶体管，其具有由交叉点控制器控制的栅极电极；及第二晶体管，其具有耦合到供应端口的栅极电极，所述供应端口处供应供
应电压。在一些实施例中，第一晶体管及第二晶体管并联耦合到彼此。

[0152] 在一些实施例中，设备是反馈分接头。

[0153] 本文揭示的各种实施例涉及一种高速通信。在一些实施例中，设备包含一组限幅器，其经配置以数字地生成指示由所述组限幅器接收到的输入信号的电平的限幅器输出信
号。在一些实施例中，设备包含耦合到一组限幅器的推测分接头。在一些实施例中，推测分
接头经配置以基于先前限幅器输出信号选择限幅器输出信号的位。在一些实施例中，推测
分接头包含多路复用器，其根据先前限幅器输出信号的所选择的位的冗余数目个位选择所
选择的位的位。在一些实施例中，设备包含耦合到推测分接头的解码器。在一些实施例中，
解码器经配置以将第一数字表示中的限幅器输出信号的所选择的位解码成第二数字表示。
在一些实施例中，设备包含耦合到解码器的反馈发生器。在一些实施例中，反馈发生器经配
置以根据限幅器输出信号的经解码位生成反馈信号。在一些实施例中，反馈信号修改输入
信号。

[0154] 本文揭示的各种实施例涉及一种用于高速通信的设备。在一些实施例中，设备包含比较器，其包含接收第一输入信号的第一输入端口、接收参考信号的参考端口及接收时
钟信号的时钟端口。在一些实施例中，比较器经配置以根据时钟信号的脉冲比较第一输入
信号与参考信号。在一些实施例中，设备包含耦合到比较器的第一输入端口的反冲消除电
路。在一些实施例中，反冲消除电路经配置以将经延迟时钟信号注入到比较器的第一输入
端口。在一些实施例中，经延迟时钟信号从时钟信号延迟。

[0155] 在一些实施例中，比较器经配置以响应于时钟信号的第一状态复位比较器的输出端口处的电压，及响应于时钟信号的第二状态根据第一输入信号与参考信号的比较修改比
较器的输出端口处的电压。

[0156] 在一些实施例中，比较器经配置以响应于时钟信号的第一状态给比较器的输出端口充电，及响应于时钟信号的第二状态根据第一输入信号与参考信号的比较使比较器的输
出端口放电。

[0157] 在一些实施例中，比较器进一步包含耦合于比较器的第一输入端口与反冲消除电路之间的第一电容器。在一些实施例中，反冲消除电路经配置以通过第一电容器将经延迟
时钟信号注入到第一输入端口。

[0158] 在一些实施例中，第一电容器是金属氧化物半导体(MOS)电容器或金属氧化物金属(MOM)电容器。

[0159] 在一些实施例中，比较器进一步包含接收第二输入信号的第二输入端口。在一些实施例中，比较器经配置以响应于时钟信号的第一状态给比较器的输出端口及比较器的另
一输出端口充电，及响应于时钟信号的第二状态根据i)第一输入信号与参考信号之间的第
一差及ii)第二输入信号与参考信号之间的第二差以不同速率使比较器的输出端口及比较
器的另一输出端口放电。

[0160] 在一些实施例中，反冲消除电路经配置以将经延迟时钟信号注入到比较器的第二输入端口。

[0161] 在一些实施例中，反冲消除电路经配置以将经延迟时钟信号注入到比较器的参考端口。

[0162] 在一些实施例中，第一输入端口、第二输入端口及参考端口的输入阻抗匹配。

[0163] 在一些实施例中，比较器进一步包含第一晶体管，其包含：i)源极电极；ii)耦合到第一输入端口的栅极电极；及iii)漏极电极。在一些实施例中，比较器进一步包含第二晶体
管，其包含：i)耦合到第一晶体管的源极电极的源极电极；ii)耦合到参考端口的栅极电极；
及iii)漏极电极。在一些实施例中，比较器进一步包含第三晶体管，其包含：i)源极电极；
ii)耦合到第二输入端口的栅极电极；及iii)耦合到第二晶体管的漏极电极的漏极电极。在
一些实施例中，比较器进一步包含第四晶体管，其包含：i)耦合到第三晶体管的源极电极的
源极电极；ii)耦合到参考端口的栅极电极；及iii)耦合到第一晶体管的漏极电极的漏极电
极。

[0164] 在一些实施例中，比较器进一步包含第五晶体管，其包含i)耦合到时钟端口的栅极电极及ii)耦合到第一晶体管的源极电极及第二晶体管的源极电极的漏极电极。在一些
实施例中，比较器进一步包含第六晶体管，其包含：i)耦合到时钟端口的栅极电极；及ii)耦
合到第三晶体管的源极电极及第四晶体管的源极电极的漏极电极。

[0165] 在一些实施例中，比较器进一步包含第七晶体管，其包含：i)耦合到时钟端口的栅极电极；及ii)耦合到第二晶体管的漏极电极及第三晶体管的漏极电极的漏极电极。在一些
实施例中，比较器进一步包含第八晶体管，其包含：i)耦合到时钟端口的栅极电极；及ii)耦
合到第一晶体管的漏极电极及第四晶体管的漏极电极的漏极电极。

[0166] 在一些实施例中，设备进一步包含SR锁存器，其经配置以提高比较器的第一输出端口及第二输出端口处的电压差。在一些实施例中，SR锁存器包含耦合到比较器的第一输
出端口及第二输出端口的感测电路。在一些实施例中，感测电路经配置以根据时钟信号感
测比较器的第一输出端口及第二输出端口处的电压差。在一些实施例中，SR锁存器包含耦
合到感测电路的第一输出端口及第二输出端口的再生电路。在一些实施例中，再生电路放
大来自感测电路的感测到的电压差。

[0167] 在一些实施例中，感测电路包含：交叉耦合晶体管，其耦合到感测电路的第一输出端口及第二输出端口；及开关晶体管，其串联耦合到交叉耦合晶体管。在一些实施例中，开
关晶体管经配置以根据时钟信号启用或停用流过交叉耦合晶体管的电流。

[0168] 在一些实施例中，感测电路进一步包含第一晶体管，其包含：i)耦合到比较器的第一输出端口的栅极电极；及ii)耦合到感测电路的第二输出端口及交叉耦合晶体管的漏极
电极。在一些实施例中，感测电路进一步包含第二晶体管，其包含：i)耦合到比较器的第二
输出端口的栅极电极；及ii)耦合到感测电路的第一输出端口及交叉耦合晶体管的漏极电
极。

[0169] 在一些实施例中，再生电路进一步包括第一晶体管及第二晶体管，其在再生电路的第一输出端口处耦合到彼此。在一些实施例中，再生电路进一步包含第三晶体管及第四
晶体管，其在再生电路的第二输出端口处耦合到彼此。在一些实施例中，第一晶体管根据感
测电路的第一输出端口处的电压来控制。在一些实施例中，第四晶体管根据感测电路的第
一输出端口处的电压的逆来控制。在一些实施例中，第三晶体管根据感测电路的第二输出
端口处的电压来控制。在一些实施例中，第二晶体管根据感测电路的第二输出端口处的电
压的逆来控制。在一些实施例中，再生电路进一步包含耦合于再生电路的第一输出端口与
第二输出端口之间的交叉耦合反相器。

[0170] 在一些实施例中，设备是限幅器电路。

[0171] 本文揭示的各种实施例涉及一种用于高速通信的设备。在一些实施例中，设备包含感测电路，其经配置以根据时钟信号感测感测电路的输入端口处的电压差。在一些实施
例中，设备包含耦合到感测电路的输出端口的再生电路。在一些实施例中，再生电路经配置
以放大感测到的电压差。在一些实施例中，再生电路包含第一晶体管及第二晶体管，其在再
生电路的第一输出端口处耦合到彼此。在一些实施例中，再生电路包含第三晶体管及第四
晶体管，其在再生电路的第二输出端口处耦合到彼此。在一些实施例中，第一晶体管根据感
测电路的第一输出端口处的电压来控制。在一些实施例中，第四晶体管根据感测电路的第
一输出端口处的电压的逆控制。在一些实施例中，第三晶体管根据感测电路的第二输出端
口处的电压来控制。在一些实施例中，第二晶体管根据感测电路的第二输出端口处的电压
的逆来控制。在一些实施例中，感测电路的第一输出端口处的电压不同于感测电路的第二
输出端口处的电压的逆。

[0172] 在一些实施例中，再生电路进一步包含：第一反相器，其耦合于再生电路的第一输出端口与第四晶体管的栅极电极之间；及第二反相器，其耦合于再生电路的第二输出端口
与第二晶体管的栅极电极之间。

[0173] 在一些实施例中，设备是锁存器电路。

[0174] 本文揭示的各种实施例涉及一种设备。在一些实施例中，设备包含第一级电路，其经配置以响应于时钟信号根据输入信号的电压差以不同放电速率使第一级电路的输出端
口放电。在一些实施例中，设备包含耦合到第一级电路的第二级电路。在一些实施例中，第
二级电路经配置以根据不同放电速率感测第一级电路的输出端口处的电压，及根据感测到
的电压生成第一脉冲信号及第二脉冲信号。在一些实施例中，第一脉冲信号及第二脉冲信
号指示第一级电路的输出端口的哪一输出端口放电更快。在一些实施例中，设备包含耦合
到第二级电路的感测电路。在一些实施例中，感测电路经配置以响应于时钟信号的第一状
态根据第一脉冲信号与第二脉冲信号之间的电压差生成输出信号，及响应于时钟信号的第
二状态维持输出信号。在一些实施例中，设备包含再生电路，其耦合到感测电路且经配置以
放大输出信号。

[0175] 本文揭示的各种实施例涉及一种用于高速通信的设备。在一些实施例中，设备包含比较器，其经配置以根据时钟端口处的时钟信号的脉冲比较输入端口处的输入信号与参
考端口处的参考信号，及根据所述比较生成指示输入信号的电平的输出信号。在一些实施
例中，设备包含耦合到比较器的反冲消除电路。在一些实施例中，反冲消除电路经配置以将
经延迟时钟信号注入到输入端口。在一些实施例中，经延迟时钟信号从时钟信号延迟。

[0176] B.计算及网络环境

[0177] 在已论述本解决方案的特定实施例的情况下，结合本文描述的方法及系统描述操作环境的方面以及相关联的系统组件(例如，硬件元件)可为有帮助的。参考图20A，描绘网
络环境的实施例。以简要概述，网络环境包含通信系统，其包含一或多个网络装置2006、一
或多个通信装置2002及节点2092。通信装置2002可(例如)包含膝上型计算机2002、平板计
算机2002、个人计算机2002及/或蜂窝电话装置2002。在一些实施例中，装置2002、网络装置
2006、节点2092或任何组合经实施作为图1的通信装置110。参考图20B及20C更详细地描述
每一通信装置及/或网络装置的实施例的细节。网络环境可为自组网环境、基础设施网络环
境、子网环境等。

[0178] 网络装置2006可经由局域网连接可操作地耦合到节点2092。可包含路由器、网关、交换机、桥接器、调制解调器、系统控制器、家电器械等的节点2092可为通信系统提供局域
网连接。网络装置2006中的每一者可具有相关联天线或天线阵列以与其区中的通信装置
2002通信。通信装置2002可向特定网络装置2006注册以从通信系统接收服务(例如，经由
SU‑MIMO或MU‑MIMO配置)。对于直接连接(例如，点到点通信)，一些通信装置2002可经由分
配信道及通信协议直接通信。部分通信装置2002可关于网络装置2006为移动的或相对静态
的。

[0179] 在一些实施例中，网络装置2006包含装置或模块(包含硬件与软件的组合)，其允许通信装置2002使用Wi‑Fi或其它标准连接到有线网络。网络装置2006可经配置、设计及/
或构建以操作于无线局域网(WLAN)中。在一些实施例中，网络装置2006可作为独立装置连
接到路由器(例如，经由有线网络)。在其它实施例中，网络装置可为路由器的组件。网络装
置2006可(例如)通过有线以太网连接、无线Wi‑Fi连接或两者连接到装置2002。网络装置
2006可经构建及/或配置以支持用于使用一或多个射频发送及接收数据的标准。那些标准
及其使用的频率可通过IEEE(例如，IEEE 802.11标准)定义。网络装置可经配置以及/或用
于支持公共因特网热点及/或在内部网络以扩展网络的Wi‑Fi信号范围。

[0180] 在一些实施例中，网络装置2006可用于(例如，在家庭或在建筑物中)无线网络(例如，IEEE 802.11、蓝牙、ZigBee、任何其它类型的基于射频的网络协议及/或其变型)。通信
装置2002中的每一者可包含内建无线电及/或耦合到无线电。此类通信装置2002及/或网络
装置2006可根据如本文所呈现的本发明的各种方面操作以增强性能、降低成本及/或大小
及/或增强宽带应用。每一通信装置2002可具有用作寻求经由一或多个网络装置2006对资
源(例如，数据，及到联网节点(例如服务器)的连接)的存取的客户端节点的能力。

[0181] 网络连接可包含任何类型及/或形式的网络，且可包含以下任何者：点到点网络、广播网络、电信网络、数据通信网络及计算机网络。网络的拓扑可为总线、星或环网络拓扑。
网络可为所属领域中的一般技术人员已知的能够支持本文描述的操作的任何此网络拓扑。
在一些实施例中，不同类型的数据可经由不同协议传输。在其它实施例中，相同类型的数据
可经由不同协议传输。

[0182] 节点2092、通信装置2002及网络装置2006可经部署为任何类型及形式的计算装置(例如计算机、网络装置或能够在任何类型及形式的网络上通信及执行本文描述的操作的
家电器械)及/或执行于所述计算装置上。图20B及20C描绘对实践节点2092、通信装置2002
或网络装置2006的实施例有用的计算装置2000的框图。如图20B及20C中展示，每一计算装
置2000包含中央处理单元2021及主存储器单元2022。如图20B中展示，计算装置2000可包含
存储装置2028、安装装置2016、网络接口2018、I/O控制器2023、显示器装置2024a到2024n、
键盘2026及定点装置2027(例如鼠标)。存储装置2028可包含(无限制)操作系统及/或软件。
如图20C中展示，每一计算装置2000还可包含额外任选元件，例如存储器端口2003、桥接器
2070、一或多个输入/输出装置2030a到2030n(通常是指使用参考数字2030)及与中央处理
单元2021通信的高速缓冲存储器2040。

[0183] 中央处理单元2021是响应于从主存储器单元2022提取的指令及处理所述指令的任何逻辑电路。在许多实施例中，中央处理单元2021由微处理器单元提供，例如：由加里福
利亚州的圣克拉拉的英特尔公司(Intel Corporation of Santa Clara,California)制造
的微处理器单元、由纽约怀特普莱恩斯国际商业机器公司(International Business 
Machines of White Plains,New York)制造的微处理器单元或由加利福尼亚州桑尼维尔
的超威装置(Advanced Micro Devices of Sunnyvale,California)制造的微处理器单元。
计算装置2000可为基于这些处理器中的任何者或能够如本文描述那样操作的任何其它处
理器。

[0184] 主存储器单元2022可为能够存储数据且允许由微处理器2021直接存取任何存储位置的一或多个存储器芯片，例如任何类型的静态随机存取存储器(SRAM)、动态随机存取
存储器(DRAM)、铁电RAM(FRAM)、NAND快闪、NOR快闪及固态驱动(SSD)或其变体。主存储器
2022可为基于上文描述的存储器芯片中的任何者或能够如本文描述那样操作的任何其它
可用存储器芯片。在图20B中展示的实施例中，处理器2021经由系统总线2050与主存储器
2022通信(下文更详细描述)。图20C描绘计算装置2000的实施例，其中处理器经由存储器端
口2003直接与主存储器2022通信。举例来说，在图20C中，主存储器2022可为DRDRAM。

[0185] 图20C描绘其中主处理器2021经由次级总线(有时称为背侧总线)直接与高速缓冲存储器2040通信的实施例。在其它实施例中，主处理器2021使用系统总线2050与高速缓冲
存储器2040通信。高速缓冲存储器2040通常具有比主存储器2022更快的响应时间，且由(例
如)SRAM、BSRAM或EDRAM提供。在图20C中展示的实施例中，处理器2021经由本地系统总线
2050与各种I/O装置2030通信。各种总线可用于将中央处理单元2021连接到I/O装置2030中
的任何者，例如，VESA VL总线、ISA总线、EISA总线、微通道架构(MCA)总线、PCI总线、PCI‑X
总线、PCI‑快速总线或NuBus。对于其中I/O装置是视频显示器2024的实施例，处理器2021可
使用高级图形端口(AGP)以与显示器2024通信。图20C描绘其中主处理器2021可例如经由
HYPERTRANSPORT、RAPIDIO或INFINIBAND通信技术直接与I/O装置2030b通信的计算机2000
的实施例。图20C还描绘其中本地总线与直接通信混合的实施例：处理器2021使用本地互连
总线与I/O装置2030a通信同时直接与I/O装置2030b通信。

[0186] 在计算装置2000中存在多种多样的I/O装置2030a到2030n。输入装置包含键盘、鼠标、跟踪垫、跟踪球、麦克风、拨号盘、触摸垫、触摸屏及绘图平板计算机。输出装置包含视频
显示器、扬声器、喷墨打印机、激光打印机、投影仪及热升华打印机。I/O装置可由图20B中所
展示的I/O控制器2023控制。I/O控制器可控制一或多个I/O装置，例如键盘2026及定点装置
2027，例如鼠标或光学笔。此外，I/O装置还可为计算装置2000提供存储装置及/或安装媒体
2016。在又其它实施例中，计算装置2000可提供USB连接(未展示)以接收手持式USB存储装
置，例如由加利福尼亚州洛斯阿拉米托斯的Twintech工业公司(Twintech Industry,
Inc.of Los Alamitos,California)制造的装置的USB快闪驱动线。

[0187] 再次参考图20B，计算装置2000可支持任何合适的安装装置2016，例如硬驱动、CD‑ROM驱动、CD‑R/RW驱动、DVD‑ROM驱动、快闪存储器驱动、各种格式的带驱动、USB装置、硬驱
动、网络接口或适于安装软件及程序的任何其它装置。计算装置2000可进一步包含存储装
置，例如一或多个硬盘驱动或独立盘的冗余阵列，以用于存储操作系统及其它相关软件及
用于存储应用软件程序，例如用于实施本文描述的系统及方法(例如，经配置及/或设计用
于本文描述的系统及方法)的应用软件程序，例如任何程序或软件2020。任选地，安装装置
2016中的任何者还可用作存储装置。另外，操作系统及软件可从可启动媒体运行。

[0188] 此外，计算装置2000可包含网络接口2018，其通过多种连接(包含(但不限于)标准电话线、LAN或WAN链路(例如，802.11、T1、T3、56kb、X.25、SNA、DECNET)、宽带连接(例如，
ISDN、帧中继、ATM、千兆以太网、以太网)、无线连接或上述任何者或所有者的某一组合)介
接到网络2004。连接可使用多种通信协议(例如，TCP/IP、IPX、SPX、NetBIOS、以太网、
ARCNET、SONET、SDH、光纤分布式数据接口(FDDI)、RS232、IEEE 802.11、IEEE 802.11a、IEEE 
802.11b、IEEE 802.11g、IEEE 802.11n、IEEE 802.11ac、IEEE 802.11ad、CDMA、GSM、WiMax
及直接异步连接)建立。在一个实施例中，计算装置2000经由任何类型及/或形式的网关或
隧道协议(例如安全套接层(SSL)或传输层安全(TLS))与其它计算装置2000'通信。网络接
口2018可包含内建网络适配器、网络接口卡、PCMCIA网络卡、卡总线网络适配器、无线网络
适配器、USB网络适配器、调制解调器或适于将计算装置2000介接到能够通信且执行本文描
述的操作的任何类型的网络的任何其它装置。

[0189] 在一些实施例中，计算装置2000可包含或连接到一或多个显示器装置2024a到2024n。因而，I/O装置2030a到2030n及/或I/O控制器2023中的任何者可包含任何类型及/或
形式的合适的硬件、软件或硬件与软件的组合以支持、启用或提供由计算装置2000对显示
器装置2024a到2024n连接及使用。举例来说，计算装置2000可包含任何类型及/或形式的视
频适配器、视频卡、驱动器及/或库以介接、传递、连接或以其它方式使用显示器装置2024a
到2024n。在一个实施例中，视频适配器可包含介接到显示器装置2024a到2024n的多个连接
器。在其它实施例中，计算装置2000可包含多个视频适配器，其中每一视频适配器连接到显
示器装置2024a到2024n。在一些实施例中，计算装置2000的操作系统的任何部分可经配置
使用多个显示器2024a到2024n。所属领域的一般技术人员应认识到且应了解，计算装置
2000可经配置以具有一或多个显示器装置2024a到2024n的各种方式及实施例。

[0190] 在另外实施例中，I/O装置2030可为系统总线2050与外部通信总线(例如USB总线、苹果桌面总线、RS‑232串行连接、SCSI总线、火线总线、火线800总线、以太网总线、
AppleTalk总线、千兆以太网总线、异步传输模式总线、光纤通道总线、串行附接小计算机系
统接口总线、USB连接或HDMI总线)之间的桥接器。

[0191] 图20B及20C中描绘的种类的计算装置2000可在操作系统的控制下操作，所述操作系统控制任务的调度及对系统资源的存取。计算装置2000可运行任何操作系统，例如任何
版本的MICROSOFT WINDOWS操作系统、Unix及Linux操作系统的不同版本、Macintosh计算机
的任何版本的MAC OS、任何嵌入式操作系统、任何实时操作系统、任何开放源操作系统、任
何专用操作系统、移动计算装置的任何操作系统或能够在计算装置上运行且执行本文描述
的操作的任何其它操作系统。典型的操作系统包含(但不限于)由谷歌公司(Google Inc.)
生产的安卓、由华盛顿州雷德蒙德的微软公司(Microsoft Corporation of Redmond,
Washington)生产的WINDOWS 7及8、由加州库比蒂诺的苹果计算机(Apple Computer of 
Cupertino,California)生产的MAC OS、由运动研究(Research In Motion)生产的WebOS、
由纽约阿蒙克国际商业机器公司(International Business Machines of Armonk,New 
York)生产的OS/2及由犹他州盐湖城的Caldera公司(Caldera Corp.of Salt Lake City,
Utah)发布的免费操作系统Linux或任何类型及/或形式的Unix操作系统以及其它操作系
统。

[0192] 计算机系统2000可为任何工作站、电话、桌面计算机、膝上型或笔记本计算机、服务器、手持式计算机、移动电话或其它便携式电信装置、媒体播放装置、游戏系统、移动计算
装置或能够通信的任何其它类型及/或形式的计算、电信或媒体装置。计算机系统2000具有
充分的处理器能力及存储器容量以执行本文描述的操作。

[0193] 在一些实施例中，计算装置2000具有不同处理器、操作系统及与所述装置一致的输入装置。举例来说，在一个实施例中，计算装置2000是智能电话、移动装置、平板计算机或
个人数字助理。在又其它实施例中，计算装置2000是基于安卓的移动装置、由加州库比蒂诺
的苹果计算机(Apple Computer of Cupertino,California)制造的iPhone智能电话或黑
莓或基于WebOS的手持式装置或智能电话，例如由运动研究有限公司(Research In Motion 
Limited)制造的装置。此外，计算装置2000可为任何工作站、桌上型计算机、膝上型或笔记
本计算机、服务器、手持式计算机、移动电话、任何其它计算机或能够通信且具有充分的处
理器能力及存储器容量以执行本文描述的操作的其它形式的计算或电信装置。

[0194] 尽管本发明可引用一或多个“用户”，但此类“用户”可指代用户相关联的装置，例如，与通常用于多用户多输入及多输出(MU‑MIMO)环境的上下文中的术语“用户”及“多用
户”一致。

[0195] 尽管上文描述的通信系统的实例可包含装置及根据PAM4 DFE协议操作的网络装置，但应理解，所描述的系统及方法的实施例可根据其它标准操作。

[0196] 应注意，本发明的某些段落可出于识别或区分一者与另一者或一者与其它者的目的结合装置、操作模式、传输链、天线等引用例如“第一”及“第二”的术语。这些术语不希望
仅使实体(例如，第一装置及第二装置)临时或根据序列相关，尽管在一些案例中，这些实体
可包含此关系。这些术语也不限制可在系统或环境内操作的可能实体(例如，装置)的数目。

[0197] 应理解，上文描述的系统可提供那些组件中的任何者或每一者的多者，且这些组件可提供在独立机器上或在一些实施例中提供在分布式系统中的多个机器上。另外，上文
描述的系统及方法可经提供作为体现于一或多个制品上或中的一或多个计算机可读程序
或可执行指令。制品可为软盘、硬盘、CD‑ROM、快闪存储器卡、PROM、RAM、ROM或磁带。一般来
说，计算机可读程序可以任何编程语言(例如LISP、PERL、C、C++、C#、PROLOG)实施或以任何
字节代码语言(例如JAVA)实施。软件程序或可执行指令可作为对象代码存储在一或多个制
品上或中。

[0198] 虽然方法及系统的前述书面描述使所属领域的一般技术人员能够进行及使用目前被认为是其最佳模式的内容，但所属领域的一般技术人员应理解且了解，本文存在特定
实施例、方法及实例的变化、组合及等效物。本方法及系统因此应不受上文描述的实施例、
方法及实例限制，而是受本发明的范围及精神内的所有实施例及方法限制。