GOA电路、显示面板

摘要

本发明公开了一种GOA电路、显示面板，包括多个级联的GOA单元，每一个单级GOA单元均包括节点Q和分别电性连接于节点Q的上拉控制模块、上拉模块、下传模块、下拉模块和下拉维持模块；上拉控制模块用于拉升节点Q的电位；上拉模块用于在节点Q的电位控制下输出输出信号；下传模块用于在节点Q的电位控制下输出级传信号；下拉模块用于将节点Q的电位拉低为低电位，并还用于将输出级传信号拉低为低电位；下拉维持模块用于将节点Q的电位维持在低电位，并用于将输出级传信号维持在低电位；上拉控制模块包括电性连接于节点Q的稳压模块；稳压模块用于对节点Q的电压进行分压。本发明能够减少GOA电路中预充点及输出信号的波纹。

权利要求

1.一种GOA电路，其特征在于，包括多个级联的GOA单元，每一个单级GOA单元均包括节点Q和分别电性连接于节点Q的上拉控制模块、上拉模块、下传模块、下拉模块和下拉维持模块；

所述上拉控制模块用于拉升所述节点Q的电位；

所述上拉模块用于在所述节点Q的电位控制下输出输出信号；

所述下传模块用于在所述节点Q的电位控制下输出级传信号；

所述下拉模块用于将所述节点Q的电位拉低为低电位，并用于将所述输出级传信号拉低为低电位；

所述下拉维持模块用于将所述节点Q的电位维持在低电位，并用于将所述输出级传信号维持在低电位；

所述上拉控制模块包括电性连接于节点Q的稳压模块，所述稳压模块用于对所述节点Q的电压进行分压；

其中，多个级联的GOA单元包括第N级GOA单元，其中N为大于1的正整数，所述上拉控制模块接入第N级输出信号及第N‑1级级传信号并电性连接第N级的第一节点，用于在所述第N‑1级级传信号的控制下依据第N级输出信号上拉所述第N级的第一节点的电位；

所述上拉模块接入第二时钟信号CKB并电性连接所述第N级的第一节点，用于在所述第N级的第一节点的电位控制下依据所述第二时钟信号CKB输出第N级输出信号；

所述下传模块接入所述第二时钟信号CKB并电性连接所述第N级的第一节点，用于在所述第N级的第一节点的电位控制下依据所述第二时钟信号CKB输出第N级级传信号；

所述下拉模块接入第N+1级级传信号、第一电位信号VGL1、第二电位信号VGL2及第N级输出信号，并电性连接所述第N级的第一节点，用于在第N+1级级传信号的控制下将所述第N级的第一节点的电位变化至所述第一电位信号VGL1的电位并将所述第N级输出信号的电位变化至所述第二电位信号VGL2的电位；

所述下拉维持模块包括第一下拉维持模块和第二下拉维持模块；

所述第一下拉维持模块接入所述第一电位信号VGL1并电性连接所述第N级的第一节点及第N级的第二节点，用于在所述第N级的第二节点的电位控制下将所述第N级的第一节点的电位维持在所述第一电位信号VGL1的电位；

所述第二下拉维持模块接入所述第二电位信号VGL2、所述第N级输出信号并电性连接所述第N级的第二节点，用于在所述第N级的第二节点的电位控制下将所述第N级输出信号的电位维持在所述第二电位信号VGL2的电位；

所述稳压模块包括薄膜晶体管T13；

所述薄膜晶体管T13的栅极连接所述第N级的第一节点；

所述薄膜晶体管T13的源极和漏极接入所述第一电位信号VGL1；

所述上拉控制模块还包括薄膜晶体管T11、薄膜晶体管T12及薄膜晶体管T6；所述薄膜晶体管T11的栅极接入第N‑1级级传信号，源极接入第N级输出信号，漏极电性连接所述薄膜晶体管T12的源极；所述薄膜晶体管T12的栅极接入第N‑1级级传信号，漏极电性连接所述第N级的第一节点；

所述薄膜晶体管T6的栅极接入第N级级传信号，源极电性连接所述薄膜晶体管T11的漏极，漏极电性连接所述上拉模块；

所述上拉模块包括薄膜晶体管T21、薄膜晶体管T23及自举电容Cbt；所述薄膜晶体管T21的栅极电性连接第N级的第一节点，源极接入所述第二时钟信号CKB，漏极输出所述第N级输出信号；所述薄膜晶体管T23的栅极电性连接第N级的第一节点，源极接入第二时钟信号CKB，漏极电性连接薄膜晶体管T6的漏极；所述自举电容Cbt的一端电性连接第N级的第一节点，另一端接入第N级输出信号。

2.根据权利要求1所述的GOA电路，其特征在于，所述薄膜晶体管T13和所述薄膜晶体管T21的尺寸相同。

3.根据权利要求2所述的GOA电路，其特征在于，所述薄膜晶体管T13的宽长比为2000μm:8μm。

4.根据权利要求1所述的GOA电路，其特征在于，所述稳压模块包括薄膜晶体管T13；

所述薄膜晶体管T13的栅极连接所述节点Q；

所述薄膜晶体管T13的源极和漏极接入第一电位信号VGL1。

5.根据权利要求4所述的GOA电路，其特征在于，所述薄膜晶体管T13为IGZO薄膜晶体管。

6.根据权利要求4所述的GOA电路，其特征在于，所述薄膜晶体管T13包括叠置的玻璃衬底、栅电极、氧化物半导体层、栅绝缘层、源极以及漏极。

7.根据权利要求6所述的GOA电路，其特征在于，反相器包括薄膜晶体管T51、薄膜晶体管T52、薄膜晶体管T53及薄膜晶体管T54；所述薄膜晶体管T51的栅极及源极均接入恒压高电位VGH，漏极电性连接薄膜晶体管T52的源极；所述薄膜晶体管T52的栅极电性连接第N级的第一节点，漏极接入所述第一电位信号VGL1；所述薄膜晶体管T53的栅极电性连接薄膜晶体管T51的漏极，源极接入所述恒压高电位VGH，漏极电性连接所述第N级的第二节点；所述薄膜晶体管T54的栅极电性连接第N级的第一节点，源极电性连接第N级的第二节点，漏极接入第一电位信号VGL1。

8.一种显示面板，其特征在于包括权利要求1‑7任一项所述的GOA电路。

说明书

GOA电路、显示面板

技术领域

[0001] 本发明涉及显示领域，具体涉及一种GOA电路、显示面板。

背景技术

[0002] GOA(Gate Driver on Array)技术即阵列基板行驱动技术，是利用薄膜晶体管(Thin Film Transistor，TFT)阵列制程将栅极扫描驱动电路制作在LCD及OLED显示装置的
TFT阵列基板上，以实现逐行扫描的驱动方式，具有降低生产成本和实现面板窄边框设计的
优点。GOA电路具有两项基本功能：第一是输出栅极扫描驱动信号，驱动面板内的栅极线，打
开显示区内的TFT，以对像素进行充电；第二是移位寄存功能，当一个栅极扫描驱动信号输
出完成后，通过时钟控制进行下一个栅极扫描驱动信号的输出，并依次传递下去。GOA技术
能减少外接集成电路(IC)的焊接(bonding)工序，有机会提升产能并降低产品成本，而且可
以使液晶显示面板更适合制作窄边框的显示产品。目前有源矩阵有机发光二极体或主动矩
阵有机发光二极体(Active‑matrix organic light‑emitting diode，AMOLED)显示面板的
水平扫描线的驱动是由外接集成电路来实现的，外接集成电路可以控制各级行扫描线的逐
级开启，而采用GOA(Gate Driver on Array)方法，可以将行扫描驱动电路集成在显示面板
基板上，能够减少外接IC的数量，从而降低了显示面板的生产成本，并且能够实现显示装置
的窄边框化。IGZO(indium gallium zinc oxide)具有高的迁移率，和良好的器件稳定性，
目前广泛的应用于IGZO‑GOA电路中。

[0003] 现阶段，市场上的面板的分辨率主要为全高清(Full High Definition，FHD)及4K，开发更高解析度面板(如8K)已经成为市场趋势，随着面板分辨率的升高，为了满足GOA
电路对面板行扫描线的驱动力，GOA电路中上拉电路薄膜晶体管(Thin Film Transistor，
TFT)的尺寸必须足够大，随着该TFT尺寸的增加，TFT的寄生电容随之增加。由于该TFT的漏
(Drain)端连接时钟(CK)信号，当CK信号由低电位升为高电位时，预充点电位信号被上拉至
高电位，这易导致缓冲TFT误打开，GOA输出高电压，进而导致数据(data)信号误写入。

[0004] 因此，如何减少GOA电路中预充点及输出信号的波纹(ripple)，防止数据信号误写入成为了本领域技术人员亟待解决的技术问题和始终研究的重点。

发明内容

[0005] 有鉴于此，本发明实施例提供了一种GOA电路，以解决现有GOA电路中预充点及输出信号的波纹造成的数据信号误写入的问题。

[0006] 为此，本发明实施例提供了如下技术方案：

[0007] 本发明第一方面提供了一种GOA电路，包括多个级联的GOA单元，每一个单级GOA单元均包括节点Q和分别电性连接于节点Q的上拉控制模块、上拉模块、下传模块、下拉模块和
下拉维持模块；

[0008] 所述上拉控制模块用于拉升所述节点Q的电位；

[0009] 所述上拉模块用于在所述节点Q的电位控制下输出输出信号；

[0010] 所述下传模块用于在所述节点Q的电位控制下输出级传信号；

[0011] 所述下拉模块用于将所述节点Q的电位拉低为低电位，并用于将所述输出级传信号拉低为低电位；

[0012] 所述下拉维持模块用于将所述节点Q的电位维持在低电位，并用于将所述输出级传信号维持在低电位；

[0013] 所述上拉控制模块包括电性连接于节点Q的稳压模块，所述稳压模块用于对所述节点Q的电压进行分压。

[0014] 进一步地，多个级联的GOA单元包括第N级GOA单元，其中N为大于1的正整数，所述上拉控制模块接入输出信号Out(N)及级传信号Cout(N‑1)并电性连接第一节点Q(N)，用于
在所述级传信号Cout(N‑1)的控制下依据输出信号Out(N)上拉所述第一节点Q(N)的电位；

[0015] 所述上拉模块接入第二时钟信号CKB并电性连接所述第一节点Q(N)，用于在所述第一节点Q(N)的电位控制下依据所述第二时钟信号CKB输出输出信号Out(N)；

[0016] 所述下传模块接入所述第二时钟信号CKB并电性连接所述第一节点Q(N)，用于在所述第一节点Q(N)的电位控制下依据所述第二时钟信号CKB输出级传信号Cout(N)；

[0017] 所述下拉模块接入级传信号Cout(N+1)、第一电位信号VGL1、第二电位信号VGL2及输出信号Out(N)，并电性连接所述第一节点Q(N)，用于在级传信号Cout(N+1)的控制下将所
述第一节点Q(N)的电位变化至所述第一电位信号VGL1的电位并将所述输出信号Out(N)的
电位变化至所述第二电位信号VGL2的电位；

[0018] 所述下拉维持模块包括第一下拉维持模块和第二下拉维持模块；

[0019] 所述第一下拉维持模块接入所述第一电位信号VGL1并电性连接所述第一节点Q(N)及第二节点QB(N)，用于在所述第二节点QB(N)的电位控制下将所述第一节点Q(N)的电
位维持在所述第一电位信号VGL1的电位；

[0020] 所述第二下拉维持模块接入所述第二电位信号VGL2、所述输出信号Out(N)并电性连接所述第二节点QB(N)，用于在所述第二节点QB(N)的电位控制下将所述输出信号Out(N)
的电位维持在所述第二电位信号VGL2的电位。

[0021] 进一步地，所述稳压模块包括薄膜晶体管T13；

[0022] 所述薄膜晶体管T13的栅极连接所述节点Q(N)；

[0023] 所述薄膜晶体管T13的源极和漏极接入所述第一电位信号VGL1；

[0024] 所述上拉控制模块还包括薄膜晶体管T11、薄膜晶体管T12及薄膜晶体管T6；所述薄膜晶体管T11的栅极接入级传信号Cout(N‑1)，源极接入输出信号Out(N)，漏极电性连接
所述薄膜晶体管T12的源极；所述薄膜晶体管T12的栅极接入级传信号Cout(N‑1)，漏极电性
连接所述第一节点Q(N)；

[0025] 所述薄膜晶体管T6的栅极接入级传信号Cout(N)，源极电性连接所述薄膜晶体管T11的漏极，漏极电性连接所述上拉模块。

[0026] 所述上拉模块包括薄膜晶体管T21、薄膜晶体管T23及自举电容Cbt；所述薄膜晶体管T21的栅极电性连接第一节点Q(N)，源极接入所述第二时钟信号CKB，漏极输出所述输出
信号Out(N)；所述薄膜晶体管T23的栅极电性连接第一节点Q(N)，源极接入第二时钟信号
CKB，漏极电性连接薄膜晶体管T6的漏极；所述自举电容Cbt的一端电性连接第一节点Q(N)，
另一端接入输出信号Out(N)。

[0027] 进一步地，所述薄膜晶体管T13和所述薄膜晶体管T21的尺寸相同。

[0028] 进一步地，所述薄膜晶体管T13的宽长比为2000μm:8μm。

[0029] 进一步地，所述稳压模块包括薄膜晶体管T13；

[0030] 所述薄膜晶体管T13的栅极连接所述节点Q；

[0031] 所述薄膜晶体管T13的源极和漏极接入第一电位信号VGL1。

[0032] 进一步地，所述薄膜晶体管T13为IGZO薄膜晶体管。

[0033] 进一步地，所述薄膜晶体管T13包括叠置的玻璃衬底、栅电极、氧化物半导体层、栅绝缘层、源极以及漏极。

[0034] 进一步地，所述反相器包括薄膜晶体管T51、薄膜晶体管T52、薄膜晶体管T53及薄膜晶体管T54；所述薄膜晶体管T51的栅极及源极均接入恒压高电位VGH，漏极电性连接薄膜
晶体管T52的源极；所述薄膜晶体管T52的栅极电性连接所述第一节点Q(N)，漏极接入所述
第一电位信号VGL1；所述薄膜晶体管T53的栅极电性连接薄膜晶体管T51的漏极，源极接入
所述恒压高电位VGH，漏极电性连接所诉第二节点QB(N)；所述薄膜晶体管T54的栅极电性连
接第一节点Q(N)，源极电性连接第二节点QB(N)，漏极接入第一电位信号VGL1。

[0035] 本发明第二方面提供了一种显示面板，包括第一方面所述的任一项GOA电路。

[0036] 本发明实施例技术方案，具有如下优点：

[0037] 本发明实施例提供了一种GOA电路。现有的GOA电路中随着上拉电路的薄膜晶体管尺寸的增加，薄膜晶体管的寄生电容随之增加。由于该薄膜晶体管的漏端连接时钟信号，当
时钟信号由低电位升为高电位时，预充点电位信号被上拉至高电位，这易导致缓冲薄膜晶
体管误打开，GOA输出高电压，进而导致数据信号误写入。本发明在通过稳压模块对预充点
进行分压，能够有效抑制预充点的波纹。

附图说明

[0038] 为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的
附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前
提下，还可以根据这些附图获得其他的附图。

[0039] 图1为一种现有GOA电路的电路图；

[0040] 图2是图1所示GOA电路的输出信号图；

[0041] 图3是根据本发明实施例的GOA电路的电路图；

[0042] 图4是图3所示GOA电路中T13的C‑V曲线图；

[0043] 图5是图3所示GOA电路中Q点的输出波形图。

具体实施方式

[0044] 下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于
本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施
例，都属于本申请保护的范围。

[0045] 在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时
针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于
描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特
定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于
描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。
由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在
本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

[0046] 在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可
以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间
接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术
人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。

[0047] 在本申请中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它
们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特
征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在
第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示
第一特征水平高度小于第二特征。

[0048] 下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并
且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，
这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的
关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以
意识到其他工艺的应用和/或其他材料的使用。

[0049] GOA，即Gate Driver onArray或者Gate On Array，是TFT.LCD中的一种设计，基本概念是将LCD Panel的栅极驱动器集成在玻璃基板上，形成对面板的扫描驱动。GOA技术相
比传统的COF和COG工艺，不仅节省成本，同时由于可以省去栅极方向绑定的工艺，对提升产
能极为有利，并提高了TFT‑LCD面板的集成度。GOA技术减少了栅极驱动Ic的使用量，降低了
功耗和成本，因此是一种绿色技术。现有的GOA电路包括多级GOA单元，每一级GOA单元均包
括上拉控制模块、上拉模块、下传模块、下拉模块及下拉维持模块，其中，上拉控制模块用于
上拉第一节点的电位，上拉模块用于在第一节点的电位控制下输出输出信号，下传模块用
于在第一节点的电位控制下输出级传信号，下拉模块用于对第一节点及输出信号的电位进
行下拉，而下拉维持模块用于受第一节点的电位控制将第一节点及输出信号的电位维持在
低电位。图1为一种现有GOA电路的电路图。图2是图1所示GOA电路的输出信号图，如图2所
示，当第二时钟信号CKB从低电位升至高电位时，Q点电位被耦合至高电位，造成T21误打开，
Out(N)误输出，最终导致data信号误写入。图3是根据本发明实施例的GOA电路的电路图，如
图3所示，本申请提供了一种GOA电路，包括多个级联的GOA单元，每一个单级GOA单元均包括
节点Q和分别电性连接于节点Q的上拉控制模块31、上拉模块32、下传模块33、下拉模块34和
下拉维持模块35；上拉控制模块31用于拉升节点Q的电位；上拉模块32用于在节点Q的电位
控制下输出输出信号；下传模块33用于在节点Q的电位控制下输出级传信号；下拉模块34用
于将节点Q的电位拉低为低电位；下拉模块34还用于将输出级传信号拉低为低电位；下拉维
持模块35用于将节点Q的电位维持在低电位；下拉维持模块35还用于将输出级传信号维持
在低电位；上拉控制模块31包括电性连接于节点Q的稳压模块；稳压模块用于对节点Q的电
压进行分压。

[0050] 本实施例中，稳压模块用于在节点Q的控制下对Q点的电压进行分压。

[0051] 区别于现有技术，本申请提供了一种GOA电路，该GOA电路的上拉模块32包括稳压模块。该稳压模块在节点Q的控制下对Q点的电压进行分压能够有效抑制节点Q的波纹。

[0052] 在一个具体的实施方式中稳压模块包括薄膜晶体管T13，薄膜晶体管T13的栅极连接节点Q，薄膜晶体管T13的源极和漏极接入第一电位信号VGL1。

[0053] 图4是图3所示GOA电路中T13的C‑V曲线图，如图4所示，Q点控制T13的顶栅，第一电位信号VGL1控制薄膜晶体管T13的底栅，当第二时钟信号CKB由低电位升为高电位时，如果Q
点电位被第二时钟信号CKB耦合至高电位时，薄膜晶体管T13的开启，薄膜晶体管T13打开，
薄膜晶体管T13的开态电容较大，薄膜晶体管T13的寄生电容能够对Q点的电压进行分压。图
5是图3所示GOA电路中Q点的输出波形图，如图5所示，传统GOA电路相比，Q点的波纹被有效
抑制住。

[0054] 在一个具体的实施方式中，薄膜晶体管T13的尺寸与薄膜晶体管T21相当(W:L＝2000μm:8μm)，同时薄膜晶体管T31的功能带反馈性的，如果第二时钟信号CKB通过薄膜晶体
管T21，薄膜晶体管T22，薄膜晶体管T23对Q点的信号耦合能力不强，薄膜晶体管T13的开启
较为微弱，薄膜晶体管T13的寄生电容也会比较小，对Q点的分压会比较小。

[0055] 在一个具体的实施方式中薄膜晶体管T13为IGZO薄膜晶体管。

[0056] 区别于现有技术，本申请提供了一种GOA电路，包括IGZO薄膜晶体管，具有高的迁移率，和良好的器件稳定性。

[0057] 在一个具体实施方式中，薄膜晶体管T13包括叠置的玻璃衬底、栅电极、氧化物半导体层、栅绝缘层、源极以及漏极。

[0058] 在一个具体的实施方式中，设N为正整数，除了第一级及最后一级GOA单元外，在第N级GOA单元中，上拉控制模块31接入第N级GOA单元的输出信号Out(N)及第N‑1级GOA单元的
级传信号Cout(N‑1)并电性连接第一节点Q(N)，用于在第N‑1级GOA单元的级传信号Cout(N‑
1)的控制下依据第N级GOA单元的输出信号Out(N)上拉第一节点Q(N)的电位；

[0059] 上拉模块32接入第二时钟信号CKB并电性连接第一节点Q(N)，用于在第一节点Q(N)的电位控制下依据第二时钟信号CKB输出输出信号Out(N)；

[0060] 下传模块33接入第二时钟信号CKB并电性连接第一节点Q(N)，用于在第一节点Q(N)的电位控制下依据第二时钟信号CKB输出级传信号Cout(N)；

[0061] 下拉模块34接入第N+1级GOA单元的级传信号Cout(N+1)、第一电位信号VGL1、第二电位信号VGL2及输出信号Out(N)，并电性连接第一节点Q(N)，用于在第N+1级GOA单元的级
传信号Cout(N+1)的控制下将第一节点Q(N)的电位变化至第一电位信号VGL1的电位并将输
出信号Out(N)的电位变化至第二电位信号VGL2的电位；

[0062] 下拉维持模块35包括第一下拉维持模块和第二下拉维持模块；

[0063] 第一下拉维持模块接入第一电位信号VGL1并电性连接第一节点Q(N)及第二节点QB(N)，用于在第二节点QB(N)的电位控制下将第一节点Q(N)的电位维持在第一电位信号
VGL1的电位；

[0064] 第二下拉维持模块接入第二电位信号VGL2、输出信号Out(N)并电性连接第二节点QB(N)，用于在第二节点QB(N)的电位控制下将输出信号Out(N)的电位维持在第二电位信号
VGL2的电位。

[0065] 在一个具体的实施方式中，稳压模块包括薄膜晶体管T13；

[0066] 薄膜晶体管T13的栅极连接节点Q(N)；

[0067] 薄膜晶体管T13的源极和漏极接入第一电位信号VGL1；

[0068] 上拉控制模块31还包括薄膜晶体管T11、薄膜晶体管T12及薄膜晶体管T6；薄膜晶体管T11的栅极接入第N‑1级GOA单元的级传信号Cout(N‑1)，源极接入第N级GOA单元的输出
信号Out(N)，漏极电性连接薄膜晶体管T12的源极；薄膜晶体管T12的栅极接入第N‑1级GOA
单元的级传信号Cout(N‑1)，漏极电性连接第一节点Q(N)；

[0069] 薄膜晶体管T6的栅极接入第N级GOA单元的级传信号Cout(N)，源极电性连接薄膜晶体管T11的漏极，漏极电性连接上拉模块32。

[0070] 上拉模块32包括薄膜晶体管T21、薄膜晶体管T23及自举电容Cbt；薄膜晶体管T21的栅极电性连接第一节点Q(N)，源极接入第二时钟信号CKB，漏极输出输出信号Out(N)；薄
膜晶体管T23的栅极电性连接第一节点Q(N)，源极接入第二时钟信号CKB，漏极电性连接薄
膜晶体管T6的漏极；自举电容Cbt的一端电性连接第一节点Q(N)，另一端接入输出信号Out
(N)。

[0071] 在一个具体的实施方式中，薄膜晶体管T13和薄膜晶体管T21的尺寸相同。

[0072] 本实施例中，薄膜晶体管T13和薄膜晶体管T21的尺寸相同，因此，薄膜晶体管T13的开态电容较大，薄膜晶体管T13的寄生电容能够对Q(N)点的电压进行分压，因此Q(N)点的
波纹被抑制。

[0073] 在一个具体的实施方式中，第一下拉维持模块包括反相器351，反相器351的输入端电性连接第一节点Q(N)，输出端电性连接第二节点QB(N)。

[0074] 在一个具体的实施方式中，反相器351包括薄膜晶体管T51、薄膜晶体管T52、薄膜晶体管T53及薄膜晶体管T54；薄膜晶体管T51的栅极及源极均接入恒压高电位VGH，漏极电
性连接薄膜晶体管T52的源极；薄膜晶体管T52的栅极电性连接第一节点Q(N)，漏极接入第
一电位信号VGL1；薄膜晶体管T53的栅极电性连接薄膜晶体管T51的漏极，源极接入恒压高
电位VGH，漏极电性连接所诉第二节点QB(N)；薄膜晶体管T54的栅极电性连接第一节点Q
(N)，源极电性连接第二节点QB(N)，漏极接入第一电位信号VGL1。

[0075] 在一个具体的实施方式中，薄膜晶体管T13的宽长比为2000μm:8μm。

[0076] 在一个具体的实施方式中，设N为正整数，除了第一级及最后一级GOA单元外，在第N级GOA单元中，上拉控制模块31包括稳压模块；稳压模块包括薄膜晶体管T13；薄膜晶体管
T13的栅极连接节点Q(N)；薄膜晶体管T13的源极和漏极接入第一电位信号VGL1；上拉控制
模块31还包括薄膜晶体管T11、薄膜晶体管T12及薄膜晶体管T6；薄膜晶体管T11的栅极接入
第N‑1级GOA单元的级传信号Cout(N‑1)，源极接入第N级GOA单元的输出信号Out(N)，漏极电
性连接薄膜晶体管T12的源极；薄膜晶体管T12的栅极接入第N‑1级GOA单元的级传信号Cout
(N‑1)，漏极电性连接第一节点Q(N)；薄膜晶体管T6的栅极接入第N级GOA单元的级传信号
Cout(N)，源极电性连接薄膜晶体管T11的漏极，漏极电性连接上拉模块32。

[0077] 上拉模块32包括薄膜晶体管T21、薄膜晶体管T23及自举电容Cbt；薄膜晶体管T21的栅极电性连接第一节点Q(N)，源极接入第二时钟信号CKB，漏极输出输出信号Out(N)；薄
膜晶体管T23的栅极电性连接第一节点Q(N)，源极接入第二时钟信号CKB，漏极电性连接薄
膜晶体管T6的漏极；自举电容Cbt的一端电性连接第一节点Q(N)，另一端接入输出信号Out
(N)。

[0078] 下传模块33包括薄膜晶体管T22；薄膜晶体管T22的栅极电性连接第一节点Q(N)；源极接入第二时钟信号CKB，漏极输出级传信号Cout(N)。

[0079] 下拉模块34包括薄膜晶体管T31、薄膜晶体管T32及薄膜晶体管T33；薄膜晶体管T31的栅极接入第N+1级GOA单元的级传信号Cout(N+1)，源极接入输出信号Out(N)，漏极接
入第二电位信号VGL2；薄膜晶体管T32的栅极接入第N+1级GOA单元的级传信号Cout(N+1)，
源极电性连接第一节点Q(N)，漏极电性连接薄膜晶体管T33的源极及薄膜晶体管T6的源极；
薄膜晶体管T33的栅极接入第N+1级GOA单元的级传信号Cout(N+1)，漏极接入第一电位信号
VGL1。

[0080] 下拉维持模块35包括反相器351。该反相器351包括薄膜晶体管T51、薄膜晶体管T52、薄膜晶体管T53及薄膜晶体管T54；薄膜晶体管T51的栅极及源极均接入恒压高电位
VGH，漏极电性连接薄膜晶体管T52的源极；薄膜晶体管T52的栅极电性连接第一节点Q(N)，
漏极接入第一电位信号VGL1；薄膜晶体管T53的栅极电性连接薄膜晶体管T51的漏极，源极
接入恒压高电位VGH，漏极电性连接所诉第二节点QB(N)；薄膜晶体管T54的栅极电性连接第
一节点Q(N)，源极电性连接第二节点QB(N)，漏极接入第一电位信号VGL1。

[0081] 下拉维持模块35还包括薄膜晶体管T41、薄膜晶体管T42、薄膜晶体管T43、薄膜晶体管T44、薄膜晶体管T45；薄膜晶体管T41的栅极电性连接第二节点QB(N)，源极接入输出信
号Out(N)，漏极接入第二电位信号VGL2；薄膜晶体管T42的栅极电性连接第二节点QB(N)，源
极接入级传信号Cout(N)，漏极接入第一电位信号VGL1；薄膜晶体管T43的栅极电性连接第
二节点QB(N)，源极电性连接薄膜晶体管T6的漏极，漏极接入第二电位信号VGL2；薄膜晶体
管T44的栅极电性连接第二节点QB(N)，源极电性连接第一节点Q(N)，漏极电性连接薄膜晶
体管T45的源极及薄膜晶体管T6的源极；薄膜晶体管T45的栅极电性连接第二节点QB(N)，漏
极接入第一电位信号VGL1。

[0082] 区别于现有技术，本申请提供了一种GOA电路，包括多个级联的GOA单元，每一个单级GOA单元均包括上拉控制模块31、上拉模块32、下传模块33、下拉模块34和下拉维持模块
35。上拉控制模块31包括双栅结构的薄膜晶体管T13。该上拉控制模块31能够控制上拉电路
的打开时间，抑制Q(N)点与输出信号的波纹。当第二时钟信号CKB由低电位升为高电位时，
如果Q(N)点电位被第二时钟信号CKB耦合至高电位时，薄膜晶体管T13的开启。T13的尺寸与
T21相当(W:L＝2000μm:8μm)，因此，T13的开态电容较大，T13的寄生电容能够对Q(N)点的电
压进行分压，因此Q(N)点的波纹被抑制，同时薄膜晶体管T31的功能带反馈性的，如果第二
时钟信号CKB通过薄膜晶体管T21，薄膜晶体管T22，薄膜晶体管T23对Q(N)点的信号耦合能
力不强，薄膜晶体T13的开启较为微弱，薄膜晶体T13的寄生电容也会比较小，对Q(N)点的分
压会比较小。薄膜晶体管T6的作用是将N点电位拉高，减少Q(N)点的漏电流。上拉模块32主
要负责将时钟信号转变为级传信号Cout(N)与输出信号Out(N)。自举电容Cbt的作用是负责
Q(N)点电位的二次抬升，这有利于Out(N)输出下拉模块34负责在第一时间将Q(N)点电位拉
低为低电位，并第一时间将输出信号Out(n)的电位拉低为低电位。下拉维持电路负责将Q
(N)点电位维持在低电位状态，并负责将输出信号Out(N)维持在低电位状态，反相器351的
作用是将Q(N)点与QB(N)点的电位反相。

[0083] 本发明还提供了一种显示面板，包括上述任一实施例提供的GOA电路。

[0084] 虽然结合附图描述了本发明的实施例，但是本领域技术人员可以在不脱离本发明的精神和范围的情况下作出各种修改和变型，这样的修改和变型均落入由所附权利要求所
限定的范围之内。