延迟锁相环的鉴相电路

摘要

本发明提供了一种延迟锁相环的鉴相电路，包括分频电路、重定时电路、参考延时电路和鉴相器主体电路，所述分频电路与所述重定时电路连接，所述重定时电路与所述参考延时电路连接，所述参考延时电路与所述鉴相器主体电路连接。所述延迟锁相环的鉴相电路中，包括分频电路、重定时电路、参考延时电路和鉴相器主体电路，在所述鉴相器主体电路的基础上增加了所述分频电路、所述重定时电路和所述参考延时电路，从而能够将延迟后的分频参考时钟与分频反馈时钟对齐，从而扩大了锁相环的锁定范围。

权利要求

1.一种延迟锁相环的鉴相电路，其特征在于，包括分频电路、重定时电路、参考延时电路和鉴相器主体电路，所述参考延时电路与所述鉴相器主体电路连接，所述分频电路包括第一分频器和第二分频器，所述第一分频器的第一输入端接入参考时钟信号，所述第二分频器的第一输入端接入反馈时钟信号，所述第一分频器的第二输入端和所述第二分频器的第二输入端接入复位信号，所述重定时电路包括第一触发器和第二触发器，所述第一触发器的第一输入端与所述第一分频器的输出端连接，所述第二触发器的第一输入端与所述第二分频器的输出端连接，所述第一触发器的第二输入端接入参考时钟信号，所述第二触发器的第二输入端接入反馈时钟信号，所述第一触发器的第三输入端和所述第二触发器的第三输入端接入复位信号，所述第一触发器的输出端与所述参考延时电路连接，所述第二触发器的输出端与所述鉴相器主体电路连接，所述参考延时电路包括第三触发器，所述第三触发器的第一输入端与所述第一触发器的输出端连接，所述第三触发器的第二输入端接入参考时钟信号，所述第三触发器的第三输入端接入复位信号，所述鉴相器主体电路包括第四触发器、第五触发器、与门和或门，所述第四触发器的第二输入端与所述第三触发器的输出端连接，所述第五触发器的第二输入端与所述第二触发器的输出端连接，所述第四触发器的第三输入端和所述第五触发器的输入端均与所述或门的输出端连接，所述第四触发器的输出端与所述与门的第一输入端连接，所述第五触发器的输出端与所述与门的第二输入端连接，所述与门的输出端与所述或门的第一输入端连接，所述或门的第二输入端接入复位信号，所述第四触发器的第一输入端和所述第五触发器的第一输入端接入高电平信号。

2.根据权利要求1所述的延迟锁相环的鉴相电路，其特征在于，所述第一分频器和所述第二分频器均包括m个级联的触发器，m为大于1的自然数。

3.根据权利要求2所述的延迟锁相环的鉴相电路，其特征在于，所述第一分频器和所述第二分频器均16分频器。

4.根据权利要求2所述的延迟锁相环的鉴相电路，其特征在于，所述第一分频器和所述第二分频器的分频系数均大于或等于2。

说明书

延迟锁相环的鉴相电路

技术领域

[0001] 本发明涉及延迟锁相环技术领域，尤其涉及一种延迟锁相环的鉴相电路。

背景技术

[0002] 延迟锁相环(delay lock loop，DLL)广泛应用于高速数据传输中，特别是在双倍数据速率(Double Data Rate，DDR)和串行器(SERializer，SERDES)系统中用DLL来补偿时
钟分布网络的偏移。

[0003] DLL的典型结构如图1所示，包括鉴相器(phase detector，PD)、电荷泵(charge pump，CP)、环路滤波器(loop filter，LPF)和压控延迟链(voltage control delay line，
VCDL)，参考时钟ref_clk和经过VCDL后得到的反馈时钟fbk_clk为PD的输入，PD通过比较
ref_clk和fbk_clk的相位差来控制CP对LPF的充放电，从而得到VCDL的控制电压vctrl。

[0004] PD的典型结构如图2所示，包括第一D触发器、第二D触发器、或门和与门，第一D触发器的输出端输出控制电荷泵充电的up信号，且与与门的第一输入端连接，第二D触发器的
输出端输出控制电荷泵放电的dn信号，且与与门的第二输出端连接，所述与门的输出端与
或门的第一输入端连接，第一D触发器的复位信号端和第二D触发器的复位信号端均与或门
的输出端连接，或门的第二输入端接入复位信号reset，第一D触发器的时钟接入端接入参
考时钟ref_clk，第二D触发器的时钟接入端接入反馈时钟，第一D触发器的D输入端和第二D
触发器的D输入端接入高电平。

[0005] PD的工作时序如图3所示，对应的输入输出曲线如图4所示，图4中，横坐标为fbk_clk相对于ref_clk的延迟时间delay，纵坐标为图3中up信号和dn信号之间脉宽的差值pd_
out，如果fbk_clk和ref_clk的delay不为参考时钟周期Tclk的整数倍，反馈环路会通过改
变vctrl来控制延迟链的延迟，从而达到自动矫正的目的。但如果VCDL的初始delay值小于
Tclk的二分之一，或者大于Tclk的二分之三，DLL环路则会如图5所示的无法锁定或者锁定
在多周期处。而为了将DLL锁定在clk_out相对于ref_clk延迟一个周期处，压控延迟链的延
迟范围T_(d_vcdl)应满足：1/2T_clk延迟范围较小。

[0006] 因此，有必要提供一种新型的延迟锁相环的鉴相电路以解决现有技术中存在的上述问题。

发明内容

[0007] 本发明的目的在于提供一种延迟锁相环的鉴相电路，提高延迟锁相环的锁定范围。

[0008] 为实现上述目的，本发明的所述延迟锁相环的鉴相电路，包括分频电路、重定时电路、参考延时电路和鉴相器主体电路，所述分频电路与所述重定时电路连接，所述重定时电
路与所述参考延时电路连接，所述参考延时电路与所述鉴相器主体电路连接。

[0009] 本发明的有益效果在于：包括分频电路、重定时电路、参考延时电路和鉴相器主体电路，在所述鉴相器主体电路的基础上增加了所述分频电路、所述重定时电路和所述参考
延时电路，从而能够将延迟后的分频参考时钟与分频反馈时钟对齐，从而提高延迟锁相环
的锁定范围。

[0010] 优选地，所述分频电路包括第一分频器和第二分频器，所述第一分频器的第一输入端接入参考时钟信号，所述第二分频器的第一输入端接入反馈时钟信号，所述第一分频
器的第二输入端和所述第二分频器的第二输入端接入复位信号。其有益效果在于：便于实
现对参考时钟和反馈时钟的分频。

[0011] 进一步优选地，所述第一分频器和所述第二分频器均包括m个级联的触发器，m为大于1的自然数。其有益效果在于：结构简单，成本低。

[0012] 进一步优选地，所述第一分频器和所述第二分频器均16分频器。

[0013] 进一步优选地，所述第一分频器和所述第二分频器的分频系数均大于或等于2。

[0014] 进一步优选地，所述重定时电路包括第一触发器和第二触发器，所述第一触发器的第一输入端与所述第一分频器的输出端连接，所述第二触发器的第一输入端与所述第二
分频器的输出端连接，所述第一触发器的第二输入端接入参考时钟信号，所述第二触发器
的第二输入端接入反馈时钟信号，所述第一触发器的第三输入端和所述第二触发器的第三
输入端接入复位信号。其有益效果在于：便于将分频后的时钟相位信息重新定时到输入时
钟上，从而保留参考时钟和反馈时钟的相位差信息。

[0015] 进一步优选地，所述参考延时电路包括第三触发器，所述第三触发器的第一输入端与所述第一触发器的输出端连接，所述第三触发器的第二输入端接入参考时钟信号，所
述第三触发器的第三输入端接入复位信号。其有益效果在于：便于使分频后的参考时钟延
迟一个参考时钟周期。

[0016] 进一步优选地，所述鉴相器主体电路包括第四触发器、第五触发器、与门和或门，所述第四触发器的第二输入端与所述第三触发器的输出端连接，所述第五触发器的第二输
入端与所述第二触发器的输出端连接，所述第四触发器的第三输入端和所述第五触发器的
输入端均与所述或门的输出端连接，所述第四触发器的输出端与所述与门的第一输入端连
接，所述第五触发器的输出端与所述与门的第二输入端连接，所述与门的输出端与所述或
门的第一输入端连接，所述或门的第二输入端接入复位信号，所述第四触发器的第一输入
端和所述第五触发器的第一输入端接入高电平信号。

附图说明

[0017] 图1为现有技术中延迟锁相环的电路框图；

[0018] 图2为现有技术中鉴相器的电路框图；

[0019] 图3为图2中鉴相器的工作时序图；

[0020] 图4为图2中鉴相器在图3工作时序下的输入输出曲线图；

[0021] 图5为现有技术中延迟锁相环正确锁定和错误锁定的工作时序图；

[0022] 图6为本发明的延迟锁相环的鉴相电路框图；

[0023] 图7为本发明的第一分频器的电路框图；

[0024] 图8为本发明的鉴相器主体电路的输入输出曲线图。

具体实施方式

[0025] 为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实
施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造
性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，此处使
用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常
意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该
词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。

[0026] 针对现有技术存在的问题，本发明的实施例提供了一种延迟锁相环的鉴相电路，参照图6，所述延迟锁相环的鉴相电路包括分频电路10、重定时电路20、参考延时电路30和
鉴相器主体电路40，所述分频电路10与所述重定时电路20连接，所述重定时电路20与所述
参考延时电路30连接，所述参考延时电路30与所述鉴相器主体电路40连接。

[0027] 本发明的一些实施例中，参照图6，所述分频电路1包括第一分频器11和第二分频器12，所述第一分频器11的第一输入端接入参考时钟信号，所述第二分频器12的第一输入
端接入反馈时钟信号，所述第一分频器11的第二输入端和所述第二分频器12的第二输入端
接入复位信号。

[0028] 本发明的一些实施例中，所述第一分频器和所述第二分频器均包括m个级联的触发器，m为大于1的自然数。

[0029] 本发明的一些具体实施例中，所述第一分频器和所述第二分频器均16分频器。具体地，参照图6和图7，所述第一分频器11包括第六触发器111、第七触发器112、第八触发器
113和第九触发器114，所述第六触发器111的第一输入端和第二输出端相互连接，所述第六
触发器111的第一输出端与所述第七触发器112的第二输入端连接，所述第七触发器112的
第一输入端和第二输出端相互连接，所述第七触发器112的第一输出端与所述第八触发器
113的第二输入端连接，所述第八触发器113的第一输入端和第二输出端相互连接，所述第
八触发器113的第一输出端与所述第九触发器114的第二输入端连接，所述第九触发器114
的第一输入端和第二输出端相互连接，所述第六触发器111、所述第七触发器112、所述第八
触发器113和所述第九触发器114的第三输出端接入复位信号reset，所述第六触发器111的
第二输入端为所述第一分频器11的第一输入端，所述第九触发器114的第一输出端为所述
第一分频器11的输出端。

[0030] 本发明的一些实施例中，所述第一分频器和所述第二分频器的分频系数均大于或等于2。

[0031] 本发明的一些实施例中，参照图6，所述重定时电路2包括第一触发器21和第二触发器22，所述第一触发器21的第一输入端与所述第一分频器11的输出端连接，所述第二触
发器22的第一输入端与所述第二分频器12的输出端连接，所述第一触发器21的第二输入端
接入参考时钟信号，所述第二触发器22的第二输入端接入反馈时钟信号，所述第一触发器
21的第三输入端和所述第二触发器22的第三输入端接入复位信号。由于分频器本身存在延
迟的不确定性，所述重定时电路2可以将分频后的时钟相位信息重新定位到输入时钟上，从
而保留参考时钟和反馈时钟之间的相位差。

[0032] 本发明的一些实施例中，参照图6，所述参考延时电路3包括第三触发器31，所述第三触发器31的第一输入端与所述第一触发器21的输出端连接，所述第三触发器31的第二输
入端接入参考时钟信号，所述第三触发器31的第三输入端接入复位信号。所述参考延时电
路.用于将分频后的参考时钟延迟一个参考时钟周期Tclk。

[0033] 本发明的一些实施例中，参照图6，所述鉴相器主体电路4包括第四触发器41、第五触发器42、与门43和或门44，所述第四触发器41的第二输入端与所述第三触发器31的输出
端连接，所述第五触发器42的第二输入端与所述第二触发器22的输出端连接，所述第四触
发器41的第三输入端和所述第五触发器42的输入端均与所述或门44的输出端连接，所述第
四触发器41的输出端与所述与门43的第一输入端连接，所述第五触发器42的输出端与所述
与门43的第二输入端连接，所述与门43的输出端与所述或门44的第一输入端连接，所述或
门44的第二输入端接入复位信号，所述第四触发器41的第一输入端和所述第五触发器42的
第一输入端接入高电平信号。其中，所述第四触发器41的输出端输出控制电荷泵充电的up
信号，所述第五触发器42的输出端输出控制电荷泵放电的dn信号。

[0034] 上述触发器均为D触发器，触发器的第一输入端为D触发器的D输入端，触发器的第二输入端为D触发器的时钟接入端，触发器的第三输入端为D触发器的复位信号reset接入
端，触发器的第一输出端为Q输出端，触发器的第二输出端为Q非输出端，且在未特殊说明的
情况下，触发器的输出端默认为Q输出端，参考时钟标记为ref_clk，反馈时钟标记为fbk_
clk，复位信号标记为reset。

[0035] 参照图6和图8，所述第一分频器11和所述第二分频器12的分频系数为N，N大于或等于2，所述鉴相器主体电路40输入时钟信号的周期为NTclk，所述第二触发器22输出的
fbk_div信号相对于所述第三触发器31输出的ref_div信号延迟T_(d_vcdl)‑T_clk，其中，
T_(d_vcdl)为压控延迟链的延迟范围，T_clk为参考时钟周期。为了让DLL正确锁定，就要保
证锁定时fbk_div信号相对于ref_div信号的延迟为零，由此，可以得到压控延迟链的延迟
范围为‑N/2T_clk在一定的延迟，所以0相环的鉴相电路极大的扩展了压控延迟链的延迟范围，从而扩大了锁相环的锁定范围，便
于解决延迟锁相环出现错锁的问题，而且降低了鉴相器主体电路40以及电荷泵的工作频
率，降低了电路功耗，并简化了电路。

[0036] 虽然在上文中详细说明了本发明的实施方式，但是对于本领域的技术人员来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解，这种修改和变化都
属于权利要求书中所述的本发明的范围和精神之内。而且，在此说明的本发明可有其它的
实施方式，并且可通过多种方式实施或实现。