存储器装置并行化器转让专利
申请号 : CN201880076986.7
文献号 : CN111418013B
文献日 : 2021-03-12
发明人 : D·B·彭妮
申请人 : 美光科技公司
摘要 :
权利要求 :
1.一种存储器装置,其包括:
多个存储体,其被配置成存储数据;
输入缓冲器,其被配置成接收输入数据并输出串行数据;
串行移位寄存器,其被配置成移入所述串行数据并将所述串行数据作为并行数据以并行格式输出;
并行寄存器,其从所述串行移位寄存器接收所述并行数据并直接从所述输入缓冲器接收缓冲数据,其中所述并行寄存器被配置成将所述并行数据和所述缓冲数据传递到数据写入总线以存储在所述多个存储体中;和串行到并行转换电路系统,其控制从所述串行移位寄存器和所述输入缓冲器加载所述并行寄存器,其中所述串行到并行转换电路系统利用第一加载信号将所述缓冲数据加载到所述并行寄存器中并利用第二加载信号将所述并行数据加载到所述并行寄存器中。
2.根据权利要求1所述的存储器装置,其中所述缓冲数据仅包括待被写入所述多个存储体的所述输入数据的最后一位。
3.根据权利要求1所述的存储器装置,其中所述并行寄存器包括寄存器锁存器的多个锁存器,所述寄存器锁存器至少部分地基于所述第二加载信号来锁存来自所述串行到并行转换电路系统的数据。
4.根据权利要求3所述的存储器装置,其中所述并行寄存器包括输入缓冲器锁存器,所述输入缓冲器锁存器锁存来自所述输入缓冲器的位而不移位到所述串行移位寄存器中,其中所述输入缓冲器锁存器至少部分地基于所述第一加载信号来锁存数据。
5.根据权利要求4所述的存储器装置,其中所述并行寄存器包括循环冗余校验CRC锁存器,所述CRC锁存器至少部分地基于CRC加载信号来锁存来自所述输入缓冲器的CRC位。
6.根据权利要求5所述的存储器装置,其中在已经传递所述位之后,从输入缓冲器传递所述CRC位。
7.根据权利要求1所述的存储器装置,其中所述串行到并行转换电路系统包括门控电路系统,所述门控电路系统使用多个使能信号来选择性地切断从所述输入缓冲器传递的所述数据,使其不能到达所述并行寄存器。
8.根据权利要求7所述的存储器装置,其包括第一时序链,所述第一时序链生成所述第二加载信号,其中所述第一时序链包括第一延迟,所述第一延迟通过所述门控电路系统设置了所述多个使能信号中的第一使能信号用于通过来自所述串行移位寄存器的位的宽度。
9.根据权利要求8所述的存储器装置,其包括第二时序链,所述第二时序链生成所述第一加载信号,其中所述第二时序链包括第二延迟,所述第二延迟通过所述门控电路系统设置了所述多个使能信号中的第二使能信号用于通过旁通所述串行移位寄存器的位的宽度。
10.根据权利要求9所述的存储器装置,其包括循环冗余校验CRC时序链,所述CRC时序链生成CRC加载信号,其中所述CRC时序链包括CRC延迟,所述CRC延迟通过所述门控电路系统设置了所述多个使能信号中的CRC使能信号用于通过旁通所述串行移位寄存器的CRC位的宽度。
11.一种存储器装置,其包括:多个存储体,其被配置成存储数据;
输入缓冲器,其被配置成接收输入数据并输出串行数据;
串行移位寄存器,其被配置成移入所述串行数据并将所述串行数据作为并行数据以并行格式输出;
并行寄存器,其从所述串行移位寄存器接收所述并行数据并直接从所述输入缓冲器接收缓冲数据,其中所述并行寄存器被配置成将所述并行数据和所述缓冲数据传递到数据写入总线以存储在所述多个存储体中;和串行到并行转换电路系统,其包括门控电路系统,所述门控电路系统使用多个使能信号来选择性地切断从所述输入缓冲器传递的所述数据、所述并行数据和所述缓冲数据,使其不能到达所述并行寄存器。
12.根据权利要求11所述的存储器装置,其中所述并行寄存器包括多个锁存器以将所述并行数据锁存在所述并行寄存器中。
13.根据权利要求11所述的存储器装置,其中所述并行寄存器包括锁存器以锁存来自所述输入缓冲器的所述缓冲数据。
14.根据权利要求11所述的存储器装置,其中并行寄存器包括循环冗余校验CRC锁存器以锁存来自所述输入缓冲器的CRC位。
15.根据权利要求11所述的存储器装置,其中所述门控电路系统包括NAND门,所述NAND门至少部分地基于所述多个使能信号来选择性地切断来自所述并行寄存器的所述并行数据或所述缓冲数据。
16.根据权利要求11所述的存储器装置,其中所述门控电路系统包括多路复用器,所述多路复用器至少部分地基于所述多个使能信号来选择性地切断来自所述并行寄存器的所述并行数据。
17.根据权利要求16所述的存储器装置,其中所述多路复用器至少部分地基于位位置信号来在用于写入所述并行寄存器的低位位置和用于写入所述并行寄存器的高位位置之间进行选择。
18.一种用于存储器装置的操作方法,其包括:在所述存储器装置的输入缓冲器处接收输入数据,以存储在所述存储器装置的多个存储体中;
基于所述输入数据来从所述输入缓冲器输出串行数据;
将所述串行数据的第一部分从所述输入缓冲器移位到串行移位寄存器,所述串行移位寄存器被配置成将所述串行数据的所述第一部分作为并行数据以并行格式输出;
在串行到并行转换电路系统处接收第一和第二加载信号;
使用所述相应第一和第二加载信号且使用所述串行到并行转换电路系统,利用所述串行数据的所述第一部分和第二部分来控制并行寄存器的加载,其中控制所述并行寄存器的加载包括:
使用所述第一加载信号来将所述并行数据加载到所述并行寄存器中;和从所述输入缓冲器将所述串行数据的所述第二部分加载到所述并行寄存器中,而不通过所述串行移位寄存器传递所述第二部分。
19.根据权利要求18所述的方法,其中控制所述并行寄存器的加载包括:通过使用多个使能信号来选择性地阻断所述串行数据的第一和第二部分到达所述并行寄存器,节省所述存储器装置的功率消耗。
20.根据权利要求19所述的方法,其中选择性地阻断所述串行数据的所述第一和第二部分到达所述并行寄存器包括:
将所述多个使能信号中的第一使能信号施加到第一门控电路系统,所述第一门控电路系统被配置成控制所述串行数据的所述第一部分与所述并行寄存器的第一部分的阻断;和将所述多个使能信号中的第二使能信号施加到第二门控电路系统,所述第二门控电路系统被配置成控制所述串行数据的所述第二部分与所述并行寄存器的第二部分的阻断。
说明书 :
存储器装置并行化器
技术领域
存储在存储器装置的存储体中。
背景技术
本数据从串行流转换为并行位,以并行传递到存储体。本转换使用串行到并行转换电路系
统完成。然而,由于使用了大量的触发器和时钟信号(负载较大),串行到并行转换电路系统
可能消耗大量功率。
附图说明
器的单个相位的并行寄存器;
具体实施方式
何工程或设计项目中,都必须做出许多特定于实施方案的决策,以实现开发人员的具体目
标,例如遵守与系统相关和与业务相关的约束(这可能因实施方案而异)。此外,应当理解,
这种开发工作可能是复杂且耗时的,但是对于受益于本公开的普通技术人员而言,这仍将
是设计、生产和制造的常规工作。
器锁存器的传播延迟可能比用于将串行数据移位到并行缓冲器中的移位寄存器级更长。如
下所讨论,本传播延迟为连续的写入操作创建了时序竞争。而且,由于使用了触发器和时钟
信号(负载较大),串行到并行转换电路系统可能消耗大量功率。此外,串行到并行转换电路
系统还可以针对不同的突发长度改变串行到并行转换中的位排序。换句话说,当突发长度
是第一位长度(例如,8)时,位排序可以不同于突发长度是第二位长度(例如,16)时的位排
序。此外,任选的循环冗余校验(CRC)位可以在并行总线的单独加载中向并行总线加入另外
的CRC数据作为写入操作的一部分。
是DDR5 SDRAM装置。与前几代DDR SDRAM相比,DDR5 SDRAM的各种功能可降低功率消耗,增
加带宽并增加存储容量。
存储体12。如将理解,每个DIMM可以包含多个SDRAM存储器芯片(例如,x8或x16存储器芯
片)。每个SDRAM存储器芯片可以包含一或多个存储体12。存储器装置10表示具有多个存储
体12的单个存储器芯片(例如,SDRAM芯片)的一部分。针对DDR5,可以进一步布置存储体12
以形成存储体组。例如,针对8千兆字节(Gb)DDR5SDRAM,存储器芯片可以包含16个存储体
12,布置成8个存储体组,每个存储体组包含2个存储体。针对16Gb DDR5 SDRAM,存储器芯片
可以包含32个存储体12,布置成8个存储体组,例如每个存储体组包含4个存储体。取决于整
个系统的应用和设计,可以利用存储器装置10上的存储体12的各种其它配置、组织和大小。
一或多个输入缓冲器18,所述输入缓冲器18各自缓冲输入的数据。处理器或控制器17可以
向存储器装置10提供各种信号15,以便于待写入存储器装置10或从存储器装置10读取的数
据的发送和接收。
号。通常,双倍数据速率(DDR)存储器利用系统时钟信号的差分对(在本文中被称为真实时
钟信号(Clk_t)和条形时钟信号(Clk_c))。DDR的正时钟沿是指上升真实时钟信号Clk_t与
下降条形时钟信号Clk_c相交的点,而负时钟沿指示下降真实时钟信号Clk_t的转变和条形
时钟信号Clk_c的上升。通常在时钟信号的正沿上输入命令(例如,读取命令、写入命令等),
并且在正和负时钟沿上都发送或接收数据。
30。DLL电路30基于所接收的内部时钟信号CLK来生成相控内部时钟信号LCLK。相控内部时
钟信号LCLK被提供给例如I/O接口16,并且被用作用于确定读取数据的输出时序的时序信
号。
令解码器32。命令解码器32可以从命令总线34接收命令信号并且可以对命令信号进行解码
以提供各种内部命令。例如,命令解码器32可以通过总线36向DLL电路30提供命令信号,以
协调相控内部时钟信号LCLK的生成。例如,相控内部时钟信号LCLK可以用于通过IO接口16
为数据进行时钟控制。
问。如将理解,存储器装置10可以包含各种其它解码器,例如行解码器和列解码器,以便于
对存储体12的访问。在一个实施例中,每个存储体12包含提供必要解码(例如,行解码器和
列解码器)的存储体控制块22,以及其它特征(例如,时序控制和数据控制),以便于送到和
来自存储体12的命令的执行。
线以容纳命令/地址信号(CA<13:0>)。使用时钟信号(Clk_t和Clk_c)来将命令/地址信号进
行时钟控制到命令接口14。命令接口可以包含命令地址输入电路20,所述命令地址输入电
路20被配置成例如通过命令解码器32接收和发送命令以提供对存储体12的访问。另外,命
令接口14可以接收芯片选择信号(CS_n)。CS_n信号使存储器装置10能够在输入的CA<13:0>
总线上处理命令。使用命令在CA<13:0>总线上编码对存储器装置10内的具体存储体12的访
问。
使用复位命令(RESET_n)来复位命令接口14、状态寄存器、状态机等。命令接口14还可以接
收命令/地址反转(CAI)信号,所述信号可以被提供以例如取决于特定存储器装置10的命
令/地址路由来在命令/地址总线上反转命令/地址信号CA<13:0>的状态。还可以提供镜像
(MIR)信号以便于镜像功能。基于特定应用中的多个存储器装置的配置,MIR信号可以用于
多路复用信号,使得它们可以被交换以使能信号到存储器装置10的某种路由。也可以提供
便于存储器装置10的测试的各种信号,例如测试使能(TEN)信号。例如,TEN信号可以用于将
存储器装置10置于测试模式中以进行连接性测试。
10发送警报信号(ALERT_n)。也可以生成其它警报信号。此外,如上所述,在某些操作(例如,
使用TEN信号执行的连接性测试模式)期间,用于从存储器装置10发送警报信号(ALERT_n)
的总线和引脚可以用作输入引脚。
46将数据发送到存储体12或从存储体12检索数据,所述数据路径46包含多个双向数据总
线。通常使用输入缓冲器18在一或多个双向数据总线中发送和接收数据IO信号(通常被称
为DQ信号)。数据路径46可以包含并行化器47,所述并行化器47将DQ信号从串行总线48转换
到并行总线49。如下所讨论,并行化器47可以包含门控电路系统50,所述门控电路系统50在
使用NAND门和/或多路复用器来切断并行总线49的并行寄存器的加载而进行写入期间,切
断并行化器47中的信号以省电。门控电路系统50还基于写入操作的突发长度设置来提供任
选的位重新排序。
对应的高和低IO信号(例如,DQ<15:8>和DQ<7:0>)。
器或控制器(例如,针对写入命令)或存储器装置10(例如,针对读取命令)驱动。针对读取命
令,DQS信号实际上是具有预定模式的另外的数据输出(DQ)信号。针对写入命令,DQS信号用
作时钟信号以捕捉相对应的输入数据。与时钟信号(Clk_t和Clk_c)一样,DQS信号可以作为
数据选通脉冲信号的差分对(DQS_t和DQS_c)提供,以在读取和写入期间提供差分对信令。
针对某些存储器装置(例如,DDR5 SDRAM存储器装置),DQS信号的差分对可以分为例如与发
送到存储器装置10和从存储器装置10发送的数据的上和下字节相对应的上和下数据选通
脉冲信号(例如,UDQS_t和UDQS_c;LDQS_t和LDQS_c)。
上拉和下拉电阻器来调节输出驱动器和ODT值。由于PVT特性可能会影响ZQ电阻器值,因此
可以将ZQ校准信号提供给ZQ参考引脚,以用于调整电阻以将输入阻抗校准为已知值。如将
理解,精密电阻器通常耦合在存储器装置10上的ZQ引脚和存储器装置10外部的GND/VSS之
间。本电阻器用作调整内部ODT和IO引脚的驱动强度的参考。
相同的引脚回送通过存储器装置10。例如,回送信号可以用于设置存储器装置10以测试存
储器装置10的数据输出(DQ)。回送可以包含数据和选通脉冲或者可能仅包含数据引脚。这
通常旨在用于监控由存储器装置10在IO接口16处捕捉的数据。
期间放大信号)、温度传感器(用于感测存储器装置10的温度)等)也可以被结合到存储器装
置10中。因此,应当理解,图1的框图仅被提供以突出存储器装置10的某些功能特征以有助
于随后的详细描述。
号和/或直接由控制器提供的DQS信号放大或调整。例如,可以包含一或多个反相放大器以
增强外部DQ信号和/或DQS信号的幅度,以解决存储器装置10中的加载扇出的问题。输入缓
冲器18使用DQS信号84来缓冲来自DQ信号82的串行数据86。然后,串行数据86被传递到并行
化器47。并行化器47包含串行寄存器加载电路系统88,所述串行寄存器加载电路系统88将
串行数据86加载在串行移位寄存器90中,所述串行移位寄存器90然后将所述数据传递到串
行到并行转换电路系统92中,除非串行到并行转换电路系统92中的门控电路系统50阻断所
述传递,否则所述串行到并行转换电路系统92选择性地将数据作为并行数据94传递给并行
寄存器96。如前所述,门控电路系统50通过切断并行寄存器96来省电和/或在将数据移位到
并行寄存器96之前使能串行数据86的位重新排序。并行数据94最终被存储在存储体12中。
部DQS信号(例如,外部DQS为真(XDQSt)信号102和外部DQS为假(XDQSb)信号104)生成。如图
所示,DQS信号84可以与存储器装置10中的其它输入缓冲器共享。输入缓冲器18在DQS信号
84的两个沿上都捕捉DQ信号82中的数据。来自DQ信号82的数据通过输入缓冲器18传递到并
行寄存器96的锁存器106。锁存器106使用相对应的驱动写入(DW)加载信号108来经由DRW驱
动器110将并行数据驱动到存储器装置10内部的本地数据读取-写入(DRW)总线上。在一些
实施例中,由于DRW总线被双向用于读取和写入数据,因此DRW驱动器110可以将DRW总线驱
动到三种不同的状态。DRW总线传递数据,以最终存储在存储体12中。
位寄存器90来对数据进行预缓冲以减少所使用的加载信号的数量。图4是利用串行移位寄
存器90作为并行寄存器96的先进先出缓冲器的串行到并行转换电路系统92的一个实施例
的示意图。如图所示,串行移位寄存器90使用触发器120串行地移入来自输入缓冲器18的数
据,所述触发器120将来自DQ信号82的数据随DQS信号84的每个沿进行移位。由于最后一位
直接从输入缓冲器18移位到并行寄存器96,因此串行移位寄存器90包含的位数比从输入缓
冲器18加载到并行寄存器96的位数少一。例如,如果将整个16位的突发长度从输入缓冲器
18传递到并行寄存器96,则串行移位寄存器包含15个触发器120。在最后的串行数据位(例
如,16位突发长度的第16位)已在输入缓冲器18处进行了缓冲之后,使用单个DW加载信号
122将最后一位与串行移位寄存器90中的其它位同时加载到并行寄存器96中。因此,串行到
并行转换电路系统92可以利用较简单的单个DW加载信号202,而不是多个单独的选通脉冲。
相发生器132处接收DQS信号84的分相电路系统130,所述4相发生器132生成相位134、136、
138和140,所述相位134、136、138和140各自用于在相对应输入缓冲器18和相对应的串行移
位寄存器90处移入来自DQ信号82的数据,以转移到并行寄存器中图96中。图6是示出了波形
152、154、156、158和160的曲线图150。波形152对应于DQS信号84的一个实施例。波形154对
应于由DQS信号84产生的相位134。波形156对应于由DQS信号84产生的相位136。波形158对
应于由DQS信号84产生的相位138。波形160对应于由DQS信号84产生的相位140。如图所示,
波形152具有第一频率,并且波形154、156、158和160具有的频率是第一频率的一半。
升沿174引起波形158的上升176。波形152的下降沿178引起波形160的另一上升180。
化电路系统200包含与分相电路系统130中生成的多个相位相对应的多个串行移位寄存器
90。如图所示,由于每个相位都有一个位旁通串行移位寄存器90,因此串行移位寄存器90中
使用的触发器120的数量对应于突发长度减去分相电路系统130中生成的相位的数量。例
如,当针对16位突发长度在存储器装置10中使用四个相位时,串行移位寄存器90包含12个
触发器,以在四个3位串行移位寄存器90中实施移位。
似地,当DQ信号82的当前位对应于相位136时,相位136驱动输入缓冲器18B移入来自DQ信号
82的数据。相位136还驱动锁存器106B移入来自输入缓冲器18B的数据。同样,当DQ信号82的
当前位对应于相位138时,相位138驱动输入缓冲器18C移入来自DQ信号82的数据。相位138
还驱动锁存器106C移入来自输入缓冲器18C的数据。此外,当DQ信号82的当前位对应于相位
140时,相位140驱动输入缓冲器18D移入来自DQ信号82的数据。相位140还驱动锁存器106D
移入来自输入缓冲器18D的数据。
锁存器106A加载数据,DW加载信号108B从输入缓冲器18B和锁存器106B加载数据,DW加载信
号108C从输入缓冲器18C和锁存器106C加载数据,并且DW加载信号108D从输入缓冲器18D和
锁存器106D加载数据。DW加载信号108可以在写入操作的最后一位已经缓冲在相对应的输
入缓冲器18中之后各自驱动。例如,当位12已经存储在输入缓冲器18A中时,DW加载信号
108A可以触发以将数据从输入缓冲器18A和锁存器106A转移到并行寄存器96的相对应锁存
器106A。类似地,当位13已经存储在输入缓冲器18B中时,DW加载信号108B可以触发以将数
据从输入缓冲器18B和锁存器106B转移到并行寄存器96的相对应锁存器106B。而且,当位14
已经存储在输入缓冲器18C中时,DW加载信号108C可以触发以将数据从输入缓冲器18C和锁
存器106C转移到并行寄存器96的相对应锁存器106C,并且当位15已经存储在输入缓冲器
18D中时,DW加载信号108D可以触发以将数据从输入缓冲器18D和锁存器106D转移到并行寄
存器96的相对应锁存器106D。在一些实施例中,DW加载信号108可以用于加载多于一个串行
移位寄存器90以节省信号路由。来自并行寄存器96的数据被转移到DRW驱动器110,以传输
到存储体12。
的并行化器47的单个相位的并行寄存器96的实施例。可以针对每个相位重复本并行化电路
系统220(例如,4个相位总共4份拷贝)。串行移位寄存器90包含3个触发器120。当针对并行
寄存器96使能CRC时,每个并行寄存器96包含四个锁存器106和针对任选的CRC位的CRC锁存
器221。串行到并行转换电路系统92的门控电路系统50包含功率门222和多路复用器224,当
数据不应写入并行寄存器96时(例如,当来自输入缓冲器18的串行数据86移位到串行移位
寄存器90中时),所述功率门222和多路复用器224各自阻断向并行寄存器96的传输,以降低
功率消耗。
的输出来控制数据是否传递到锁存器106B。NOR门230接收DWloadEn210F信号232,当未使能
对锁存器106B、106C和106D的写入时,所述信号232转变为低值。NOR门230还接收
Bst8LoByteEn信号234,所述信号234指示是否由于突发长度缩短而写入并行寄存器的低
位。例如,当突发长度由针对写入的8位而不是16位的可能/标准长度组成时,Bst8LoByteEn
信号234可以断言为高值。当DWloadEn210F信号232和Bst8LoByteEn信号234都为低值时,
NAND门226传递(并反相)来自触发器120A的位。否则,NAND门226的输出为逻辑高值。
的CRC位。DEn3信号236从NAND门238输出。NAND门238接收CRCloadEnF信号240,当未使能CRC
加载时,所述信号240断言为高值。NAND门238还接收OR门242的输出,所述OR门242接收
DWloadEn3F信号243,当未使能锁存器106A的加载时,所述信号243转变为低值。换句话说,
当应加载锁存器221或106A时,DEn3信号断言为低值。在本状态下,NAND门228传递(并反相)
来自输入缓冲器18的串行数据86中的位。在一些实施例中,可以使用反相器246由互补的
Bst8LoByteEnF信号244在本地生成Bst8LoByteEn信号234。
的位和从触发器120B输出的位之间进行选择。类似地,多路复用器249可以在从触发器120A
输出的位和从触发器120C输出的位之间进行选择。在未选择低位的默认状态下,可以使用
位210数据使能(DEn210)信号250来控制通过多路复用器224的传递。DEn210信号250使用接
收DWloadEn210F信号232的NOR门251和接收Bst8LoByteEnF信号244的NAND门252的输出生
成。NAND门252还接收fnCompF信号254,所述信号254是使用反相器258生成的fnComp信号
256的逻辑补充。例如,fnComp信号256可以包含测试模式,所述测试模式用于在下字节上强
制执行位数减少(例如,8位)的突发而与地址无关。
使多路复用器249传递从触发器120C输出的位。
器120A输出的位。选择信号259指示待使用的较短突发长度,从而使多路复用器248和249从
串行移位寄存器90中的较早位置拉出。选择信号259使用NOR门260生成,所述NOR门260接收
DWloadEn210F信号232和Bst8Cmp信号261,所述信号261在下字节上强制执行突发而与地址
无关(例如,诸如fnComp信号256的测试模式)。从接收Bst8LoByteEn 234和fnComp信号256
的OR门262输出Bst8Cmp信号261。
从输入缓冲器18捕捉的位使用单独的时钟选通脉冲产生了并行化电路系统220的时序放
松。具体地,输入缓冲器18的传播延迟可能很长,从而潜在地使串行数据86在写入操作种相
对较晚地到达。可以适当地延迟单独的时钟选通脉冲以匹配串行数据86传播延迟。针对所
有锁存器106使用单个时钟选通脉冲可能会产生一些问题。例如,在紧接连续的写入操作期
间,在将来自第二写入操作的数据移位到串行移位寄存器90中之前,将来自第一写入操作
的数据从串行移位寄存器90上载到并行寄存器96,以避免数据损坏。可以理解,在用于随后
的写入操作的数据在输入缓冲器处被缓冲之前,本窗口可能没有提供足够的时间来完成并
行寄存器96的加载。此外,为了产生时序灵活性而将延迟应用于所有锁存器106的时钟选通
脉冲可能会产生其它困难。例如,延迟所有相位时钟以实现允许时序可能会显著增加存储
器装置10的功率消耗。
大以补偿扇出加载。类似地,DWloadClk3信号268可以用于将数据锁存到锁存器106A中。
DWloadClk3信号268可以通过反相器270和272传递以用于补充时序信号、时序匹配和/或放
大以补偿扇出加载。其它锁存器106B、106C和106D使用DWloadClk210信号274进行时钟控
制。类似于CRCloadClk信号263和DWloadClk3 268,DWloadClk210274可以通过反相器276和
278传递以用于补充时序信号、时序匹配和/或放大以补偿扇出加载。
DWloadStart信号304指示并行寄存器96的加载已经开始/正在开始。DWdrv信号306启动所
驱动的DRW 110。对到达DRW驱动器110的时间进行设定,使其恰好在来自并行锁存器的数据
之后。换句话说,DWdrv信号306指示何时应驱动DRW驱动器110。多路复用器302使用
Bst8CmpF 262以及使用反相器310由Bst8CmpF 262生成的互补Bst8Cmp 308来在
DWloadStart信号304和DWdrv信号306之间进行选择。
间相对应的脉冲宽度。多路复用器302的输出和延迟器312的输出都被传递到NAND门314。
NAND门314输出由于多路复用器302的输出而产生的脉冲,直到输出传播通过延迟器312以
关闭脉冲。除非使用开关318选择DWloadClk3 268作为DWloadClk210信号274,否则NAND门
314的输出被作为DWloadClk210信号274传递到反相器316。
DWloadEn210F信号232,否则NAND门324的输出被作为DWloadEn210F信号232传递。因此,开
关318和326使从直接从输入缓冲器捕捉的位应用到锁存器106A中锁存的位加载的所有延
迟被应用到所有锁存器106。
340传递。延迟器336、338和340可以用于延迟串行数据86,直到DEn3信号236可以改变。换句
话说,延迟器336、338和340可以模拟DQ信号82通过输入缓冲器18的传播延迟的大部分。换
句话说,DQ信号82被双重缓冲:一次是在输入缓冲器18处,一次是使用延迟器336、338和
340。在第二延迟器338之后提取DWdrv信号342。第一延迟器336和第三延迟器340的输出被
传递到NAND门344。换句话说,较小延迟的来自第一延迟器336的信号启动了DWloadEn3F
243上的脉冲,而较大延迟的来自第三延迟器340的信号结束了DWloadEn3F 243上的脉冲。
因此,脉冲的持续时间对应于延迟器338和340的长度。在一些实施例中,DWloadEn3F 243可
以使用开关346耦合到VSS。
DWloadEnd3F 351还可以被选择为通过延迟器352传递的来自反相器348的延迟版本。换句
话说,DWloadEnd3F 351可以被选择为旁通或包含延迟器352。
356还接收来自反相器360的输出,所述反相器360将来自反相器348的输出反相。换句话说,
NAND门356接收信号和所述信号的延迟和反相版本以生成DWloadClk3 268。因此,延迟器
352和358的长度设置了DWloadClk3 268的脉冲宽度。
106A中的位生成时序信号。类似于时序链330如何生成DWdrv信号342、DWloadEn3F信号243、
DWloadClk3信号268和DWloadEnd3F 351,时序链380生成CRCDWdrv信号392、CRCloadEnF信
号240、CRCloadClk信号263和CRCloadEndF信号401。换句话说,时序链380与时序链330以相
同方式工作,但是时序链380延迟可以包含将CRC锁存器221的锁存延迟到锁存器106A的锁
存之后的另外的延迟,所述锁存器106A在与时序链330和380相对应的相位的写入数据的最
后一位之后的串行数据86中出现CRC位以后便进行锁存。
电路系统420可以以多个拷贝存在于存储器装置中。例如,如果使用四个相位,则可以在存
储器装置10中实施加载电路系统421的两个拷贝。GDRW总线421可以具有大量的位,例如128
位。加载电路系统420包含多路复用器422,所述多路复用器422在两个单独的相位(例如,相
位136和140)的数据之间进行选择。可以根据哪个相位先启动来进行选择。多路复用器422
接收使能信号424和426。使能信号424可以指示第一相位(例如,相位136)正领先于另一相
位(例如,相位140)。多路复用器422根据使能信号424和426来传递来自适当相位的数据。多
路复用器422的输出被传递到反相器432和434。当多路复用器422的输出为逻辑低值时,本
输出用于经由晶体管436将GDRW总线421上拉到电压(例如,VPERI)。
成。例如,使能信号的补码424和426可以被传递到NAND门以生成时序有效性信号440。时序
有效性信号440和多路复用器422的输出都被传递到NAND门442。NAND门442的输出被通过反
相器444传递到晶体管446,当反相器444的输出为逻辑高值时,晶体管446可以用于将GDRW
总线421下拉到VSS。因此,使用反相器434和444的输出在本地生成了在VPERI和VSS之间的
GDRW总线421的输出,从而相较于将数据直接驱动到GDRW总线421上更省电。因此,晶体管
436和446使用反相器代替更大的NAND和NOR门来直接驱动以更省电。
替换为类似的逻辑功能,例如反相器替换为单个NAND门或其它类似变化。
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