写入电平仲裁者电路转让专利
申请号 : CN201880077043.6
文献号 : CN111418018B
文献日 : 2021-08-10
发明人 : D·B·彭妮
申请人 : 美光科技公司
摘要 :
权利要求 :
1.一种半导体装置，其包括：
存储器，其包括存储元件群组；
命令接口，其被配置成接收将数据写入到所述存储器的写入命令；
数据选通引脚，其被配置成接收数据选通以辅助将所述数据写入到所述存储器；
相位分割电路，其被配置成将所述数据选通分割成多个相位以供在将所述数据写入到所述存储器时使用；和
仲裁者电路，其被配置成检测所述多个相位中的哪个相位捕获用于所述写入命令的写入开始信号，其中所述仲裁者电路包括锁存器，所述锁存器被配置成：在所述多个相位中的第一相位中接收脉冲的第一指示；和在所述多个相位中的第二相位中接收脉冲的第二指示。
2.根据权利要求1所述的半导体装置，其中所述多个相位包括四个相位。
3.根据权利要求2所述的半导体装置，其中：所述多个相位中的第一相位对应于所述数据选通的第一组脉冲的上升边沿；
所述多个相位中的第二相位对应于所述数据选通的所述第一组脉冲的下降边沿；
所述多个相位中的第三相位对应于所述数据选通的第二组脉冲的上升边沿，其中所述第二组脉冲中的每一脉冲在所述第一组脉冲中的两个脉冲之间发生；且所述多个相位中的第四相位对应于所述数据选通的所述第二组脉冲的下降边沿。
4.根据权利要求1所述的半导体装置，其中所述锁存器被配置成：在所述仲裁者电路的重置之后，当所述第一相位中的所述脉冲在所述第二相位中的所述脉冲之前发生时输出第三指示；或在所述仲裁者电路的所述重置之后，当所述第二相位中的所述脉冲在所述第一相位中的所述脉冲之前发生时输出第四指示。
5.根据权利要求4所述的半导体装置，其中所述锁存器被配置成：当所述锁存器输出所述第三指示时抑止所述第四指示；和当所述锁存器输出所述第四指示时抑止所述第三指示。
6.根据权利要求1所述的半导体装置，其包括第一触发器，所述第一触发器被配置成接收所述第一相位中的所述脉冲并且当接收到所述第一相位中的所述脉冲时输出所述第一指示。
7.根据权利要求6所述的半导体装置，其包括第二触发器，所述第二触发器被配置成接收所述第二相位中的所述脉冲并且当接收到所述第一相位中的所述脉冲时输出所述第二指示。
8.根据权利要求1所述的半导体装置，其包括：第一捕获触发器，其被配置成使用所述第一相位捕获所述写入开始信号；和第二捕获触发器，其被配置成使用所述第二相位捕获所述写入开始信号。
9.根据权利要求8所述的半导体装置，其包括：第一抑制触发器，其被配置成至少部分地基于所述第一指示而抑止所述第一捕获触发器的输出或传递所述第一捕获触发器的输出；和第二抑制触发器，其被配置成至少部分地基于所述第二指示而抑止所述第二捕获触发器的输出或传递所述第二捕获触发器的输出。
10.根据权利要求9所述的半导体装置，其中对所述第一捕获触发器和所述第二捕获触发器的所述输出的所述抑制或传递至少部分地基于所述写入命令的前导的长度。
11.一种半导体装置，其包括：多个存储器单元；
命令接口，其被配置成接收将数据写入到所述存储器单元的写入命令；
数据选通引脚，其被配置成接收数据选通以辅助将所述数据写入到所述存储器单元；
相位分割电路，其被配置成接收数据选通并且将数据选通分割成多个相位以供在将所述数据写入到所述存储器单元时使用；
仲裁者电路，其被配置成检测所述多个相位中的哪个相位捕获用于所述写入命令的写入开始信号，其中所述多个相位的所述检测至少部分地基于所述写入命令的前导长度；
第一捕获触发器，其被配置成在第一数据输入处使用所述多个相位中的第一相位作为用于所述第一捕获触发器的时钟来捕获所述写入开始信号；和第二捕获触发器，其被配置成在第二数据输入处使用所述多个相位中的第二相位作为用于所述第二捕获触发器的时钟来捕获所述写入开始信号。
12.根据权利要求11所述的半导体装置，其包括：第一抑制触发器，其被配置成至少部分地基于所述第一相位和所述写入命令的所述前导长度抑止或传递所述第一捕获触发器的输出；和第二抑制触发器，其被配置成至少部分地基于所述第二相位和所述写入命令的所述前导长度抑止或传递所述第二捕获触发器的输出。
13.根据权利要求12所述的半导体装置，其中所述第一捕获触发器的所述输出传递到所述第一抑制触发器的输入，所述第一抑制触发器的时钟输入至少部分地基于所述第一相位，所述第二捕获触发器的所述输出传递到所述第二抑制触发器的输入，且所述第二抑制触发器的时钟输入至少部分地基于所述第二相位。
14.根据权利要求13所述的半导体装置，其中所述第一捕获触发器、所述第二捕获触发器、所述第一抑制触发器和所述第二抑制触发器被配置成接收重置信号以将所述第一捕获触发器、所述第二捕获触发器、所述第一抑制触发器和所述第二抑制触发器重置到其相应初始状态。
15.一种用于操作半导体装置的方法，其包括：在存储器装置的命令接口处接收写入命令；
接收数据选通以辅助将数据写入到所述存储器装置的存储器；
使用相位分割器电路，将所述数据选通分割成多个相位以供在将所述数据写入到所述存储器时使用；和
使用仲裁者电路，检测所述多个相位中的哪个相位捕获用于所述写入命令的写入开始信号，其中检测所述多个相位中的所述相位包括输出写入均衡输出信号作为所述检测到的相位的指示，且检测所述相位至少部分地基于所述写入命令的前导的长度。
16.根据权利要求15所述的方法，其中检测所述多个相位中的哪个相位捕获写入开始信号包括检测所述写入开始信号是否由所述多个相位的子集捕获。
17.根据权利要求16所述的方法，其中所述多个相位的所述子集包括所述多个相位的对应于所述数据选通的下降边沿的相位。
18.一种半导体装置，其包括：存储器，其包括存储元件群组；
命令接口，其被配置成接收将数据写入到所述存储器的写入命令；
数据选通引脚，其被配置成接收数据选通以辅助将所述数据写入到所述存储器；
相位分割电路，其被配置成将所述数据选通分割成多个相位以供在将所述数据写入到所述存储器时使用；和
仲裁者电路，其被配置成检测所述多个相位中的哪个相位捕获用于所述写入命令的写入开始信号，其中所述仲裁者电路包括被配置成接收首先接收所述多个相位中的一个中的脉冲的指示的锁存器。
19.根据权利要求18所述的半导体装置，其中所述多个相位包括四个相位。
20.根据权利要求19所述的半导体装置，其中：所述多个相位中的第一相位对应于所述数据选通的第一组脉冲的上升边沿；
所述多个相位中的第二相位对应于所述数据选通的所述第一组脉冲的下降边沿；
所述多个相位中的第三相位对应于所述数据选通的第二组脉冲的上升边沿，其中所述第二组脉冲中的每一脉冲在所述第一组脉冲中的两个脉冲之间发生；且所述多个相位中的第四相位对应于所述数据选通的所述第二组脉冲的下降边沿。
21.根据权利要求18所述的半导体装置，其中所述锁存器选择性地输出指示是首先脉动所述多个相位中的第一相位还是首先脉动所述多个相位中的第二相位的输出。
22.根据权利要求18所述的半导体装置，其包括触发器，所述触发器被配置成接收所述多个相位中的第一相位中的脉冲并且当接收到所述第一相位中的所述脉冲时产生所述指示。
23.根据权利要求22所述的半导体装置，其包括触发器，所述触发器被配置成接收所述多个相位中的第二相位中的脉冲并且当接收到所述第二相位中的所述脉冲时产生所述指示。
24.根据权利要求18所述的半导体装置，其包括：第一捕获触发器，其被配置成使用所述多个相位中的第一相位捕获所述写入开始信号；和
第二捕获触发器，其被配置成使用所述多个相位中的第二相位捕获所述写入开始信号。
25.根据权利要求24所述的半导体装置，其包括：第一抑制触发器，其被配置成至少部分地基于所述指示而抑止或传送所述第一捕获触发器的输出；和
第二抑制触发器，其被配置成至少部分地基于所述指示而抑止或传送所述第二捕获触发器的输出。
26.根据权利要求25所述的半导体装置，其中所述第一捕获触发器和所述第二捕获触发器的所述输出的所述抑制或传送至少部分地基于所述写入命令的前导的长度。
27.一种半导体装置，其包括：多个存储器单元；
命令接口，其被配置成接收将数据写入到所述存储器单元的写入命令；
数据选通引脚，其被配置成接收数据选通以辅助将所述数据写入到所述存储器单元；
相位分割电路，其被配置成接收数据选通并且将数据选通分割成多个相位以供在将所述数据写入到所述存储器单元时使用；
仲裁者电路，其被配置成检测所述多个相位中的哪个相位捕获用于所述写入命令的写入开始信号，其中所述多个相位的所述检测至少部分地基于所述写入命令的前导长度；和多个捕获触发器，其被配置成在多个数据输入处使用所述多个相位中的对应相位作为用于捕获所述写入开始信号的时钟来进行所述捕获。
28.根据权利要求27所述的半导体装置，其包括多个抑制触发器，所述多个抑制触发器被配置成至少部分地基于所述多个相位中的对应相位和所述写入命令的前导长度而抑止或传送所述捕获的输出。
29.根据权利要求28所述的半导体装置，其中所述多个捕获触发器的所述输出传送到相应多个抑制触发器的输入，所述多个抑制触发器的时钟输入至少部分地基于所述多个相位中的对应相位。
30.根据权利要求29所述的半导体装置，其中所述多个捕获触发器和多个抑制触发器被配置成接收重置信号以将所述多个捕获触发器和多个抑制触发器重置到其相应初始状态。
31.根据权利要求27所述的半导体装置，其中所述多个相位包括四个相位。
32.一种用于操作半导体装置的方法，其包括：在存储器装置的命令接口处接收写入命令；
接收数据选通以辅助将数据写入到所述存储器装置的存储器；
使用相位分割器电路，将所述数据选通分割成多个相位以供在将所述数据写入到所述存储器时使用；和
使用仲裁者电路，检测所述多个相位中的哪个相位捕获用于所述写入命令的写入开始信号，其中检测所述多个相位中的哪个相位捕获写入开始信号包括检测所述写入开始信号是由所述多个相位的第一子组捕获还是由所述多个相位的第二子组捕获，其中所述多个相位的所述第一子组对应于所述数据选通的下降边沿，且所述多个相位的所述第二子组对应于所述数据选通的上升边沿。
33.根据权利要求32所述的方法，其中所述多个相位包括四个相位。
34.根据权利要求33所述的方法，其中：第一相位包括所述数据选通的第一下降边沿和所述数据选通的每个奇数编号的下降边沿，且所述第一子组包括所述第一相位；且第二相位包括所述数据选通的第二下降边沿和所述数据选通的每个偶数编号的下降边沿，且所述第一子组包括所述第二相位。
35.根据权利要求34所述的方法，其中：第三相位包括所述数据选通的第一上升边沿和所述数据选通的每个奇数编号的上升边沿，且所述第二子组包括所述第三相位；且第四相位包括所述数据选通的第二上升边沿和所述数据选通的每个偶数编号的上升边沿，且所述第二子组包括所述第四相位。
说明书 :
写入电平仲裁者电路
美国临时专利申请案的全部内容。
技术领域
背景技术
频率速度增加，将快时钟分割成多个相位以供快时钟的一部分的内部使用(例如，在动态随
机存取存储器(DRAM)中)可为有帮助的。然而，通过将时钟分割成多个相位，可能未知哪个
开始相位首先接收时钟的第一输入时钟以将反馈发送到主机装置。
附图说明
号的仲裁者电路的示意图；和
具体实施方式
何工程或设计项目中一样，必须制定许多实施方案特定的决策以实现研发者的具体目标，
例如服从系统相关的和商业相关的约束，所述约束可以从一个实施方案到另一个实施方案
变化。此外，应了解，此类开发工作可能是复杂且耗时的，然而对于受益于本公开的所属领
域的技术人员来说，这些都是设计、构造和制造中的常规任务。
割用于数据选通引脚(DQS)的时钟时，在输入写入命令时可能并不知道归因于相位分割器
引起的开始状态，这是因为DQS时钟可能仅当接收到写入数据突发时起始和停止。这些突发
可紧挨在一起发生以致于在突发之间不存在重置DQS时钟电路的足够时间。然而，应已知由
产生器产生的哪个相位在前以便正确地捕获写入数据和发送反馈到主机装置以设置用于
写入操作的适当的写入电平。因此，仲裁者电路可用于检测相位中的哪一个首先经由写入
开始信号捕获写入操作。在一些实施例中，哪个相位恰当地捕获写入操作的检测可随写入
前导的长度而变化。因此，仲裁者电路可包含至少部分地基于用于写入操作的前导的长度
选择使用哪个相位的多路复用电路。
为第五代双数据速率同步动态随机存取存储器(DDR5 SDRAM)装置。DDR5SDRAM的各种特征
允许与先前各代DDR SDRAM相比减少的功率消耗、更多的带宽以及更多的存储容量。
如，SDRAM芯片)上。如将了解，每个DIMM可以包含多个SDRAM存储器芯片(例如，x8或x16存储
器芯片)。每一SDRAM存储器芯片可包含一或多个存储器组12。存储器装置10表示具有数个
存储器组12的单个存储器芯片(例如，SDRAM芯片)的一部分。对于DDR5，存储器组12可被另
外布置成形成组群。举例来说，对于8千兆字节(Gb)DDR5 SDRAM，存储器芯片可包含16个存
储器组12，布置成8个组群，每一组群包含2个存储器组。对于16Gb DDR5 SDRAM，存储器芯片
可例如包含32个存储器组12，布置成8个组群，每一组群包含4个存储器组。取决于整个系统
的应用和设计，可以利用存储器装置10上的存储器组12的各种其它配置、组织和大小。
器。处理器或控制器可将各种信号15提供到存储器装置10以促进待写入到存储器装置10或
从存储器装置10读取的数据的发射和接收。
一般来说，双倍数据速率(DDR)存储器使用差分对的系统时钟信号，在本文中被称作真时钟
信号(Clk_t/)和反转(bar)时钟信号(Clk_b)。DDR的正时钟边沿是指上升真时钟信号Clk_
t/与下降反转时钟信号Clk_b交叉的点，而负时钟边沿指示下降真时钟信号Clk_t的转变和
反转时钟信号Clk_b的上升。命令(例如，读取命令、写入命令等)通常在时钟信号的正边沿
输入，且数据在正时钟边沿和负时钟边沿两者上发射或接收。
DLL电路30基于接收到的内部时钟信号CLK产生相位控制内部时钟信号LCLK。相位控制内部
时钟信号LCLK供应给例如I/O接口16，并用作用于确定读取数据的输出时序的时序信号。在
一些实施例中，如下文所论述，时钟输入电路18可包含将时钟信号拆分成多个(例如，4个)
相位的电路。时钟输入电路18还可包含相位检测电路，其用于当脉冲集太频繁发生时检测
哪个相位接收第一脉冲以使得时钟输入电路18能够在脉冲集之间重置。
器32可以从命令总线34接收命令信号，且可以对命令信号进行解码以提供各种内部命令。
举例来说，命令解码器32可通过总线36向DLL电路30提供命令信号，以协调相位控制内部时
钟信号LCLK的产生。相位控制内部时钟信号LCLK可用于例如通过I/O接口16对数据进行计
时。
了解，存储器装置10可包含各种其它解码器，例如行解码器和列解码器，以促进对存储器组
12的存取。在一个实施例中，每一存储器组12包含组控制块22，所述组控制块22提供必需的
解码(例如，行解码器和列解码器)以及其它特征，例如时序控制和数据控制，以促进来往于
存储器组12的命令的执行。
的14位总线(CA<13:0>)。使用时钟信号(Clk_t/和Clk_b)对发到命令接口14的命令/地址信
号计时。所述命令接口可包含命令地址输入电路20，其被配置成通过例如命令解码器32接
收和发射命令以提供对存储器组12的存取。另外，命令接口14可以接收片选信号(CS_n)。
CS_n信号使存储器装置10能够处理传入CA<13:0>总线上的命令。对存储器装置10内的特定
组12的存取通过命令编码于CA<13:0>总线上。
用以例如在加电期间重置命令接口14、状态寄存器、状态机等。命令接口14还可接收命令/
地址反相(CAI)信号，其可经提供以例如取决于用于特定存储器装置10的命令/地址路由而
使命令/地址总线上的命令/地址信号CA<13:0>的状态反相。也可以提供镜像(MIR)信号以
促进镜像功能。基于特定应用中的多个存储器装置的配置，MIR信号可用于多路复用信号以
使得其可调换以用于实现信号到存储器装置10的某些路由。还可提供用于促进存储器装置
10的测试的各种信号，例如，测试启用(TEN)信号。举例来说，TEN信号可用以使存储器装置
10进入测试模式以用于连接性测试。
发射警报信号(ALERT_n)。也可产生其它警报信号。此外，用于从存储器装置10发射警报信
号(ALERT_n)的总线和引脚可以在某些操作期间被用作输入引脚，所述操作例如如上文所
描述的使用TEN信号执行的连接性测试模式。
数据路径46发送到存储器组12或从存储器组12检索，所述数据路径46包含多个双向数据总
线。一般称为DQ信号的数据IO信号一般在一或多个双向数据总线中发射和接收。对于例如
DDR5 SDRAM存储器装置等某些存储器装置，IO信号可分割成上部和下部字节。举例来说，对
于x16存储器装置，IO信号可分割成对应于例如数据信号的上部字节和下部字节的上部IO
信号和下部IO信号(例如，DQ<15:8>和DQ<7:0>)。
(例如，用于写入命令)或由存储器装置10(例如，用于读取命令)驱动。对于读取命令，DQS信
号实际上是具有预定模式的额外数据输出(DQ)信号。对于写入命令，DQS信号被用作时钟信
号以捕获对应的输入数据。如同时钟信号(Clk_t/和Clk_b)一样，DQS信号可提供为差分对
的数据选通信号(DQS_t/和DQS_b)以在读取和写入期间提供差分对信令。对于例如DDR5
SDRAM存储器装置等某些存储器装置，差分对的DQS信号可分割成对应于例如发送到存储器
装置10和从存储器装置10发送的数据的上部字节和下部字节的上部数据选通信号和下部
数据选通信号(例如，UDQS_t/和UDQS_b；LDQS_t/和LDQS_b)。在一些实施例中，如下文所论
述，I/O接口16可包含将DQS信号拆分成多个(例如，4个)相位的相位分割器电路48。
于捕获是否成功来调整DQS的相位。当在内部在使用相位分割器电路48的DRAM中使用四相
位DQS时，可能难以或不可能确定首先激发哪个相位。然而，反馈使用第一相位的结果。因
此，写入均衡电路49包含仲裁者电路50，其检测首先激发哪个相位并且接着将所述结果递
送到主机装置。
的上拉和下拉电阻器而调谐输出驱动器和ODT值。因为PVT特性可影响ZQ电阻器值，所以ZQ
校准信号可提供到ZQ参考引脚以用于调节电阻以将输入阻抗校准到已知值。如将了解，精
度电阻器一般耦合于存储器装置10上的ZQ引脚与存储器装置10外部的GND/VSS之间。此电
阻器充当用于调整内部ODT和IO引脚的驱动强度的参考。
器装置10的模式中。举例来说，环回信号可用以设置存储器装置10以测试存储器装置10的
数据输出。环回可包含数据和选通两者或可能仅包含数据引脚。这一般既定用以监测I/O接
口16处由存储器装置10捕获的数据。
度传感器(用于感测存储器装置10的温度)等各种其它组件也可并入到存储器装置10中。相
应地，应理解，仅提供图1的框图以突出显示存储器装置10的某些功能特征以辅助后续详细
描述。
(CWL)移位器使所接收的写入命令移位以启动写入开始信号64的开始。在写入操作从主机
装置通过存储器装置10之前的第一部分66期间，DQS信号62可处于未被驱动的不确定状态。
写入操作可分割成前导68和数据传递70。所说明的前导68具有DQS信号62的2个nCK的持续
时间。在一些实施例中，写入操作还可包含在写入操作的数据传递70部分之后发生的后置
区(未描画)。DQS信号62的第一下降边沿72供存储器装置10用于捕获写入开始信号64。然
而，如果DQS信号62与写入开始信号64异相，那么写入开始信号64可能不被DQS信号62的第
一下降边沿捕获。因此，如果未恰当地捕获到写入开始，那么主机装置可调整DQS信号62的
相位。然而，由于此调整在写入操作的开头发生，因此根据本文所描述的实施例，将检查多
相DQS的与写入开始信号64的脉冲一起发生的第一相位以用于与写入开始信号64对准。
DQS信号的对应于DQS信号的交替下降边沿的第二相位(DS180)。波形108说明DQS信号的对
应于DQS信号的其它交替上升边沿的第三相位(DS360)。波形110说明DQS信号的对应于DQS
信号的其它交替下降边沿的第四相位(DS 540)。如所说明，波形102具有第一频率，且波形
104、106、108和110具有是第一频率的频率的一半的频率，这是由于波形104、106、108和110
针对波形102的每个其它相应边沿进行转变。
102的上升边沿124致使波形108的上升126。波形102的下降边沿128致使波形110的另一上
升130。
钟。因此，DQS信号可开始和停止以使得其仅针对写入数据条目处于作用中。另外或替代地，
DQS信号可在写入操作期间当不被使用时变成不确定以节省电力。此不确定性也可改变相
位分割器电路48的开始状态以用于写入突发。至少出于这些原因，开始状态可在不同写入
数据条目突发之间变化。此外，此变化可取决于突发的长度和/或前导/后置边沿是否包含
在DQS信号中。此外，使用循环冗余校验(CRC)可将附加上升边沿和附加下降边沿添加到DQS
信号以用于写入数据条目突发。此附加上升边沿和附加下降边沿可针对下一写入命令改变
多相产生器的开始状态。
是波形158(DS0)、波形160(DS180)、波形162(DS360)且接着为波形164(DS540)的脉冲。然
而，第二突发166致使次序是波形162(DS360)、波形164(DS540)、波形158(DS0)并且接着为
波形160(DS180)的脉冲。
和/或其它目的。
衡。通过仅当MR_WR_LEVEL信号203经由NAND门204和205时激活仲裁者电路50，可当写入均
衡不被断言时减少写入均衡电路49和/或仲裁者电路50的功率消耗。当MR_WR_LEVEL信号
203被断言时，可使用RstF信号206向仲裁者电路50断言重置以重置触发器208、210、212、
214、216和218。所述重置还可以用于重置产生第一相位200和第二相位202的相位分割器电
路48。从重置条件，第一相位200和第二相位202在低值下开始。第一相位200或第二相位202
将首先转变为高以捕获写入开始信号64。然而，首先激发哪个相位可为未知的。替代地，触
发器208和210可用于标记所述检测。具体地，触发器208和210中的每一个具有耦合到电压
220的输入端。当第一相位200转变为高时，触发器208计时进入的电压220，且当第二相位
202转变为高时，触发器210计时进入的电压220。触发器208和210可利用反相器221使第一
相位200和第二相位202反相以对触发器208和210使用差分计时。
出228和230开始为高。无论第一相位200和第二相位202中的哪个相位首先转变都会致使对
应触发器208或210转变为高。这将归因于对应NAND门224或226而致使对应输出228或230转
变为低。举例来说，如果第一相位200首先转变为高，那么触发器208将转变为高。因此，两个
高值传递到NAND门224，这致使输出228转变为低。同样地，如果第二相位首先转变为低，那
么输出230转变为低。在输出228或230转变为低之后，对应输出将保持为低直到RstF信号
206转变为低为止。一旦一个输出转变为高，当对应于其它输出的相位转变为高时，便使用
锁存器222保持所述其它输出为低。换句话说，当输出变低时，致使忽略其它相位，使得仅使
用重置之间的第一相位捕获写入开始信号64。
232计时进入的写入开始信号64以为触发器212提供差分计时。类似地，第二相位202的脉冲
致使触发器214使用反相器234计时进入的写入开始信号64以为触发器214提供差分计时。
然而，在触发器216或218分别使用输出228和230穿过计时进入的写入开始信号64之前，抑
止这些计时进入的写入开始信号64变成输出WrLevOut信号236。
位200是否使用触发器212成功地捕获写入开始信号64的情况恰当地取样的时序。NAND门
240的输出使用反相器244对触发器216计时以提供差分计时。
202是否使用触发器214成功地捕获写入开始信号64的情况恰当地取样的时序。NAND门248
的输出使用反相器252对触发器218计时以提供差分计时。
转变为高。
如果写入操作具有持续时间为1个nCK的写入前导68，那么所述持续时间可能并不足以捕获
写入开始信号64。另外或替代地，在一些实施例中，规范(例如，DDR5规范)可定义一个长度
(例如，2个或3个nCK)的持续时间以使DQS信号62开始低，使得DQS信号62从低转变为高并返
回为低，从而致使第一下降边沿为捕获边沿。然而，规范可定义使DQS信号62开始为高的
WPre1情况，使得DQS信号62转变为低，接着为高，接着再次为低，从而致使第二下降边沿是
捕获边沿。举例来说，图6说明代替图2中使用第一下降边沿72，而是使用DQS信号62的第二
下降边沿302捕获写入开始信号64的时序图300。时序图300使用第二下降边沿302，这是因
为由于第一下降边沿72在断言写入开始信号64之前发生，因此第一下降边沿72无法捕获写
入开始信号64。
于图6所描述的实例中一样使用DQS信号62的第一下降边沿72捕获写入开始信号64时，可断
言WrPre1信号310。当WrPre1信号310不被断言时，仲裁者电路308以类似于关于图5论述的
仲裁者电路50的描述的方式起作用。
在准备进行其它相位时经由仲裁者电路308启用。换句话说，用于第一相位200或第二相位
202上的正在发生的第一脉冲的逻辑高致使输出228或230启用时钟路径规划，但NAND门316
保持两个路径“装备好”并且等待检测到下一相位。因此，当断言WrPre1信号310时，第一相
位200或第二相位202处的第一断言不传递WrLevOut信号236，而是替代地使仲裁者电路308
准备第一相位200或第二相位202的下一断言。一旦输出228和230中的一个转变为低，便使
剩余的高输出228或230能够穿过对应NAND门312或314。多路复用器318当WrPre1信号310不
被断言时启用输出228的选择作为用于写入操作的正在发生的第一脉冲，或当WrPre1信号
310被断言时启用来自NAND门312的输出的选择。类似地，多路复用器320当WrPre1信号310
不被断言时启用输出230的选择作为用于写入操作的正在发生的第一脉冲，或当WrPre1信
号310被断言时启用来自NAND门314的输出的选择。换句话说，当WrPre1信号310不被断言
时，多路复用器318和320当在第一相位200或第二相位202上发生第一脉冲的第一出现时启
用WrLevOut236的输出。当WrPre1信号310被断言时，多路复用器318和320当在第一脉冲之
后在第一相位200或第二相位202上发生后续脉冲时启用WrLevOut236的输出。
功能，例如反相器置换成单个NAND门、串联连接的NOR门，且反相器置换成单个OR门，或其它
类似改变。
数据写入到存储器装置10的存储器(框354)。相位分割器电路48用以将数据选通分割成多
个相位以供在将数据写入到存储器时使用(框356)。仲裁者电路50、308用以检测多个相位
中的哪一个捕获用于写入命令的写入开始信号(框358)。
式。实际上，本公开旨在涵盖属于由所附权利要求书限定的本公开的精神和范围内的所有
修改、等同物和替代方案。
论的。此外，如果本说明书的结尾所附的任何权利要求含有被指定为“用于[执行][功
能]……的装置”或“用于[执行][功能]……的步骤”的一或多个要素，那么预期应根据35
U.S.C.112(f)解读此类要素。然而，对于含有以任何其它方式指定的要素的任何权利要求，
不期望根据35 U.S.C.112(f)解读此类要素。