三维存储装置的阵列共源极结构以及其形成方法

摘要

公开了一种形成3D存储装置的方法。该方法包括：于一基底上形成交替导体/绝缘体叠层；形成缝隙垂直地贯穿该交替导体/绝缘体叠层；于该缝隙的侧壁上形成隔离层；形成第一导电层覆盖该隔离层；对该第一导电层进行等离子体处理，并于该等离子体处理之后进行第一掺杂工艺；形成第二导电层覆盖该第一导电层并填入该缝隙；对该第二导电层进行第二掺杂工艺，并于该第二掺杂工艺之后进行快速热结晶工艺；移除该第一导电层与该第二导电层的上部，以于该缝隙中形成一凹陷；以及于该凹陷中形成第三导电层。

权利要求

1.一种形成三维(3D)存储装置的方法，包括：于基底上形成交替导体/绝缘体叠层；

形成缝隙垂直地贯穿所述交替导体/绝缘体叠层；

于所述缝隙的侧壁上形成隔离层；

形成第一导电层覆盖所述隔离层；

对所述第一导电层进行等离子体处理，并于所述等离子体处理之后进行第一掺杂工艺；

形成第二导电层覆盖所述第一导电层并填入所述缝隙；

对所述第二导电层进行第二掺杂工艺，并于所述第二掺杂工艺之后进行退火工艺；

移除所述第一导电层与所述第二导电层的上部，以于所述缝隙中形成凹陷；以及于所述凹陷中形成第三导电层。

2.如权利要求1所述的方法，其中，形成所述交替导体/绝缘体叠层包括：形成在垂直方向叠层的至少32个导体/绝缘体层对，其中，每个导体/绝缘体层对包括导体层以及绝缘体层。

3.如权利要求1所述的方法，形成所述交替导体/绝缘体叠层包括：形成在垂直方向叠层的至少32个导体/绝缘体层对，其中，每个导体/绝缘体层对包括钨层以及二氧化硅层。

4.如权利要求1所述的方法，还包括：形成具有沟道结构的阵列，每个所述沟道结构垂直地贯穿所述交替导体/绝缘体叠层；

以及

形成多个缝隙沿水平方向延伸且彼此平行，用以将具有所述沟道结构的所述阵列分隔成多个子集。

5.如权利要求4所述的方法，其中，形成具有所述沟道结构的所述阵列包括：形成具有多个沟道孔的阵列，每个所述沟道孔垂直地贯穿所述交替导体/绝缘体叠层；

于每个沟道孔的底部形成外延层；

于每个沟道孔的侧壁上形成功能层；

形成沟道层覆盖所述功能层的侧壁，所述沟道层接触每个沟道孔中的所述外延层；以及

形成填充结构覆盖所述沟道层的侧壁并填入每个沟道孔。

6.如权利要求1所述的方法，还包括：于所述缝隙的底部形成掺杂区。

7.如权利要求1所述的方法，其中，形成所述第一导电层包括：以低压化学气相沉积，LPCVD，工艺形成第一多晶硅层。

8.如权利要求7所述的方法，其中，形成所述第一导电层还包括：以被氩气或氮气稀释的硅氧烷与氢气的混合物当作所述LPCVD工艺的前驱气体；以及以批次式炉管当作所述LPCVD工艺的加热炉管，设定反应温度介于400摄氏度至800摄氏度之间，并设定腔室压力介于0.1托至1托之间。

9.如权利要求7所述的方法，其中，对所述第一导电层进行所述等离子体处理，并于所述等离子体处理之后进行所述第一掺杂工艺包括：对所述第一多晶硅层进行NH3等离子体处理；以及以砷离子或硼离子对所述第一多晶硅层进行第一重掺杂工艺。

10.如权利要求9所述的方法，其中，对所述第一多晶硅层进行所述NH3等离子体处理包括：

于温度介于300摄氏度至600摄氏度下进行等离子体增强化学气相沉积炉管工艺。

11.如权利要求7所述的方法，其中，形成所述第二导电层包括：于对所述第一导电层进行所述掺杂工艺之后，以低压化学气相沉积，LPCVD，工艺形成第二多晶硅层以覆盖所述第一导电层且填入所述缝隙。

12.如权利要求11所述的方法，其中，对所述第二导电层进行所述第二掺杂工艺，并于所述第二掺杂工艺之后进行所述退火工艺包括：以砷离子或硼离子对所述第二多晶硅层进行第二重掺杂工艺；以及对被掺杂的所述第二导电层进行尖峰式退火工艺或快速退火工艺。

13.如权利要求12所述的方法，其中，对被掺杂的所述第二导电层进行尖峰式退火工艺或快速退火工艺包括：

于温度介于800摄氏度至1200摄氏度下进行尖峰式退火工艺或快速退火工艺，用以有效地活化砷离子掺杂物或硼离子掺杂物且使所述第二多晶硅层被部分结晶化。

14.如权利要求12所述的方法，其中，对被掺杂的所述第二导电层进行尖峰式退火工艺或快速退火工艺包括：

先对被掺杂的所述第二导电层进行尖峰式退火工艺，然后再对被掺杂的所述第二导电层进行快速退火工艺；或

先对被掺杂的所述第二导电层进行快速退火工艺，然后再对被掺杂的所述第二导电层进行尖峰式退火工艺。

15.如权利要求1所述的方法，还包括：于移除所述第一导电层与所述第二导电层的所述上部以于所述缝隙中形成所述凹陷之后，对所述第一导电层与所述第二导电层的剩余部进行一补偿掺杂工艺。

16.如权利要求15所述的方法，其中，所述补偿掺杂工艺包括：以砷离子或硼离子对所述第一导电层与所述第二导电层的所述剩余部进行重掺杂工艺。

17.如权利要求1所述的方法，其中，于所述凹陷中形成所述第三导电层包括：于所述凹陷中沉积钨层；以及进行化学机械抛光工艺，以平坦化所述钨层的上表面。

18.一种三维(3D)存储装置，包括：基底上的交替导体/绝缘体叠层；

缝隙垂直地贯穿所述交替导体/绝缘体叠层；

于所述缝隙的侧壁上的隔离层；

所述缝隙中的共源极结构，包括：下部，包括：

第一导电层覆盖所述隔离层，所述第一导电层被等离子体处理以及所述等离子体处理之后的掺杂工艺处理；以及

第二导电层覆盖所述第一导电层并填入所述缝隙，所述第二导电层被掺杂工艺处理以及所述掺杂工艺之后的退火工艺处理；以及上部，包括第三导电层。

19.如权利要求18所述的装置，其中，所述交替导体/绝缘体叠层包括：在垂直方向叠层的至少32个导体/绝缘体层对，其中，每个导体/绝缘体层对包括导体层以及绝缘体层。

20.如权利要求18所述的装置，其中，所述交替导体/绝缘体叠层包括：在垂直方向叠层的至少32个导体/绝缘体层对，其中，每个导体/绝缘体层对包括钨层以及二氧化硅层。

21.如权利要求18所述的装置，还包括：具有沟道结构的阵列，每个所述沟道结构垂直地贯穿所述交替导体/绝缘体叠层；以及多个缝隙沿水平方向延伸且彼此平行，用以将具有所述沟道结构的所述阵列分隔成多个子集。

22.如权利要求18所述的装置，其中，每个沟道结构包括：沟道孔垂直地贯穿所述交替导体/绝缘体叠层；

外延层位于每个沟道孔的底部；

功能层位于每个沟道孔的侧壁上；

沟道层覆盖所述功能层的侧壁，且所述沟道层接触所述外延层；以及填充结构覆盖所述沟道层的侧壁并填入所述沟道孔。

23.如权利要求18所述的装置，还包括：掺杂区位于所述缝隙的底部。

24.如权利要求18所述的装置，其中：所述第一导电层为包括砷离子或硼离子的第一多晶硅层。

25.如权利要求18所述的装置，其中：所述第二导电层为包括砷离子或硼离子且至少部分被结晶化的第二多晶硅层。

26.如权利要求18所述的装置，其中：所述第三导电层为钨层。

说明书

三维存储装置的阵列共源极结构以及其形成方法

[0001] 本申请是申请日为2018年8月8日、申请号为201880005197.4、名称为“三维存储装置的阵列共源极结构以及其形成方法”的发明专利申请的分案申请。

[0002] 相关申请的交叉引用

[0003] 本申请要求享有于2017年8月31日提交的中国专利申请No.201710775892.6的优先权，其全部内容通过引用的方式并入本文。

技术领域

[0004] 本公开是关于一种半导体技术领域，尤其是三维(3D)存储装置的阵列共源极结构以及其形成方法。

背景技术

[0005] 通过改进工艺技术、电路设计、程序设计算法和制造工艺，将平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战
性且成本高。结果，平面存储单元的储存密度接近上限。三维(3D)存储架构可以解决平面存
储单元中的密度限制。

[0006] 在一些现有的3D存储装置，例如3D NAND存储装置中，存储单元阵列包括多个晶体管串。各个串一般包括彼此互相串接的至少一个列选择晶体管、多个存储单元晶体管以及
一接地选择晶体管。接地选择晶体管的源极区电性连接至共源极线(common source line，
CSL)。共源极线连接结构一般是于共源极接触孔中沉积金属钨而形成。由于金属钨的高应
力，使得3D NAND存储装置的应力可能会不均匀，进而造成各种严重的工艺问题，例如晶圆
翘曲、微影工艺失焦、镀层偏移等，而这些问题是因为于工艺中晶圆滑动所造成的。

发明内容

[0007] 本文公开了形成三维(3D)存储装置的方法的实施例。

[0008] 本公开的一方向提供一种形成三维(3D)存储装置的方法，包括：于基底上形成交替导体/绝缘体叠层；形成缝隙垂直地贯穿该交替导体/绝缘体叠层；于该缝隙的侧壁上形
成隔离层；形成第一导电层覆盖该隔离层；对该第一导电层进行等离子体处理，并于该等离
子体处理之后进行第一掺杂工艺；形成第二导电层覆盖该第一导电层并填入该缝隙；对该
第二导电层进行第二掺杂工艺，并于该第二掺杂工艺之后进行快速热结晶工艺；移除该第
一导电层与该第二导电层的上部，以于该缝隙中形成凹陷；以及于该凹陷中形成第三导电
层。

[0009] 在一些实施例中，形成该交替导体/绝缘体叠层包括：形成在垂直方向叠层的至少32个导体/绝缘体层对，其中，每个导体/绝缘体层对包括导体层以及绝缘体层。在一些实施
例中，形成该交替导体/绝缘体叠层包括：形成在垂直方向叠层的至少32个导体/绝缘体层
对，其中每个导体/绝缘体层对包括钨层以及二氧化硅层。

[0010] 在一些实施例中，该方法还包括：形成具有多个沟道结构的阵列，各该沟道结构垂直地贯穿该交替导体/绝缘体叠层；以及形成多个缝隙沿水平方向延伸且彼此平行，用以将
具有该等沟道结构的该阵列分隔成多个子集。

[0011] 在一些实施例中，形成具有该等沟道结构的该阵列包括：形成具有多个沟道孔的阵列，各该沟道孔垂直地贯穿该交替导体/绝缘体叠层；于各该沟道孔的底部形成外延层；
于各该沟道孔的侧壁上形成一功能层；形成一沟道层覆盖该功能层的侧壁，且该沟道层接
触各该沟道孔中的该外延层；以及形成一填充结构覆盖该沟道层的侧壁并填入各该沟道
孔。

[0012] 在一些实施例中，该方法还包括：于该缝隙的底部形成掺杂区。

[0013] 在一些实施例中，形成该第一导电层包括：以低压化学气相沉积(LPCVD)工艺形成第一多晶硅层。

[0014] 在一些实施例中，形成该第一导电层还包括：以被氩气或氮气稀释的硅氧烷(silane)与氢气的混合物当作该LPCVD工艺的前驱气体；以及以批次式炉管(batch 
funace)当作该LPCVD工艺的加热炉管，设定反应温度大约介于400摄氏度至800摄氏度之
间，并设定腔室压力大约介于0.1托(Torr)至1托之间。

[0015] 在一些实施例中，对该第一导电层进行该等离子体处理，并于该等离子体处理之后进行该第一掺杂工艺包括：对该第一多晶硅层进行NH3等离子体处理；以及以多个砷离子
或多个硼离子对该第一多晶硅层进行第一重掺杂工艺。

[0016] 在一些实施例中，对该第一多晶硅层进行该NH3等离子体处理包括：于温度大约介于300摄氏度至600摄氏度下进行等离子体增强化学气相沉积炉管工艺。

[0017] 在一些实施例中，形成该第二导电层包括：于对该第一导电层进行该掺杂工艺之后，以低压化学气相沉积(LPCVD)工艺形成第二多晶硅层以覆盖该第一导电层且填入该缝
隙。

[0018] 在一些实施例中，对该第二导电层进行该第二掺杂工艺，并于该第二掺杂工艺之后进行该快速热结晶工艺包括：以多个砷离子或多个硼离子对该第二多晶硅层进行第二重
掺杂工艺；以及对被掺杂的该第二导电层进行尖峰式退火(spike annealing)工艺或快速
退火(flash annealing)工艺。

[0019] 在一些实施例中，对被掺杂的该第二导电层进行尖峰式退火工艺或快速退火工艺包括：于温度大约介于800摄氏度至1200摄氏度下进行尖峰式退火工艺或快速退火工艺，用
以有效地活化该砷离子掺杂物或硼离子掺杂物且使该第二多晶硅层被部分结晶化。

[0020] 在一些实施例中，对被掺杂的该第二导电层进行尖峰式退火工艺或快速退火工艺包括：先对被掺杂的该第二导电层进行尖峰式退火工艺，然后再对被掺杂的该第二导电层
进行快速退火工艺；或先对被掺杂的该第二导电层进行快速退火工艺，然后再对被掺杂的
该第二导电层进行尖峰式退火工艺。

[0021] 在一些实施例中，该方法还包括：于移除该第一导电层与该第二导电层的该上部以于该缝隙中形成该凹陷之后，对该第一导电层与该第二导电层的剩余部进行补偿掺杂工
艺。

[0022] 在一些实施例中，该补偿掺杂工艺包括：以多个砷离子或多个硼离子对该第一导电层与该第二导电层的该剩余部进行重掺杂工艺。

[0023] 在一些实施例中，于该凹陷中形成该第三导电层包括：于该凹陷中沉积钨层；以及进行化学机械抛光工艺，以平坦化该钨层的上表面。

[0024] 本公开的另一方向提供一种三维(3D)存储装置，包括：基底上的交替导体/绝缘体叠层；缝隙垂直地贯穿该交替导体/绝缘体叠层；于该缝隙的侧壁上的隔离层；以及该缝隙
中的共源极结构，共源极结构包括：下部，包括：第一导电层覆盖该隔离层，且该第一导电层
被等离子体处理以及该等离子体处理之后的掺杂工艺处理；以及第二导电层覆盖该第一导
电层并填入该缝隙，且该第二导电层被掺杂工艺以及该掺杂工艺之后的快速热结晶工艺处
理；以及上部，包括第三导电层。

[0025] 在一些实施例中，该交替导体/绝缘体叠层包括：在垂直方向叠层的至少32个导体/绝缘体层对，其中，每个导体/绝缘体层对包括导体层以及绝缘体层。在一些实施例中，
该交替导体/绝缘体叠层包括：在垂直方向叠层的至少32个导体/绝缘体层对，其中，每个导
体/绝缘体层对包括钨层以及二氧化硅层。

[0026] 在一些实施例中，该装置还包括：具有多个沟道结构的阵列，各该沟道结构垂直地贯穿该交替导体/绝缘体叠层；以及多个缝隙沿水平方向延伸且彼此平行，用以将具有该等
沟道结构的该阵列分隔成多个子集。

[0027] 在一些实施例中，各该沟道结构包括：沟道孔垂直地贯穿该交替导体/绝缘体叠层；外延层位于各沟道孔的底部；功能层位于各沟道孔的侧壁上；沟道层覆盖该功能层的侧
壁，且该沟道层接触该外延层；以及填充结构覆盖该沟道层的侧壁并填入该沟道孔。

[0028] 在一些实施例中，该装置还包括：掺杂区位于该缝隙的底部。

[0029] 在一些实施例中，该第一导电层为包括多个砷离子或多个硼离子的第一多晶硅层。该第二导电层为包括多个砷离子或多个硼离子且至少部分被结晶化的第二多晶硅层。
该第三导电层为钨层。

[0030] 相关领域的技术人员可根据本公开的叙述说明、申请专利范围以及图式了解本公开的其他方向。

附图说明

[0031] 并入本文中并且构成说明书的部分的附图示出了本公开的实施例，并且与说明书一起进一步用来对本公开的原理进行解释，并且使相关领域技术人员能够实施和使用本公
开。

[0032] 图1绘示了根据本公开一些实施例的形成3D存储装置的阵列共源极结构的示例性方法的流程图。

[0033] 图2A至图2E绘示了示例性3D存储装置于图1中所示方法的一些制作阶段的剖面图。

[0034] 图3绘示了形成3D存储装置的阵列共源极结构的方法的流程图。

[0035] 图4A至图4C绘示了3D存储装置于图3中所示该方法的一些制作阶段的剖面图。

[0036] 将参考附图来描述本公开的实施例。

具体实施方式

[0037] 尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和
范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。

[0038] 要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特
定特征、结构或特性。此外，这样的短语未必是指同一个实施例。另外，在结合实施例描述特
定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应
在相关领域技术人员的知识范围内。

[0039] 通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的特征、结构或特性，或者可以
用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”
或“该”的术语可以被理解为传达单数使用或传达复数使用。

[0040] 应当容易理解，本公开中的“在…上”、“在…之上”和“在…上方”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间
有居间特征或层的含义，并且“在…之上”或“在…上方”不仅表示“在”某物“之上”或“上方”
的含义，而且还可以包括其“在”某物“之上”或“上方”且其间没有居间特征或层(即，直接在
某物上)的含义。

[0041] 此外，诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相关术语在本文中为了描述方便可以用于描述一个组件或特征与另一个或多个组件或特征的关系，
如在附图中示出的。空间相关术语旨在涵盖除了在附图所描绘的取向之外的在设备使用或
操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中
使用的空间相关描述词可以类似地被对应解释。

[0042] 如本文中使用的，术语“基底”是指向其上增加后续材料的材料。可以对基底自身进行图案化。增加在基底的顶部上的材料可以被图案化或可以保持不被图案化。此外，基底
可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，基底可以由诸如玻
璃、塑料或蓝宝石晶圆的非导电材料制成。

[0043] 如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以
是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结
构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、垂直
或/及沿倾斜表面延伸。基底可以是层，其中可以包括一个或多个层，或/及可以在其上、其
上方或/及其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多
个导体和接触层(其中形成接触、互联机或/及通孔触点)和一个或多个介电层。

[0044] 如本文使用的，术语“标称/标称地”是指在生产或过程的设计时间期间设置的针对部件或过程操作的特性或参数的期望或目标值，以及高于或/及低于期望值的值的范围。
值的范围可能是由于制造过程或容限中的轻微变化导致的。如本文使用的，术语“大约”指
示可以基于与主题半导体装置相关联的特定技术节点而变化的给定量的值。基于特定技术
节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±
20％或±30％)内变化。

[0045] 如本文所使用的，术语“3D存储装置”指的是在横向取向的基底上具有垂直取向的存储单元晶体管串(在本文中称为“内存串”，例如NAND串)使得内存串相对于基底在垂直方
向上延伸的半导体装置。如本文所使用的，术语“垂直/垂直地”意味着标称上正交于基底的
横向表面。

[0046] 依据本公开的多种实施例提供形成3D存储装置的阵列共源极结构的方法。以被公开的方法形成的各共源极结构可包括多晶硅的下部以及钨的上部。该下部可被重掺杂且被
快速热退火结晶化。被公开的形成阵列共源极结构的方法可显著地减少晶圆应力且有效地
改善多晶硅共源极的导电率与装置迁移率。

[0047] 请参考图1。图1为根据本公开一些实施例的形成3D存储装置的阵列共源极结构的示例性方法的流程图。图2A至图2E绘示了示例性3D存储装置于图1中所示方法的一些制作
阶段的剖面图。

[0048] 如图1所示，该方法可开始于操作S110，其中交替导体/绝缘体叠层可形成于基底上。多个沟道结构可形成于该交替导体/绝缘体叠层中且排列成阵列。可形成多个缝隙垂直
地贯穿该交替导体/绝缘体叠层且可水平地延伸且彼此平行。掺杂区可形成于各该缝隙的
底部，当作共源极区。多个隔离层可形成于该等缝隙的侧壁上。

[0049] 在一些实施例中，形成该交替导体/绝缘体叠层的工艺可包括下列程序。如图2A所示，包括有多个介电层对的交替介电层叠层可形成于该基底100上。该基底100可包括具有
任何适合结构的任何适合的半导体基底，例如单晶单层基底、多晶硅单层基底、多晶硅与金
属多层基底等。该交替介电叠层的各介电层对可包括第一介电层与第二介电层的交替叠
层，且第二介电层不同于第一介电层。在一些实施例中，这些第一介电层可当作多个绝缘
层，而这些第二介电层可当作多个牺牲层，用以于后续工艺中被多个电层替换。于这些第二
介电层被这些导电层替换之后，该交替介电层叠层可被转换成交替导体/绝缘体叠层200，
如第2A图所示。在一些实施例中，这些第一介电层以及这些第二介电层沿平行于基底表面
的侧向方向延伸。该交替介电叠层可由一个或多个薄膜沉积工艺所形成，其包括但不限于
化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。

[0050] 在一些实施例中，该交替介电叠层可包括多个氧化物/氮化物层对。各介电层对包括一层的氧化硅以及一层的氮化硅。该多个氧化物/氮化物层对在本文亦可被归属为“交替
氧化物/氮化物叠层”。也就是说，于交替介电叠层中，多个氧化物曾与多个氮化物层于垂直
方向上交替。换句话说，除了给定的交替氧化物/氮化物叠层中的顶层与底层，其他各氧化
物层可被夹设于两相邻的氮化物层之间，且各该氮化物层可被夹设于两相邻的氧化物层之
间。

[0051] 多个氧化物层可分别具有相同的厚度或具有不同的厚度。举例来说，各氧化物层的厚度可大约介于10纳米(nm)至150纳米之间。相似地，多个氮化物层可分别具有相同的厚
度或不同的厚度。举例来说，各氮化物层的厚度可大约介于10纳米至150纳米之间。在一些
实施例中，该交替介电叠层的总厚度可大于1000纳米。

[0052] 此外，这些氧化物层或/及这些氮化物层可包括任何适合的氧化物材料或/及氮化物材料。举例来说，氧化物材料或/及氮化物材料的元素可包括但并不限于钨(W)、钴(Co)、
铜(Cu)、铝(Al)、经掺杂的硅、硅化物或其任何组合。在一些实施例中，这些氧化物层可为多
个二氧化硅层，且这些氮化物层可为多个氮化硅层。

[0053] 该交替介电叠层可包括任何适合层数的这些氧化物层与这些氮化物层。在一些实施例中，于该交替介电叠层中的这些氧化物层与这些氮化物层的总层数大于或等于64。也
就是说，氧化物/氮化物层对的数量可大于或等于32。在一些实施例中，交替氧化物/氮化物
叠层包括与该氧化物/氮化物层对的材料或/及厚度不同的更多的氧化物层或更多的氮化
物层。举例来说，该交替介电叠层中的底层以及顶层可为氧化物层。

[0054] 如第2A图所示，多个沟道结构300可形成于该交替介电叠层中。各沟道结构可包括沟道孔垂直地延伸穿过该交替介电叠层、外延层位于该沟道孔的该底部上、功能层位于该
沟道孔的该侧壁上以及沟道层位于该功能层与填充结构之间。该多个沟道结构可于该交替
介电叠层中排列成阵列。

[0055] 在一些实施例中，形成该沟道结构的工艺包括形成沟道孔垂直延伸而穿过该交替介电叠层。该沟道孔可具有高深宽比，此深宽比为该沟道孔的直径与深度的比。可利用蚀刻
该交替介电叠层以及后续清理工艺来形成该沟道孔。用以形成该沟道孔的蚀刻工艺可为湿
式蚀刻、干式蚀刻或其组合。

[0056] 在一些实施例中，形成该沟道结构的工艺包括于该沟道孔的该底部上形成外延层310。该外延层310可形成于该沟道孔的底部上以及被沟道孔暴露出的基底100上。在一些实
施例中，该外延层310可为以选择性外延成长(SEG)工艺形成的多晶硅层。在一些实施例中，
该外延层310可未直接形成于基底100的表面上。一个或多个层可形成于该外延层与基底
100之间。也就是说，该外延层覆盖基底100。该外延层310的上表面可高于该底部第一介电
层的底表面。

[0057] 在一些实施例中，形成该沟道结构的工艺包括于该沟道孔的侧壁上形成功能层。该功能层可为复合介电层，例如阻挡层、存储层以及隧穿层的一组合。包括以该阻挡层、该
存储层以及该隧穿层的该功能层可由一个或多个薄膜沉积工艺所形成，例如ALD、CVD、PVD、
任何其他适合工艺或其任何组合。

[0058] 该阻挡层可形成于该存储层与该沟道孔的该侧壁之间。该阻挡层可用以阻挡电荷流出。在一些实施例中，该阻挡层可为二氧化硅层或二氧化硅/氮化硅/二氧化硅(ONO)层的
组合。在一些实施例中，该阻挡层包括高介电常数(high-k)介电材料(例如氧化铝)。在一些
实施例中，该阻挡层的厚度可大约介于3纳米至20纳米之间。

[0059] 该存储层可形成于该隧穿层与该阻挡层之间。来自于该沟道层的电子或空穴可穿过该隧穿层而隧穿至该存储层。该存储层可用以储存电荷(电子或空穴)以进行存储操作。
该存储层中的电荷储存或移除可影响该半导体通道的开/关状态或/及电导。该存储层可包
括一个或多个材料膜，材料膜包括但并不限于氮化硅、氮氧化硅、氧化硅与氮化硅的组合或
其任何组合。在一些实施例中，该存储层可包括利用一个或多个沉积工艺所形成的氮化物
层。在一些实施例中，该存储层的厚度可大约介于3纳米至20纳米之间。

[0060] 该隧穿层可形成于该存储层的该侧壁上。该隧穿层可用以使电荷(电子或空穴)隧穿。该隧穿层可包括介电材料，介电材料包括但并不限于氧化硅、氮化硅、氮氧化硅或其任
何组合。在一些实施例中，该隧穿层可为利用沉积工艺所形成的氧化物层。在一些实施例
中，该隧穿层的厚度可大约介于3纳米至20纳米之间。

[0061] 在一些实施例中，形成该沟道结构的工艺还包括形成沟道层覆盖该功能层的该侧壁。在一些实施例中，该沟道层可为利用薄膜沉积工艺所形成的非晶硅层或多晶硅层，例如
ALD、CVD、PVD或其他适合的工艺。在一些实施例中，该沟道层的厚度可大约介于5纳米至20
纳米之间。

[0062] 在一些实施例中，形成该沟道结构的工艺还包括形成填充结构覆盖该沟道层且填入该沟道孔。在一些实施例中，该填充结构可为利用任何适合的沉积工艺所形成的氧化物
层，例如ALD、CVD、PVD等。在一些实施例中，该填充结构可包括一个或多个空气间隔。

[0063] 如图2A所示，多个缝隙(在此可视为栅极线缝隙)400可形成于该交替介电叠层中。各栅极线缝隙400可垂直地贯穿该交替介电叠层且大体上沿两个沟道结构镇列之间之间的
直线延伸。该多个栅极线缝隙400可藉由在该交替介电叠层上方形成屏蔽层且利用例如微
影工艺对该屏蔽进行图案化以于该图案化屏蔽层中形成对应该多个栅极线缝隙的多个开
孔而形成。可进行适合的蚀刻工艺例如干式蚀刻或/及湿式蚀刻来移除被这些开孔暴露出
的该交替介电叠层的部分，直到该多个开孔暴露出该基底100为止。可于形成该多个栅极线
缝隙后移除该屏蔽层。

[0064] 在一些实施例中，可进行栅极取代工艺(亦被视为“字符线取代”工艺)，以导电层(例如W)取代该交替介电叠层的第二介电层(例如氮化硅)。结果，于该栅极取代工艺之后，
该交替介电叠层可成为如图2A中所示的交替导体/绝缘体叠层200。

[0065] 如上所述，该交替介电叠层中的这些第二介电层可当作多个牺牲层，且可利用适合的蚀刻工艺(例如等向性干式蚀刻或湿式蚀刻)来移除这些第二介电层。相对于该第一介
电层的材料，该蚀刻工艺可对于该第二介电层的材料具有所需的高蚀刻选择比，而该蚀刻
工艺可因此对于该第一介电层有最小的影响。这些向性干式蚀刻或/及该湿式蚀刻可自不
同方向移除第二介电层而暴露出各第一介电层的上表面与底表面。因此，可于多个第一介
电层之间形成多个水平沟槽。在一些实施例中，这些第二介电层包括氮化硅，而这些向性干
式蚀刻的蚀刻剂包括CF4、CHF3、C4F8、C4F6以及CH2F2中的一个或多个。这些向性干式蚀刻的射
频(RF)功率可大约低于100W，且偏压可大约低于10V。在一些实施例中，这些第二介电层包
括氮化硅，且该湿式蚀刻的蚀刻剂包括磷酸。

[0066] 接着，该多个导电层可利用适合的栅极金属材料填入这些水平沟槽而形成。该栅极金属材料可填入各水平沟槽以形成多个导电层来提供后续形成的多个字符线(即栅极)
的基本材料。该栅极金属材料可包括任何蚀刻的导电材料，例如钨、铝、铜、钴或其任何组
合，用以形成这些字符线(即栅极)。该栅极金属材料可利用适合的沉积方法沉积进入多个
水平沟槽中，例如CVD、物理气相沉积(PVD)、等离子体增强CVD(PECVD)、溅镀、金属有机化学
气相沉积(MOCVD)和/或ALD。在一些实施例中，这些导电层包括以CVD形成的钨。

[0067] 在一些实施例中，于形成该多个导电层之后，该多个导电层接近这些缝隙400的部分可被移除。在一些实施例中，为了确保多个栅极之间的绝缘，可进行凹陷蚀刻来移除该多
个导电层接近这些缝隙400的这些部分。在这样做时，可于各沟槽中形成该导电层的凹陷。

[0068] 如图2A所示，多个隔离层410可形成于该多个栅极线缝隙400的侧壁上。这些隔离层410可覆盖这些栅极线缝隙400的侧壁且填入与该多个导电层对应的多个凹陷。这些隔离
层410可当作隔离间隙子用以提供该交替导体/绝缘体叠层中的这些导电层与后续工艺中
形成的导电墙之间的电性隔离。

[0069] 这些隔离层410可利用适合的沉积工艺以及沉积工艺之后的蚀刻工艺来形成。举例来说，可进行沉积工艺例如溅镀、PVD、MOCVD、低压化学气相沉积(LPCVD)或/及ALD等来形
成这些隔离层410。这些隔离层410的材料可包括任何适合的绝缘材料，例如氧化硅等。在形
成这些隔离层410之后，可进行蚀刻工艺来移除位于各栅极线缝隙400底部的这些隔离层的
部分以暴露出该基底100。掺杂区420可形成于各缝隙400的底部，当作共源极区。例如，可藉
由通过这些栅极线缝隙400进行离子植入或/及热扩散，以于在各栅极线缝隙400下方的该
基底100中形成该掺杂区420。

[0070] 要指出的是，在本公开中，X-方向可被定义为与该基底100的该表面平行的水平面中的方向，且与第2A图中所示的该剖面垂直。也就是说，X-方向为这些缝隙400延伸的方向。
该Y-方向可被定义为与该基底100的该表面平行的该水平面中的方向，且与第2A图中所示
的该剖面平行。在一些实施例中，于该操作S110中，该晶圆可经历轻微应力，造成该基底100
与该交替导体/绝缘体叠层200在可接受的范围内弯曲。举例来说，于X-方向上的晶圆弯曲
可大约小于40纳米，且于Y-方向上的晶圆弯曲可大约小于50纳米。

[0071] 请再参考图1。该方法进行到操作S120，其中第一导电层可形成于该多个缝隙的这些侧壁上与底部上。可于该第一导电层上进行一等离子体处理工艺以及一掺杂工艺。

[0072] 如图2B所示，该第一导电层510可形成于该多个缝隙400的这些侧壁上以及底部，用以覆盖这些外延层310以及这些隔离层410。在一些实施例中，该第一导电层510可为利用
低压化学气相沉积(LPCVD)工艺所形成的多晶硅层。在一些实施例中，该第一导电层510可
接着被气体等离子体工艺例如氨(NH3)等离子体处理工艺处理。进一步地，被该等离子体处
理工艺处理后的该第一导电层510接着进行重掺杂工艺，用以将多个砷(As)离子或/及多个
硼(B)离子以外部方式植入。

[0073] 具体地说，被氩气(Ar)或氮气(N2)稀释的硅氧烷(SiH4)与氢气(H2)可当作该LPCVD工艺的前驱气体，用以沉积该多晶硅材料。批次式炉管可当作该LPCVD工艺的加热炉管。该
加热炉管中的反应温度可大约介于400摄氏度至800摄氏度之间。该加热炉管的腔室压力可
大约介于0.1托至1托之间。该NH3等离子体处理工艺可于温度大约介于300摄氏度至600摄
氏度之间的状况下在该PECVD腔室中进行。利用NH3等离子体处理工艺可终结多晶硅表面的
悬浮键，进而改善装置迁移率。

[0074] 在一些实施例中，于该操作S120中，该晶圆可经历轻微应力，造成该基底100与该交替导体/绝缘体叠层200在可接受的范围内弯曲。举例来说，于X-方向上的晶圆弯曲可大
约小于50纳米，且于Y-方向上的晶圆弯曲可大约小于30纳米。

[0075] 请再参考图1。该方法进行到操作S130，其中第二导电层可形成以覆盖该第一导电层且填入该多个缝隙。可于该第二导电层上进行掺杂工艺以及退火工艺。

[0076] 如第2C图所示，该第二导电层520可形成以覆盖该第一导电层510且填入这些缝隙400。在一些实施例中，该第二导电层520可为利用低压化学气相沉积(LPCVD)工艺形成的多
晶硅层。在一些实施例中，形成该第二导电层520的这些工艺参数可与上述形成该第一导电
层510的这些工艺参数相同。要指出的是，该第二导电层520以及该第一导电层510可由相同
或不同的制作条件来形成。

[0077] 在一些实施例中，该第二导电层520可为被多个砷(As)离子或/及多个硼(B)离子重掺杂的多晶硅层。该退火工艺可为快速热结晶工艺，其包括于温度大约介于800摄氏度至
1200摄氏度下进行的尖峰式退火(spike annealing)工艺或/及快速退火(flash 
annealing)工艺。举例来说，可进行尖峰式退火工艺并于其后进行快速退火工艺、只进行快
速退火工艺或进行快速退火工艺或/及尖峰式退火工艺。该尖峰式退火可决定该化学分布
的位置且藉由后续不易造成扩散的快速退火可在维持高程度掺杂物活化之外增加活化效
果。因此，该多晶硅层可被部分结晶化，且可提升该多晶硅层的导电率。要指出的是，多晶硅
的本质电阻率大约比由化学气相沉积(CVD)工艺形成的钨(W)的本质电阻率高10倍至100
倍。因此，被多个As或B离子重掺杂的该多晶硅可具有提升的导电率而比得上钨(W)的导电
率。

[0078] 在一些实施例中，于该操作S130中，该晶圆可经历轻微应力，造成该基底100与该交替导体/绝缘体叠层200在可接受的范围内弯曲。举例来说，于X-方向上的晶圆弯曲可大
约小于15纳米，且于Y-方向上的晶圆弯曲可大约为0纳米。

[0079] 请再参考图1。该方法进行至操作S140，其中该第一导电层以及该第二导电层的多个部分可被移除以于各该缝隙中形成凹陷。可于该第一导电层与该第二导电层的该剩余部
上进行补偿掺杂工艺。

[0080] 在一些实施例中，位于该多个缝隙400之外的该第一导电层以及该第二导电层的这些部分可被移除。举例来说，位于该晶圆的该背侧与该前侧上的该多晶硅层可被移除。可
进行回蚀刻工艺来移除各缝隙中的该多晶硅层的一上部，因此，如图2D所示，凹陷530可形
成于各缝隙中。可用多个As或B离子对各缝隙中的该多晶硅层的这些剩余部进行补偿掺杂
工艺。

[0081] 在一些实施例中，于该操作S140中，该晶圆可经历轻微应力，造成该基底100与该交替导体/绝缘体叠层200在可接受的范围内弯曲。举例来说，于X-方向上的晶圆弯曲可大
约小于15纳米，且于Y-方向上的晶圆弯曲可大约为0纳米。

[0082] 请再参考图1。该方法进行至操作S150，其中第三导电层540可形成于各该缝隙的该凹陷中，如图2E所示。在一些实施例中，可利用沉积工艺以及化学机械抛光(CMP)工艺来
形成该第三导电层540。举例来说，可用化学气相沉积(CVD)工艺形成钨层。然后进行CMP工
艺以平坦化该钨层的该上表面，如图2E所示。

[0083] 在一些实施例中，于该操作S150中，该晶圆可经历轻微应力，造成该基底100与该交替导体/绝缘体叠层200在可接受的范围内弯曲。举例来说，于X-方向上的晶圆弯曲可大
约小于50纳米，且于Y-方向上的晶圆弯曲可大约为0纳米。

[0084] 因此，通过上述揭露的制作方法可形成如第2E图所示的该阵列共源极结构。各共源极结构可包括下部以及上部，该下部包括该第一导电层以及该第二导电层，而该上部包
括该第三导电层。该下部可被重掺杂与快速退火。举例来说，该共源极结构的该下部可为被
As/B重掺杂且被快速热退火结晶化的LPCVD-多晶硅，且该共源极结构的该上部可为CVD-
钨。

[0085] 该共源极填充结构可显著地减少该晶圆应力且有效地改善该共源极的该多晶硅的该导电率与该装置迁移率。相比于用现有制作方法形成的传统共源极钨填充结构，以上
揭露的3D存储装置的阵列共源极结构于控制晶圆应力上有特别清楚的优点。传统共源极钨
填充结构可造成同时在X方向与Y方向上的大量晶圆应力，其可高至数GPa。下列提供依据现
有制作方法所制备的一比较例。比较了由该比较例中的各操作所造成的该晶圆应力以及由
本公开的制作方法中的各操作所造成的该晶圆应力。该比较显示本公开用以形成阵列共源
极结构的方法在减少晶圆应力上有显著改善。

[0086] 请参考图3。图3为形成3D存储装置的阵列共源极结构的一示例性方法的流程图。图4A至图4C绘示了3D存储装置于图3中所示该方法的一些制作阶段的剖面图。

[0087] 如图3所示，该方法开始于操作S310，其中交替导体/绝缘体叠层200可形成于基底100上，如图4A所示。进一步地，多个沟道结构300可形成于该交替导体/绝缘体叠层200中且
排列成阵列。形成垂直地贯穿该交替导体/绝缘体叠层200且水平地延伸并彼此平行的多个
缝隙400。掺杂区420可形成于各缝隙400的该底部中，当作共源极区。多个氧化物层430可形
成于这些栅极线缝隙的这些侧壁上。该操作S310的详细内容可参考以上结合图1对于操作
S110的叙述。如上所述，于该操作S310中，该晶圆可经历轻微应力，造成该基底100与该交替
导体/绝缘体叠层200在可接受的范围内弯曲。举例来说，于X-方向上的晶圆弯曲可大约小
于40纳米，且于Y-方向上的晶圆弯曲可大约小于50纳米。

[0088] 请再参考图3。该方法进行制操作S320，其中多个Ti/TiN黏着层形成以覆盖位于这些缝隙400的这些侧壁上的这些氧化物层430，如第4B图所示。一钨层500可形成以填入各缝
隙400。这些Ti/TiN黏着层440可用以改善这些钨层500的黏着力。这些钨层500可利用CVD工
艺形成。要指出的是，于该操作S320中，该晶圆可经历重大应力，造成该基底100与该交替导
体/绝缘体叠层200大幅度弯曲。举例来说，于X-方向上的晶圆弯曲大于300纳米，且于Y-方
向上的晶圆弯曲大于150纳米。如此的晶圆翘曲会造成微影工艺失焦以及许多其他问题。

[0089] 请再参考图3。该方法进行制操作S330，其中进行化学机械抛光(CMP)工艺以平坦化该形成的结构的该上表面，如第4C图中所示。因此，该形成的阵列共源极结构包括CVD-
钨。相似地，于该操作S330中，该晶圆可经历重大应力，造成该基底100与该交替导体/绝缘
体叠层200大幅度弯曲。举例来说，于X-方向上的晶圆弯曲大于300纳米，且于Y-方向上的晶
圆弯曲大于150纳米。如此的晶圆翘曲会造成微影工艺失焦以及许多其他问题。

[0090] 下列表1示出由与图1以及第2A图至第2E图相关之上述本申请所公开的方法中的这些操作造成的晶圆弯曲结果。下列表2示出由与图3以及图4A至第4C图相关之上述比较例
中的这些操作造成的晶圆弯曲结果。

[0091] 晶圆(μm) 操作S110 操作S120 操作S130 操作S140 操作S150X-方向 <40 <50 <15 <15 <50
Y-方向 <50 <30 <0 <0 <0

[0092] 表1

[0093]

[0094]

[0095] 表2

[0096] 如表1与表2的比较，所公开的形成这些阵列共源极结构的方法对于减少晶圆应力有显著的改善。因此，包括晶圆翘曲、晶圆滑动、微影工艺失焦、镀层偏移等由于晶圆的大应
力所造成的许多问题可被消除。

[0097] 因此，提供了三维(3D)存储装置的阵列共源极结构以及其制作方法。

[0098] 本公开的一方向提供一种形成三维(3D)存储装置的方法，包括：于基底上形成交替导体/绝缘体叠层；形成缝隙垂直地贯穿该交替导体/绝缘体叠层；于该缝隙的侧壁上形
成隔离层；形成第一导电层覆盖该隔离层；对该第一导电层进行等离子体处理，并于该等离
子体处理之后进行第一掺杂工艺；形成第二导电层覆盖该第一导电层并填入该缝隙；对该
第二导电层进行第二掺杂工艺，并于该第二掺杂工艺之后进行快速热结晶工艺；移除该第
一导电层与该第二导电层的上部，以于该缝隙中形成凹陷；以及于该凹陷中形成第三导电
层。

[0099] 在一些实施例中，形成该交替导体/绝缘体叠层包括：形成至少32个导体/绝缘体层对于垂直方向叠层，其中各导体/绝缘体层对包括导电层以及介电层。在一些实施例中，
形成该交替导体/绝缘体叠层包括：形成至少32个导体/绝缘体层对于垂直方向叠层，其中
各导体/绝缘体层对包括钨层以及二氧化硅层。

[0100] 在一些实施例中，该方法还包括：形成具有多个沟道结构的阵列，各该沟道结构垂直地贯穿该交替导体/绝缘体叠层；以及形成多个缝隙沿水平方向延伸且彼此平行，用以将
具有这些沟道结构的该阵列分隔成多个子集。

[0101] 在一些实施例中，形成具有这些沟道结构的该阵列包括：形成具有多个沟道孔的阵列，各该沟道孔垂直地贯穿该交替导体/绝缘体叠层；于各该沟道孔的底部形成外延层；
于各该沟道孔的侧壁上形成功能层；形成沟道层覆盖该功能层的侧壁，且该沟道层接触各
该沟道孔中的该外延层；以及形成填充结构覆盖该沟道层的侧壁并填入各该沟道孔。

[0102] 在一些实施例中，该方法还包括：于该缝隙的底部形成掺杂区。

[0103] 在一些实施例中，形成该第一导电层包括：以低压化学气相沉积(LPCVD)工艺形成第一多晶硅层。

[0104] 在一些实施例中，形成该第一导电层还包括：以被氩气或氮气稀释的硅氧烷与氢气的混合物当作该LPCVD工艺的前驱气体；以及以批次式炉管当作该LPCVD工艺的加热炉
管，设定反应温度大约介于400摄氏度至800摄氏度之间，并设定腔室压力大约介于0.1托至
1托之间。

[0105] 在一些实施例中，对该第一导电层进行该等离子体处理，并于该等离子体处理之后进行该第一掺杂工艺包括：对该第一多晶硅层进行NH3等离子体处理；以及以多个砷离子
或多个硼离子对该第一多晶硅层进行第一重掺杂工艺。

[0106] 在一些实施例中，对该第一多晶硅层进行该NH3等离子体处理包括：于温度大约介于300摄氏度至600摄氏度下进行低压化学气相沉积炉管工艺。

[0107] 在一些实施例中，形成该第二导电层包括：于对该第一导电层进行该掺杂工艺之后，以低压化学气相沉积(LPCVD)工艺形成第二多晶硅层以覆盖该第一导电层且填入该缝
隙。

[0108] 在一些实施例中，对该第二导电层进行该第二掺杂工艺，并于该第二掺杂工艺之后进行该快速热结晶工艺包括：以多个砷离子或多个硼离子对该第二多晶硅层进行第二重
掺杂工艺；以及对被掺杂的该第二导电层进行尖峰式退火工艺或快速退火工艺。

[0109] 在一些实施例中，对被掺杂的该第二导电层进行尖峰式退火工艺或快速退火工艺包括：于温度大约介于800摄氏度至1200摄氏度下进行尖峰式退火工艺或快速退火工艺，用
以有效地活化该砷离子掺杂物或硼离子掺杂物且使该第二多晶硅层被部分结晶化。

[0110] 在一些实施例中，对被掺杂的该第二导电层进行尖峰式退火工艺或快速退火工艺包括：先对被掺杂的该第二导电层进行尖峰式退火工艺，然后再对被掺杂的该第二导电层
进行快速退火工艺；或先对被掺杂的该第二导电层进行快速退火工艺，然后再对被掺杂的
该第二导电层进行尖峰式退火工艺。

[0111] 在一些实施例中，该方法还包括：于移除该第一导电层与该第二导电层的该上部以于该缝隙中形成该凹陷之后，对该第一导电层与该第二导电层的剩余部进行补偿掺杂工
艺。

[0112] 在一些实施例中，该补偿掺杂工艺包括：以多个砷离子或多个硼离子对该第一导电层与该第二导电层的该剩余部进行重掺杂工艺。

[0113] 在一些实施例中，于该凹陷中形成该第三导电层包括：于该凹陷中沉积钨层；以及进行化学机械抛光工艺，以平坦化该钨层的上表面。

[0114] 本公开的另一方向提供一种三维(3D)存储装置，包括：基底上的交替导体/绝缘体叠层；缝隙垂直地贯穿该交替导体/绝缘体叠层；于该缝隙的侧壁上的隔离层；以及该缝隙
中的共源极结构，共源极结构包括：下部，包括：第一导电层覆盖该隔离层，且该第一导电层
被等离子体处理以及该等离子体处理之后的掺杂工艺处理；以及第二导电层覆盖该第一导
电层并填入该缝隙，且该第二导电层被掺杂工艺以及该掺杂工艺之后的快速热结晶工艺处
理；以及上部，包括第三导电层。

[0115] 在一些实施例中，该交替导体/绝缘体叠层包括：在垂直方向叠层的至少32个导体/绝缘体层对，其中，每个导体/绝缘体层对包括导体层以及绝缘体层。在一些实施例中，
该交替导体/绝缘体叠层包括：在垂直方向叠层的至少32个导体/绝缘体层对，其中，每个导
体/绝缘体层对包括一钨层以及一二氧化硅层。

[0116] 在一些实施例中，该装置还包括：具有多个沟道结构的阵列，各该沟道结构垂直地贯穿该交替导体/绝缘体叠层；以及多个缝隙沿水平方向延伸且彼此平行，用以将具有这些
沟道结构的该阵列分隔成多个子集。

[0117] 在一些实施例中，各该沟道结构包括：沟道孔垂直地贯穿该交替导体/绝缘体叠层；外延层位于各沟道孔的底部；功能层位于各沟道孔的侧壁上；沟道层覆盖该功能层的侧
壁，且该沟道层接触该外延层；以及填充结构覆盖该沟道层的侧壁并填入该沟道孔。

[0118] 在一些实施例中，该装置还包括：掺杂区位于该缝隙的底部。

[0119] 在一些实施例中，该第一导电层为包括多个砷离子或多个硼离子的第一多晶硅层。该第二导电层为包括多个砷离子或多个硼离子且至少部分被结晶化的第二多晶硅层。
该第三导电层为钨层。

[0120] 对特定实施例的上述说明因此将揭示本公开的一般性质，使得他人能够通过运用本领域技术范围内的知识容易地对这种特定实施例进行修改或/及调整以用于各种应用，
而不需要过度实验，且不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种
调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的措辞
或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人
员按照所述教导和指导进行解释。

[0121] 上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地定义了这些功能构建块的边
界。可以定义替代的边界，只要适当执行指定的功能及其关系即可。

[0122] 发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附申请
专利范围。

[0123] 本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据所附发明申请专利范围及其等同物来进行限定。