一种内部电源焊盘间距更小的半导体封装转让专利
申请号 : CN201880074426.8
文献号 : CN111433906B
文献日 : 2021-07-20
发明人 : 顾识群 , 张宏英 , 蔡红亮
申请人 : 华为技术有限公司
摘要 :
权利要求 :
1.一种封装后的集成电路(integrated circuit，IC)，其特征在于，包括：具有多个电源IC焊盘和多个接地IC焊盘的IC，所述多个电源IC焊盘和所述多个接地IC焊盘之间具有第一侧向间距；
底部介质层；
所述底部介质层上的具有第一组图案化导体和第一介质层的第一重布线层(redistribution layer，RDL)；
所述第一RDL上的具有第二组图案化导体、第二介质层和第一组过孔的第二RDL，所述第一组过孔延伸穿过位于所述第一组图案化导体和所述第二组图案化导体之间的所述第二介质层；
所述第二RDL上的具有第三组图案化导体、第三介质层和第二组过孔的第三RDL，所述第二组过孔延伸穿过位于所述第二组图案化导体和所述第三组图案化导体之间的所述第三介质层；
从所述第三组图案化导体延伸穿过所述第三介质层的多个电源封装焊盘和多个接地封装焊盘，所述多个电源封装焊盘和所述多个接地封装焊盘之间具有所述第一侧向间距，所述多个电源封装焊盘与所述多个电源IC焊盘耦合，所述多个接地封装焊盘与所述多个接地IC焊盘耦合；
IC封装；
延伸穿过所述底部介质层并与所述第一组图案化导体接触的多个印制电路板(printed circuit board，PCB)焊盘，所述多个PCB焊盘的电源PCB焊盘和接地PCB焊盘之间的第二侧向间距大于所述第一侧向间距。
2.根据权利要求1所述的封装后的IC，其特征在于，所述第一侧向间距在40微米至150微米的范围内。
3.根据权利要求1所述的封装后的IC，其特征在于，所述电源PCB焊盘中的至少一个与对应的多个电源封装焊盘电耦合；
所述接地PCB焊盘中的至少一个与对应的多个接地封装焊盘电耦合。
4.根据权利要求1所述的封装后的IC，其特征在于，所述第一RDL包括电源和地的第一扇出；
所述第二RDL包括与电源和地的所述第一扇出不同的电源和地的第二扇出；
所述第三RDL包括与电源和地的所述第一扇出以及电源和地的所述第二扇出均不同的电源和地的第三扇出。
5.根据权利要求1所述的封装后的IC，其特征在于，所述第一RDL包括电源的第一扇出和地的第一扇出；
所述第二RDL包括与电源的所述第一扇出不同的电源的第二扇出；
所述第三RDL包括与地的所述第一扇出不同的地的第二扇出。
6.根据权利要求1所述的封装后的IC，其中，所述第一组过孔偏离所述第二组过孔，以最小化所述IC的安装应力。
7.一种制作封装后的集成电路(integrated circuit，IC)的方法，其特征在于，包括：在平面载体上形成底部介质层；
在所述底部介质层上形成第一重布线层(redistribution layer，RDL)，所述第一RDL具有第一组图案化导体和第一介质层；
在所述第一RDL上形成第二RDL，所述第二RDL具有第二组图案化导体、第二介质层和第一组过孔，所述第一组过孔延伸穿过位于所述第一组图案化导体和所述第二组图案化导体之间的所述第二介质层；
在所述第二RDL上形成第三RDL，所述第三RDL具有第三组图案化导体、第三介质层和第二组过孔，所述第二组过孔延伸穿过位于所述第二组图案化导体和所述第三组图案化导体之间的所述第三介质层；
形成多个封装焊盘开口，所述多个封装焊盘开口从所述第三组图案化导体延伸穿过所述第三介质层；
形成多个封装焊盘，所述多个封装焊盘延伸至所述多个封装焊盘开口中；
将集成电路(integrated circuit，IC)电连接至所述多个封装焊盘，所述IC具有多个电源IC焊盘和多个接地IC焊盘，所述多个电源IC焊盘和所述多个接地IC焊盘之间具有第一侧向间距；
使用保护性封装材料封装所述IC；
移除所述底部介质层的所述平面载体；
形成延伸穿过所述底部介质层并与所述第一组图案化导体接触的多个印制电路板(printed circuit board，PCB)焊盘，所述多个PCB焊盘的电源PCB焊盘和接地PCB焊盘之间的第二侧向间距大于所述第一侧向间距。
8.根据权利要求7所述的方法，其特征在于，所述第一侧向间距在40微米至150微米的范围内。
9.根据权利要求7所述的方法，其特征在于，在所述底部介质层上形成所述第一RDL，包括：
沉积第一金属种子层；
在所述第一金属种子层上形成第一图案化阻焊层；
电镀所述第一图案化阻焊层以形成所述第一组图案化导体；
移除所述第一金属种子层的底部和所述第一图案化阻焊层，以裸露所述底部介质层的一部分和所述第一组图案化导体；
在所述第一组图案化导体和所述底部介质层的裸露部分上沉积所述第一介质层。
10.根据权利要求9所述的方法，其特征在于，在所述第一RDL上形成所述第二RDL，包括：
在第一介质层中形成朝着所述第一组图案化导体延伸的第一组过孔开口；
沉积第二金属种子层；
在所述第二金属种子层上形成第二图案化阻焊层；
电镀所述第二图案化阻焊层以形成所述第一组过孔和所述第二组图案化导体；
移除所述第二金属种子层的底部和所述第二图案化阻焊层，以裸露所述第一介质层的一部分和所述第二组图案化导体；
在所述第二组图案化导体和所述第一介质层的裸露部分上沉积所述第二介质层。
11.根据权利要求10所述的方法，其特征在于，在所述第二RDL上形成所述第三RDL，包括：
在第二介质层中形成朝着所述第二组图案化导体延伸的第二组过孔开口；
在所述第二介质层上沉积第三金属种子层；
在所述第三金属种子层上形成第三图案化阻焊层；
电镀所述第三图案化阻焊层以形成所述第二组过孔和所述第三组图案化导体；
移除所述第三金属种子层的底部和所述第三图案化阻焊层，以裸露所述第二介质层的一部分和所述第三组图案化导体；
在所述第三组图案化导体和所述第二介质层的裸露部分上沉积所述第三介质层。
12.根据权利要求7所述的方法，其特征在于，所述电源PCB焊盘中的至少一个与对应的多个电源封装焊盘电耦合；
所述接地PCB焊盘中的至少一个与对应的多个接地封装焊盘电耦合。
13.根据权利要求7所述的方法，其特征在于，所述第一RDL包括电源和地的第一扇出；
所述第二RDL包括与电源和地的所述第一扇出不同的电源和地的第二扇出；
所述第三RDL包括与电源和地的所述第一扇出以及电源和地的所述第二扇出均不同的电源和地的第三扇出。
14.根据权利要求7所述的方法，其特征在于，所述第一RDL包括电源的第一扇出和地的第一扇出；
所述第二RDL包括与电源的所述第一扇出不同的电源的第二扇出；
所述第三RDL包括与地的所述第一扇出不同的地的第二扇出。
15.根据权利要求7所述的方法，其中，所述第一组过孔偏离所述第二组过孔，以最小化所述IC的安装应力。
16.一种制作封装后的集成电路(integrated circuit，IC)的方法，其特征在于，包括：在平面载体上形成底部介质层；
将集成电路(integrated circuit，IC)固定到所述底部介质层，所述IC具有多个电源IC焊盘和多个接地IC焊盘，所述多个电源IC焊盘和所述多个接地IC焊盘之间具有第一侧向间距且所述IC与所述底部介质层的相对设置；
使用保护性封装材料封装所述IC；
裸露所述多个IC焊盘；
在所述保护性封装材料上形成第一重布线层(redistribution layer，RDL)，所述第一RDL具有在所述保护性封装材料上形成的第一介质层、在所述第一介质层上形成的第一组图案化导体，以及从所述第一组图案化导体延伸穿过所述第一介质层直至所述多个IC焊盘的第一组过孔；
在所述第一RDL上形成第二RDL，所述第二RDL具有在所述第一RDL上形成的第二介质层、在所述第二介质层上形成的第二组图案化导体，以及从所述第二组图案化导体延伸穿过所述第二介质层直至所述第一组图案化导体的第二组过孔；
在所述第二RDL上形成第三RDL，所述第三RDL具有在所述第二RDL上形成的第三介质层、在所述第三介质层上形成的第三组图案化导体，以及从所述第三组图案化导体延伸穿过所述第三介质层直至所述第二组图案化导体的第三组过孔；
在所述第三RDL上形成第四介质层；
形成多个印制电路板(printed circuit board，PCB)封装焊盘开口，所述多个PCB封装焊盘开口延伸穿过所述第四介质层直至所述第三组图案化导体；
形成多个PCB焊盘，所述多个PCB焊盘延伸穿过所述多个PCB封装焊盘开口直至所述第三组图案化导体，所述多个PCB焊盘的电源PCB焊盘和接地PCB焊盘之间的第二侧向间距大于所述第一侧向间距。
17.根据权利要求16所述的方法，其特征在于，所述第一侧向间距在40微米至150微米的范围内。
18.根据权利要求16所述的方法，其特征在于，还包括移除所述底部介质层的所述平面载体。
19.根据权利要求16所述的方法，其特征在于，在所述保护性封装材料上形成所述第一RDL，包括：
在所述保护性封装材料上沉积所述第一介质层的第一部分；
在所述第一部分中形成朝着所述多个IC焊盘的所述第一介质层延伸的第一组过孔开口；
在所述第一介质层的所述第一部分上沉积第一金属种子层；
在所述第一金属种子层上形成第一图案化阻焊层；
电镀所述第一图案化阻焊层；
移除所述第一金属种子层的底部和所述第一图案化阻焊层，以形成所述第一组图案化导体并裸露所述底部介质层的一部分；
在所述第一组图案化导体和所述底部介质层的裸露部分上沉积所述第一介质层的第二部分。
20.根据权利要求19所述的方法，其特征在于，在所述第一RDL上形成所述第二RDL，包括：
在所述第一RDL上沉积所述第二介质层的第一部分；
形成延伸穿过所述第二介质层的所述第一部分直至所述第一组图案化导体的第二组过孔开口；
在所述第二介质层的所述第一部分上沉积第二金属种子层；
在所述第二金属种子层上形成第二图案化阻焊层；
电镀所述第二图案化阻焊层以形成所述第二组过孔和所述第二组图案化导体；
移除所述第二金属种子层的底部和所述第二图案化阻焊层，以裸露所述第二介质层的所述第一部分的一部分；
在所述第二组图案化导体和所述第二介质层的裸露部分上沉积所述第二介质层的第二部分。
21.根据权利要求20所述的方法，其特征在于，在所述第二RDL上形成所述第三RDL，包括：
在所述第二RDL上沉积所述第三介质层的第一部分；
在所述第一部分中形成朝着所述第二组图案化导体的所述第二介质层延伸的第三组过孔开口；
在所述第三介质层的所述第一部分上沉积第三金属种子层；
在所述第三金属种子层上形成第三图案化阻焊层；
电镀所述第三图案化阻焊层；
移除所述第三金属种子层的底部和所述第三图案化阻焊层，以制作所述第三组图案化导体并裸露所述第三介质层的所述第一部分的一部分；
在所述第三组图案化导体和所述第三介质层的所述第一部分的裸露部分上沉积所述第三介质层的第二部分。
22.根据权利要求16所述的方法，其特征在于，所述第一RDL包括电源和地的第一扇出；
所述第二RDL包括与电源和地的所述第一扇出不同的电源和地的第二扇出；
所述第三RDL包括与电源和地的所述第一扇出和电源和地的所述第二扇出均不同的电源和地的第三扇出。
23.根据权利要求16所述的方法，其特征在于，所述第一RDL包括电源的第一扇出和地的第一扇出；
所述第二RDL包括与电源的所述第一扇出不同的电源的第二扇出；
所述第三RDL包括与地的所述第一扇出不同的地的第二扇出。
说明书 :
一种内部电源焊盘间距更小的半导体封装
引入的方式并入本文。
背景技术
到了数十亿个，而存储器IC中的晶体管数量则有数千亿个。IC上的晶体管密度可达到每平
方毫米一亿个。
外以及向晶体管传递供电电压，如：源极电源电压(VSS)和漏极电源电压(VDD)，也就是通常
所谓的电源和地。IC中VSS和VDD的传递采用在一个或多个金属层上形成的图案化导体和与
金属层相互耦合的过孔。由于金属层的尺寸限制，图案化导体的串联电阻可能相对较高。因
此，电流通过这些图案化导体时会导致IR压降(压降)，使得施加在晶体管上的电压降低，从
而导致电路性能下降以及电源传送过程中热量的产生。当压降造成IC性能下降时，产生的
热量必须散去以避免损坏IC。由于电源域边界处服务晶体管的导体长度更大，电源域边界
的IR压降也可能更大。
印制电路板(printed circuit board，PCB)接口。PCB接口包括电连接，如焊球，这些电连接
直接对应于其上安装有所述封装的PCB上的电连接。
的I/O焊盘102之间的侧向间距可低至60微米，转接板(interposer)之间的侧向间距可低至
40微米。然而，目前的倒装芯片封装技术中，所支持的内部电源/接地焊盘104之间的侧向间
距仅低于200微米。鉴于此，VSS和VDD必须如上所述侧向分布在IC中，从而导致了本文讨论的
问题。本文中，术语“侧向间距”和“间距”可互换使用。
176、187和190形成于内核162上。内核162上形成有介质层160和164与图案化导体172、176、
187和190绝缘。之后，在介质层160和164中进行激光钻孔，形成过孔170、186、177和191，以
与图案化导体172、187、176和190分别耦合。介质层158和166与图案化导体168、178、184和
192绝缘。封装焊盘180和194包括凸块(如：焊料凸块或铜垫)以及延伸穿过介质层166直至
图案化导体178和192的导电过孔。IC156包括分别与封装焊盘180和194电耦合的IC焊盘182
和196。印制电路板(printed circuit board，PCB)焊盘152和154通过介质层158分别与导
体168和184电耦合。PCB焊盘可以是焊球。封装后的IC150可以安装在PCB(未示出)上，封装
后的IC150通过PCB焊盘152和154与PCB电耦合。
约110微米至120微米。而图案化导体的尺寸受限于过孔焊盘的尺寸。因此，现有IC封装中，
内部电源/接地封装焊盘之间的侧向间距通常为200微米，最小为150微米。此种构造导致IC
内电源和地的分布与凸块的距离大于200微米，从而导致热量产生和电压下降。并且，封装
焊盘所在的IC封装的介质层通常并不是完全平坦的，因此被安装到IC封装上时，会对IC产
生应力。因此，需要一种经改进的电源/接地焊盘之间的侧向间距更小的IC封装。
发明内容
导体、第二介质层和第一组过孔的第二RDL，第一组过孔延伸穿过位于第一组图案化导体和
第二组图案化导体之间的第二介质层。封装后的IC包括第二RDL上的具有第三组图案化导
体、第三介质层和第二组过孔的第三RDL，第二组过孔延伸穿过位于第二组图案化导体和第
三组图案化导体之间的第三介质层。封装后的IC包括多个封装焊盘，多个封装焊盘从第三
组图案化导体延伸穿过第三介质层，多个封装焊盘开口的电源焊盘和接地焊盘之间具有第
一侧向间距。将封装后的IC的IC电连接至多个封装焊盘，并封装在IC封装中。多个PCB焊盘
延伸穿过底部介质层并与第一组图案化导体接触，多个PCB焊盘的电源PCB焊盘和接地PCB
焊盘之间的第二侧向间距大于第一侧向间距。
法包括：在第一RDL上形成第二RDL，第二RDL具有第二组图案化导体、第二介质层和第一组
过孔，第一组过孔延伸穿过位于第一组图案化导体和第二组图案化导体之间的第二介质
层。所述方法还包括：在第二RDL上形成第三RDL，第三RDL具有第三组图案化导体、第三介质
层和第二组过孔，第二组过孔延伸穿过位于第二组图案化导体和第三组图案化导体之间的
第三介质层。所述方法还包括：形成从第三组图案化导体延伸穿过第三介质层的多个封装
焊盘开口；形成延伸至多个封装焊盘开口中的多个封装焊盘，多个封装焊盘芯片内部的电
源封装焊盘和接地封装焊盘之间具有第一侧向间距；将IC电连接至多个封装焊盘。所述方
法还包括：使用保护性封装材料封装IC；移除底部介质层的平面载体；形成延伸穿过底部介
质层并与第一组图案化导体接触的多个PCB焊盘，多个PCB焊盘的电源PCB焊盘和接地PCB焊
盘之间的第二侧向间距大于第一侧向间距。
盘。所述方法包括：使用保护性封装材料封装IC；裸露多个IC焊盘；在保护性封装材料上形
成第一RDL，第一RDL具有在保护性封装材料上形成的第一介质层、在第一介质层上形成的
第一组图案化导体，以及从第一组图案化导体延伸穿过第一介质层直至多个IC焊盘的第一
组过孔。所述方法包括：在第一RDL上形成第二RDL，第二RDL具有在第一RDL上形成的第二介
质层、在第二介质层上形成的第二组图案化导体，以及从第二组图案化导体延伸穿过第二
介质层直至第一组图案化导体的第二组过孔。所述方法也包括：在第二RDL上形成第三RDL，
第三RDL具有在第二RDL上形成的第三介质层、在第三介质层上形成的第三组图案化导体，
以及从第三组图案化导体延伸穿过第三介质层直至第二组图案化导体的第三组过孔。在第
三RDL上形成第四介质层；形成延伸穿过第四介质层直至第三组图案化导体的多个PCB封装
焊盘开口；形成延伸穿过多个PCB封装焊盘开口直至第三组图案化导体的多个PCB焊盘，多
个PCB焊盘的电源PCB焊盘和接地PCB焊盘之间的第二侧向间距大于第一侧向间距。
150微米至250微米，本文所描述的各个方面中，IC焊盘/封装焊盘的侧向间距可以为40微米
至150微米(或更小)。IC焊盘/封装焊盘侧向间距的减少，会大大降低所封装的IC内的电源
和地的IR压降。IR压降的降低不仅使晶体管电压更高成为了可能，也减少了因IR压降所产
生的热量。下面将结合附图和权利要求书详细说明这些特性和其他特性。
附图说明
具体实施方式
决不应限于下文所说明的说明性实施方案、附图和技术，包括本文所说明并描述的示例性
设计和实施方案，而是可在所附权利要求书的范围及其等效物的完整范围内修改。
204中的工作电压。图2A还示出了IC的电源连接208和接地连接209，例如，IC焊盘。电源连接
208示为黑色实心圆圈，接地连接209示为空心圆圈。根据其功率待被共同控制的晶体管的
位置，设置电源域202和204之间的边界206。然而，相对于电源域202内的其他晶体管，边界
206的选择使得电源域202内靠近边界206的晶体管距离待服务这些晶体管的电源连接208
和接地连接209相对较远。因此，电源域202边界206处的晶体管最易受到高压降的影响，导
致IR热量的增加。
要小得多。因此，通过本发明的IC封装，封装后的IC的IC电源焊盘和IC接地焊盘之间的侧向
间距也减小了。由于IC电源焊盘和IC接地焊盘之间的侧向间距减小，使得布设在IC金属层
中的电源导体和接地导体之间的距离更短、IR压降更低，从而减少了热量的产生。注意，IC
的IC电源焊盘和IC接地焊盘之间的侧向间距从200微米减小至约70微米，这对标准IR压降
是非常重要的。
底212中。多个金属层214，即金属层220、222、224、226和228，包括在IC210内联通电源、地布
和信号的导体和过孔。如图2C所示，金属层220、222、224和226包括铜导体，而金属层228可
选择包括铝导体。IC信号焊盘230将信号布进和布出IC210。IC电源焊盘232和IC接地焊盘
234则分别向IC210提供电源和地。根据本发明的各方面，IC电源焊盘和IC接地焊盘之间的
侧向间距相比于现有IC已减小至40微米，本发明的IC封装支持该降低的侧向间距。芯片上
电源焊盘侧向间距的减小应与封装的封装焊盘侧向间距的减小相匹配，下文将对此进行解
释。术语“侧向间距”和“间距”在此可互换使用。
layer，RDL)308，第一RDL308具有第一组图案化导体和第一介质层(详见后图)。位于第一
RDL308上的是第二RDL310，第二RDL310具有第二组图案化导体、第二介质层和第一组过孔，
第一组过孔延伸穿过位于第一组图案化导体和第二组图案化导体之间的第二介质层(仍详
见后图)。位于第二RDL310上的是第三RDL312，第三RDL312具有第三组图案化导体、第三介
质层和第二组过孔，第二组过孔延伸穿过位于第二组图案化导体和第三组图案化导体之间
的第三介质层(仍详见后图)。多个封装焊盘313从第三组图案化导体延伸穿过第三介质层。
多个封装焊盘313的电源封装焊盘和接地封装焊盘之间具有第一侧向间距318。
circuit board，PCB)焊盘，多个PCB焊盘延伸穿过底部介质层307与第一RDL308的第一组图
案化导体接触。多个PCB焊盘的电源PCB焊盘304和接地PCB焊盘306之间的第二侧向间距316
大于第一侧向间距318。
采用光刻和蚀刻而不是激光。在此情况下，过孔尺寸(“v”)可以是10微米(或更小)。此外，光
刻、电镀和蚀刻还用于制作图案化导体。采用这些技术，图案化导体之间的间距(“S1”)可减
小至5微米(或更小)，过孔外围(“E”，即图案化导体覆盖过孔的部分)可减小至5微米(或更
小)，不同RDL过孔间的间距(“S2”)可减小至5微米(或更小)。因此，IC电源焊盘和IC接地焊
盘的侧向间距可减小至40微米(2V+2E+S1+S2)。为了平衡宽RDL的需要，电源封装焊盘和接
地封装焊盘之间的侧向间距(第一侧向间距)318可以设计为40微米至150微米，这比目前典
型的200微米的内部电源侧向间距要小。
接地封装焊盘356、电源PCB焊盘364和接地PCB焊盘366。第二区域358包括电源封装焊盘
360、接地封装焊盘362、电源PCB焊盘320和接地PCB焊盘368。
与对应的多个电源封装焊盘360电耦合，接地PCB焊盘368与对应的多个接地封装焊盘362电
耦合。这是因为PCB焊盘364、366、368、320的侧向间距远大于封装焊盘354、356、360、362的
侧向间距。例如，在一个实施例中，封装焊盘的侧向间距为40微米，而在一些实施例中，PCB
焊盘的侧向间距约为400微米。PCB焊盘364、366、368、320与封装焊盘354、356、360、362之间
的互连还可以根据IC耦合至的电源域来确定。
和/或地的第一扇出不同；第三RDL312包括电源和地的第三扇出，电源和地的第三扇出与电
源和/或地的第一扇出和电源和/或地的第二扇出的其中一者不同或二者都不同。这些扇出
由RDL间过孔的布线以及RDL的导体图案决定。这些扇出可以根据IC不同部分所服务的逻
辑、IC上不同位置的晶体管密度、IC不同部分的功耗特性或其他因素来决定。
的第二扇出与地的第一扇出不同。
景部分所简要描述的，封装后的IC受到安装应力的影响，这可能会损害IC焊盘、IC焊盘与IC
封装的封装焊盘之间的连接以及IC本身的结构(低K膜)。因此，需要降低IC的应力。然而，封
装焊盘的侧向间距的减小可能会导致安装应力的增加，尤其是在使用铜制焊盘和过孔的情
况下。
面，第一RDL的第一组过孔偏离第二RDL的第二组过孔，以最小化IC上的安装应力。进一步
地，第三RDL的第三组过孔可能偏离第二RDL的第二组过孔，以进一步地最小化IC404上的安
装应力。RDL上的过孔彼此偏离可以降低IC上的安装应力。
IC414的IC焊盘与IC封装的封装焊盘之间的连接失效或可能损坏IC。
进一步说明。平面载体可以是玻璃或其他电介质材料。接着，在底部介质层上形成第一RDL
(步骤504)。第一RDL具有第一组图案化导体和第一介质层。然后，在第一RDL上形成第二RDL
(步骤506)。第二RDL具有第二组图案化导体、第二介质层和第一组过孔，第一组过孔延伸穿
过位于第一组图案化导体和第二组图案化导体之间的第二介质层。然后，在第二RDL上形成
第三RDL(步骤508)。第三RDL具有第三组图案化导体、第三介质层和第二组过孔，第二组过
孔延伸穿过位于第二组图案化导体和第三组图案化导体之间的第三介质层。
电源封装焊盘和接地封装焊盘之间具有如前文所述的第一侧向间距，后文还将对此进一步
说明。封装焊盘可以包括焊料凸块。然后，将IC电连接至多个封装焊盘(步骤514)。电连接通
过将IC的多个IC焊盘粘接至封装焊盘来实现。
并与第一组图案化导体接触的多个PCB焊盘(步骤520)。多个PCB焊盘的电源PCB焊盘和接地
PCB焊盘之间的第二侧向间距大于第一侧向间距。
地封装焊盘电耦合。另一方面，第一RDL包括电源和地的第一扇出；第二RDL包括电源和地的
第二扇出，电源和地的第二扇出与电源和地的第一扇出不同；第三RDL包括电源和地的第三
扇出，电源和地的第三扇出与电源和地的第一扇出以及电源和地的第二扇出均不同。
与电源的第一扇出不同。此外，再一方面，第一组过孔偏离第二组过孔，以最小化IC的安装
应力，如图4A所示。
602上。
610可用作涂层，然后使用步进器进行光刻图案化。这种情况下，第一图案化阻焊层610为光
敏阻焊层。然后，参考图6D，对光敏阻焊层610和第一金属种子层608的裸露部分进行电镀，
电镀的厚度对应第一组图案化导体612的厚度(某些情况下，考虑后续的蚀刻，厚度更大)。
接着，参考图6E，移除第一图案化阻焊层和第一金属种子层的底部，以裸露底部介质层604
的一部分和第一组图案化导体612。然后，参考图6F，在第一组图案化导体612和底部介质层
604的裸露部分上沉积第一介质层616。第一介质层616可以是基于聚酰亚胺或聚苯并恶唑
(polybenzoxazole，PBO)电介质材料的涂层。
包括过孔开口618，沉积第二金属种子层620。第二金属种子层620可以采用物理气相沉积
(physical vapor deposition，PVD)工艺来沉积。接着，参考图6I，在第二金属种子层620上
形成第二图案化阻焊层622。然后，对第二图案化阻焊层622进行电镀。参考图6J，移除第二
图案化阻焊层622后，形成第一组过孔624和第二组图案化导体626。移除第二图案化阻焊层
622也裸露了第一介质层616的一部分。
体626延伸的第二组过孔开口。然后，在第二介质层628上沉积第三金属种子层，并在第三金
属种子层上形成第三图案化阻焊层。然后，对第三图案化阻焊层和未覆盖部分进行电镀。接
着，移除第三图案化阻焊层，形成第二组过孔630和第三组图案化导体632。
三组图案化导体632延伸穿过第三介质层636。注意，图6K和6L中，图案化导体632间的间距
(“S1”)可减小至5微米(或更小)，过孔外围(“E”，即图案化导体632覆盖过孔630的部分)可
减小至5微米(或更小)，不同RDL过孔间的间距(“S2”)可减小至5微米(或更小)。上、下过孔
的尺寸可减小至10微米。因此，第一侧向间距最小可为S1+S2+2V+2E＝40微米，可与IC焊盘
耦合，用于内部电源和内部接地。参考图6M，形成延伸至多个封装焊盘开口638内的多个封
装焊盘640。多个封装焊盘640的电源封装焊盘和接地封装焊盘之间的第一侧向间距如前文
所述，后文还将进一步说明。封装焊盘640可以包括焊料凸块。接着，将IC644电连接至多个
封装焊盘640。可通过粘接的方式，如焊接，将IC644的多个IC焊盘642与封装焊盘640连接。
PCB焊盘648和650，PCB焊盘648和650延伸穿过底部介质层604与第一组图案化导体612接
触。多个PCB焊盘的电源PCB焊盘648和接地PCB焊盘650之间的第二侧向间距大于第一侧向
间距。PCB焊盘648和650可以包括用于将封装后的IC安装到PCB上的焊球。
操作进一步说明。然后，将IC固定到底部介质层，IC具有与底部介质层相对的多个IC焊盘，
多个IC焊盘具有第一侧向间距(步骤704)。使用保护性封装材料对IC进行封装(步骤706)，
并裸露多个IC焊盘(步骤708)。多个IC焊盘的裸露通过蚀刻保护性封装材料来实现。
穿过第一介质层至多个IC焊盘的第一组过孔(步骤710)。接着，在第一RDL上形成第二RDL，
第二RDL包括在第一RDL上形成的第二介质层、在第二介质层上形成的第二组图案化导体，
以及从第二组图案化导体延伸穿过第二介质层至第一组图案化导体的第二组过孔(步骤
712)。
第二组图案化导体的第三组过孔(步骤714)。然后，在第三RDL上形成第四介质层(步骤
716)。接着，形成延伸穿过第四介质层至第三组图案化导体的多个PCB封装焊盘开口(步骤
718)。最后，形成延伸穿过多个PCB封装焊盘开口直至第三组图案化导体的多个PCB焊盘，多
个PCB焊盘的电源PCB焊盘和接地PCB焊盘之间的第二侧向间距大于第一侧向间距(步骤
720)。操作步骤720结束，IC封装即完成。然而，操作700还可以包括移除底部介质层的平面
载体。
使用粘合剂806或者采用其他技术。参考图8B，例如，通过粘合剂806将IC810固定到底部介
质层804上。IC具有与底部介质层808相对的多个IC焊盘812，多个IC焊盘812之间具有第一
侧向间距。然后，使用保护性封装材料814对IC810进行封装。之后，裸露多个IC焊盘812。可
通过蚀刻保护性封装材料814，或仅涂护跟IC焊盘812同等厚度的保护性封装材料814，以裸
露多个IC焊盘812。
IC焊盘812的第一组过孔开口818，例如，通过铺涂阻焊层、拍覆阻焊层、蚀刻图案化阻焊层
形成过孔开口，然后剥离光敏阻焊剂。参考图8D，形成第一组图案化导体822和第一组过孔
820包括：例如，在第一介质层816的第一部分上沉积第一金属种子层，在第一金属种子层上
形成第一图案化阻焊层，电镀第一图案化阻焊层，并移除第一金属种子层的底部和第一图
案化阻焊层，以形成第一组图案化导体和第一组过孔并裸露第一介质层816的第一部分的
一部分。参考图8E，接着，在第一组图案化导体822和第一介质层816的第一部分的裸露部分
上沉积第一介质层816的第二部分，沉积第二介质层826的第一部分，并通过图案化阻焊层
和蚀刻形成与第二组过孔的过孔开口823。注意，第一介质层816的第二部分和第二介质层
826的第一部分可以在通常制程中形成。过孔开口823延伸穿过第二介质层826的第一部分
直至第一组图案化导体822。过孔开口823形成之后，将图案化阻焊层移除。与图6K和6L的结
构类似，电源焊盘和接地焊盘间可能的最小侧向间距由顶部和底部过孔的尺寸(v)、RDL过
孔外围(E)、不同RDL过孔间的间距(S2)以及RDL图案化导体之间的间距(S1)决定。因此，电
源封装焊盘和接地封装焊盘之间的最小侧向间距可以为2V+2E+S1+S2，对所述实施例来说，
该间距在40微米至150微米之间。当然，在一些实施例中，该尺寸可以更大或更小。
层上形成第二图案化阻焊层，电镀第二图案化阻焊层以形成第二组过孔823和第二组图案
化导体825，移除第二金属种子层的底部和第二图案化阻焊层以裸露第二介质层826的第一
部分的一部分，然后沉积第二介质层826的第二部分(图8F中未示出第二介质层826的第二
部分)。
826的第二部分和第三介质层828的第一部分可以在通常制程中形成)。接着，操作的下一步
是：在第三介质层828的第一部分中形成朝着第二组图案化导体825延伸的第三组过孔开
口，在第三介质层828的第一部分上沉积第三金属种子层，在第三金属种子层上形成第三图
案化阻焊层，电镀第三图案化阻焊层，移除第三金属种子层的底部和第三图案化阻焊层以
制作第三组过孔827和第三组图案化导体829并裸露第三介质层828的第一部分的一部分。
操作的下一步包括：在第三组图案化导体和第三介质层828的第一部分的裸露部分(图8G中
未示出)上沉积第三介质层828的第二部分。
作的下一步包括：形成延伸穿过第四介质层830直至第三组图案化导体829的多个PCB焊盘
开口。操作的最后一步是：形成延伸穿过多个PCB焊盘开口直至第三组图案化导体的多个
PCB焊盘832和834。多个PCB焊盘的电源PCB焊盘832和接地PCB焊盘834之间的第二侧向间距
大于第一侧向间距。制造过程还可以包括移除底部介质层804的平面载体802(和粘合剂
806)。
要的RDL数量可能更多。
记与图8A至8H的附图标记一致。虽然图9A直接参考第三RDL，图9B直接参考第二RDL，但读者
应理解这些图所传达的原理也同样易于适用其他RDL和/或少于三个RDL或多于三个RDL的
实施例。
述，多个PCB焊盘832和834延伸穿过多个PCB焊盘开口直至第三组导体829，第三组过孔827
将第三组导体829耦合至第二组导体825。
应于图案化导体所支持的垂直连接，例如，过孔、PCB焊盘和IC焊盘等。通过图9A的扇出，图
案化导体829(可为宽导体平面)将电源从PCB焊盘832传递至第三组过孔827。同理，图案化
导体将地从PCB焊盘832传递至第三组过孔827。如先前进一步描述的，每个RDL可以根据本
RDL的电源和地的传递要求布置不同扇出，以支持第一侧向间距和第二侧向间距之间的不
同过渡。通常，每个RDL不仅具有不同的图案化导体图案，还具有不同的过孔密度，这基于该
RDL是第一RDL、第二RDL、第三RDL还是其他RDL。
米(800微米)之间。此外，此处IC焊盘812之间的第一侧向间距为40微米至150微米。第一、第
二和第三RDL(和/或其他RDL)层须相互结合以支持电源和地从间距为第二侧向间距的多个
PCB焊盘传递至间距为第一侧向间距的多个IC焊盘。根据图9A中的电源和地的扇出900，PCB
焊盘832和834之间具有第二侧向间距，第三组过孔827之间具有侧向间距902，侧向间距902
可以介于第二侧向间距和第一侧向间距之间。侧向间距902也可以等于第一侧向间距。因
此，根据本发明的一方面，不同的RDL可以具有不同的扇出和不同的过孔间距。
通过第二组导体将电源和地从第三过孔传递至第二过孔823。采用图9B所示的电源和地的
扇出952，过孔827之间具有侧向间距902，过孔823之间具有侧向间距952，侧向间距952小于
侧向间距902。一实施例中的侧向间距952可以等于第一侧向间距。另一实施例中的侧向间
距952可以大于第一侧向间距。图9A和9B的原理可应用于两个、三个或三个以上RDL的情况，
至少一个RDL的扇出与至少一个其他RDL的扇出不同。
组图案化导体的第二RDL、第二介质层以及第一组过孔，第一组过孔延伸穿过位于第一组图
案化导体和第二组图案化导体之间的第二介质层；和第二RDL上的具有第三组图案化导体
的第三RDL、第三介质层和第二组过孔，第二组过孔延伸穿过位于第二组图案化导体和第三
组图案化导体之间的第三介质层。封装后的IC包括多个封装焊盘，多个封装焊盘从第三组
图案化导体延伸穿过第三介质层，多个封装焊盘开口的电源焊盘和接地焊盘之间具有第一
侧向间距。将封装后的IC的IC电连接至多个封装焊盘，并封装在IC封装中。多个PCB焊盘延
伸穿过底部介质层并与第一组图案化导体接触，多个PCB焊盘的电源PCB焊盘和接地PCB焊
盘之间的第二侧向间距大于第一侧向间距。
第一RDL上形成第二RDL，第二RDL具有第二组图案化导体、第二介质层和第一组过孔，第一
组过孔延伸穿过位于第一组图案化导体和第二组图案化导体之间的第二介质层；在第二
RDL上形成第三RDL，第三RDL具有第三组图案化导体、第三介质层和第二组过孔，第二组过
孔延伸穿过位于第二组图案化导体和第三组图案化导体之间的第三介质层；形成从第三组
图案化导体延伸穿过第三介质层的多个封装焊盘开口；形成延伸至多个封装焊盘开口中的
多个封装焊盘，多个封装焊盘芯片内的电源封装焊盘和接地封装焊盘之间具有第一侧向间
距；将IC电连接至多个封装焊盘；使用保护性封装材料封装IC；移除底部介质层的平面载
体；形成延伸穿过底部介质层并与第一组图案化导体接触的多个PCB焊盘，多个PCB焊盘的
电源PCB焊盘和接地PCB焊盘之间的第二侧向间距大于第一侧向间距。
IC焊盘；采用保护性封装材料对IC进行封装；裸露多个IC焊盘；在保护性封装材料上形成第
一RDL，第一RDL具有在保护性封装材料上形成的第一介质层、在第一介质层上形成的第一
组图案化导体，以及从第一组图案化导体延伸穿过第一介质层直至多个IC焊盘的第一组过
孔；在第一RDL上形成第二RDL，第二RDL具有在第一RDL上形成的第二介质层，在第二介质层
上形成的第二组图案化导体，以及从第二组图案化导体延伸穿过第二介质层直至第一组图
案化导体的第二组过孔；在第二RDL上形成第三RDL，第三RDL具有在第二RDL上形成的第三
介质层，在第三介质层上形成的第三组图案化导体，以及从第三组图案化导体延伸穿过第
三介质层直至第二组图案化导体的第三组过孔；在第三RDL上形成第四介质层；形成延伸穿
过第四介质层直至第三组图案化导体的多个PCB封装焊盘开口；形成延伸穿过多个PCB封装
焊盘开口直至第三组图案化导体的多个PCB焊盘，多个PCB焊盘的电源PCB焊盘和接地PCB焊
盘之间的第二侧向间距大于第一侧向间距。
第三扇出，电源和地的第三扇出与电源和地的第一扇出以及电源和地的第二扇出均不同。
出，地的第二扇出与地的第一扇出不同。
案化导体，移除第一金属种子层的底部和第一图案化阻焊层以裸露底部介质层的一部分和
第一组图案化导体，在第一组图案化导体和底部介质层的裸露部分上沉积第一介质层。
成第二图案化阻焊层，电镀第二图案化阻焊层以形成第一组过孔和第二组图案化导体，移
除第二金属种子层的底部和第二图案化阻焊层以裸露第一介质层的一部分和第二组图案
化导体，在第二组图案化导体和第一介质层的裸露部分上沉积第二介质层。
金属种子层上形成第三图案化阻焊层，电镀第三图案化阻焊层以形成第二组过孔和第三组
图案化导体，移除第三金属种子层的底部和第三图案化阻焊层以裸露第二介质层的一部分
和第三组图案化导体，在第三组图案化导体和第二介质层的裸露部分上沉积第三介质层。
第一组过孔开口，在第一介质层的第一部分上沉积第一金属种子层，在第一金属种子层上
形成第一图案化阻焊层，电镀第一图案化阻焊层，移除第一金属种子层的底部和第一图案
化阻焊层以形成第一组图案化导体和第一组过孔并裸露底部介质层的一部分，在第一组图
案化导体和底部介质层的裸露部分上沉积第一介质层的第二部分。
过孔开口，在第二介质层的第一部分上沉积第二金属种子层，在第二金属种子层上形成第
二图案化阻焊层，电镀第二图案化阻焊层以形成第二组过孔和第二组图案化导体，移除第
二金属种子层的底部和第二图案化阻焊层以裸露第二介质层的第一部分的一部分，在第二
组图案化导体和第二介质层的裸露部分上沉积第二介质层的第二部分。
开口，在第三介质层的第一部分上沉积第三金属种子层，在第三金属种子层上形成第三图
案化阻焊层，电镀第三图案化阻焊层，移除第三金属种子层的底部和第三图案化阻焊层以
制作第三组图案化导体并裸露第三介质层的第一部分的一部分，在第三组图案化导体和第
三介质层的第一部分的裸露部分上沉积第三介质层的第二部分。
而非限制性的，且本发明并不限于本文中所给出的细节。例如，各种元件或组件可以在另一
系统中组合或合并，或者某些特征可以省略或不实施。
述的彼此耦合或直接耦合或通信的其它器件也可以通过接口、设备或中间组件采用电气、
机械或其它方式间接地耦合或通信。本领域技术人员可以通过变更、替换和修改的方式得
到其他示例，且均不脱离此处公开的精神和范围。