移位寄存器、驱动方法、驱动控制电路及显示装置

摘要

本发明实施例提供的移位寄存器、驱动方法、驱动控制电路及显示装置，在数据刷新阶段T10，对输入信号端IP加载具有脉冲电平的输入信号，对控制时钟信号端加载控制时钟脉冲信号，对降噪时钟信号端加载降噪时钟脉冲信号；在去噪保持阶段，对输入信号端IP加载固定电压信号，对控制时钟信号端加载固定电压信号，对降噪时钟信号端加载固定电压信号；在去噪加强阶段，对输入信号端IP加载固定电压信号，对控制时钟信号端加载固定电压信号，对降噪时钟信号端加载时钟脉冲信号。

权利要求

1.一种移位寄存器的驱动方法，其中，包括：在第一刷新频率时，一个显示帧包括数据刷新阶段和数据保持阶段；所述数据保持阶段包括交替设置的去噪保持阶段和去噪加强阶段；

在所述数据刷新阶段，对输入信号端加载具有脉冲电平的输入信号，对控制时钟信号端加载控制时钟脉冲信号，对降噪时钟信号端加载降噪时钟脉冲信号，对第一参考信号端加载固定电压信号，对第二参考信号端加载固定电压信号，控制所述移位寄存器的级联信号端输出具有脉冲电平的级联信号以及控制所述移位寄存器的驱动信号端输出具有脉冲电平的驱动信号；

在所述去噪保持阶段，对所述输入信号端加载固定电压信号，对所述控制时钟信号端加载固定电压信号，对所述降噪时钟信号端加载固定电压信号，对第一参考信号端加载固定电压信号，对第二参考信号端加载固定电压信号，控制所述级联信号端输出固定电压信号以及控制所述驱动信号端输出固定电压信号；

在所述去噪加强阶段，对所述输入信号端加载固定电压信号，对所述控制时钟信号端加载固定电压信号，对所述降噪时钟信号端加载时钟脉冲信号，对第一参考信号端加载固定电压信号，对第二参考信号端加载固定电压信号，控制所述级联信号端输出固定电压信号以及控制所述驱动信号端输出固定电压信号。

2.如权利要求1所述的驱动方法，其中，所述降噪时钟信号端包括第一降噪时钟信号端和第二降噪时钟信号端；所述降噪时钟脉冲信号包括第一降噪时钟脉冲信号和第二降噪时钟脉冲信号；其中，所述第一降噪时钟脉冲信号和第二降噪时钟脉冲信号的周期相同且相位差为1/2周期；

在所述数据刷新阶段，对降噪时钟信号端加载降噪时钟脉冲信号，具体包括：对所述第一降噪时钟信号端加载所述第一降噪时钟脉冲信号，以及对所述第二降噪时钟信号端加载所述第二降噪时钟脉冲信号；

在所述去噪保持阶段，对所述降噪时钟信号端加载固定电压信号，具体包括：对所述第一降噪时钟信号端加载具有第一电平的固定电压信号，对所述第二降噪时钟信号端加载具有所述第一电平的固定电压信号；

在所述去噪加强阶段，对所述降噪时钟信号端加载时钟脉冲信号，具体包括：对所述第一降噪时钟信号端加载所述第一降噪时钟脉冲信号，以及对所述第二降噪时钟信号端加载所述第二降噪时钟脉冲信号；其中，所述去噪加强阶段中所述第一降噪时钟脉冲信号的第一电平与在所述去噪加强阶段之前出现的去噪保持阶段相邻，所述去噪加强阶段中所述第二降噪时钟脉冲信号的第二电平与在所述去噪加强阶段之前出现的去噪保持阶段相邻。

3.如权利要求2所述的驱动方法，其中，在所述去噪加强阶段中，所述第一降噪时钟脉冲信号和所述第二降噪时钟脉冲信号的时钟周期数目相同，且所述时钟周期数目至少为一个。

4.如权利要求3所述的驱动方法，其中，同一所述去噪加强阶段中，所述第一降噪时钟脉冲信号的下降沿、所述第二降噪时钟脉冲信号的下降沿分别与在所述去噪加强阶段之后出现的去噪保持阶段的开始时刻对齐，且所述第二降噪时钟脉冲信号的上升沿与在所述去噪加强阶段之前出现的去噪保持阶段的结束时刻对齐；

所述数据刷新阶段和所述去噪加强阶段中，所述第二降噪时钟脉冲信号的第二电平的维持时长相同。

5.如权利要求3所述的驱动方法，其中，在所述去噪加强阶段中，所述第一降噪时钟脉冲信号的时钟周期数目为偶数个；

同一所述去噪加强阶段中，所述第一降噪时钟脉冲信号的下降沿与在所述去噪加强阶段之后出现的去噪保持阶段的开始时刻对齐，以及所述第一降噪时钟脉冲信号中靠近在所述去噪加强阶段之前出现的去噪保持阶段的上升沿与在所述去噪加强阶段之前出现的去噪保持阶段之间的信号为第一电平；

同一所述去噪加强阶段中，所述第二降噪时钟脉冲信号的上升沿与在所述去噪加强阶段之前出现的去噪保持阶段的结束时刻对齐，以及所述第二降噪时钟脉冲信号中靠近在所述去噪加强阶段之后出现的去噪保持阶段的下降沿与在所述去噪加强阶段之后出现的去噪保持阶段之间的信号为第一电平。

6.如权利要求1‑5任一项所述的驱动方法，其中，所述控制时钟信号端包括第一控制时钟信号端和第二控制时钟信号端；所述控制时钟脉冲信号包括第一控制时钟脉冲信号和第二控制时钟脉冲信号；其中，所述第一控制时钟脉冲信号和第二控制时钟脉冲信号的周期相同且相位差为1/2周期；

所述输入信号和所述级联信号的脉冲电平为第一电平；

所述驱动信号的脉冲电平为第二电平；

所述第一参考信号端的固定电压信号为所述第一电平；

所述第二参考信号端的固定电压信号为所述第二电平；

所述对控制时钟信号端加载控制时钟脉冲信号，具体包括：对所述第一控制时钟信号端加载所述第一控制时钟脉冲信号，以及对所述第二控制时钟信号端加载所述第二控制时钟脉冲信号；

所述对所述控制时钟信号端加载固定电压信号，具体包括：对所述第一控制时钟信号端加载具有所述第二电平的固定电压信号，对所述第二控制时钟信号端加载具有所述第二电平的固定电压信号；

所述对所述输入信号端加载固定电压信号，具体包括：对所述输入信号端加载具有所述第二电平的固定电压信号；

所述控制所述级联信号端输出固定电压信号以及控制所述驱动信号端输出固定电压信号，具体包括：控制所述级联信号端输出具有所述第二电平的固定电压信号以及控制所述驱动信号端输出具有所述第一电平的固定电压信号。

7.如权利要求6所述的驱动方法，其中，所述驱动方法还包括：在第二刷新频率时，一个显示帧包括数据刷新阶段；

在所述数据刷新阶段，对输入信号端加载具有脉冲电平的输入信号，对控制时钟信号端加载控制时钟脉冲信号，对降噪时钟信号端加载降噪时钟脉冲信号，对第一参考信号端加载固定电压信号，对第二参考信号端加载固定电压信号，控制所述移位寄存器的级联信号端输出具有脉冲电平的级联信号以及控制所述移位寄存器的驱动信号端输出具有脉冲电平的驱动信号。

8.一种移位寄存器，其中，包括：输入控制电路，分别与输入信号端、第一控制时钟信号端、第二控制时钟信号端、第一参考信号端、第二参考信号端、下拉节点以及第一上拉节点耦接；所述输入控制电路被配置为响应于所述第一控制时钟信号端的信号，将所述输入信号端的信号提供给所述第一上拉节点，并响应于所述下拉节点的信号和所述第二控制时钟信号端的信号，将所述第二参考信号端的信号提供给所述第一上拉节点的信号，以及根据所述第一上拉节点的信号、第一控制时钟信号端的信号以及所述第一参考信号端的信号，控制所述下拉节点的信号；

第一晶体管，所述第一晶体管的栅极被配置为与第一参考信号端耦接，所述第一晶体管的第一极被配置为与所述第一上拉节点耦接，所述第一晶体管的第二极被配置为与第二上拉节点耦接；

级联输出电路，分别与所述下拉节点、所述第二上拉节点、所述第二参考信号端、所述第二控制时钟信号端以及级联信号端耦接；所述级联输出电路被配置为在所述第二上拉节点的信号的控制下，将所述第二控制时钟信号端的信号提供给所述级联信号端，并在所述下拉节点的信号的控制下，将所述第二参考信号端的信号提供给所述级联信号端；

驱动输出电路，分别与所述级联信号端、第一降噪时钟信号端、第二降噪时钟信号端、所述第一参考信号端、所述第二参考信号端以及驱动信号端耦接；所述驱动输出电路被配置为响应于所述级联信号端的信号，将所述第二参考信号端的信号提供给所述驱动信号端，并响应于所述第一降噪时钟信号端和所述第二降噪时钟信号端的信号，将所述第一参考信号端的信号提供给所述驱动信号端。

9.如权利要求8所述的移位寄存器，其中，所述驱动输出电路包括：第二晶体管、第三晶体管、第四晶体管、第五晶体管、第一电容以及第二电容；

所述第二晶体管的栅极与所述级联信号端耦接，所述第二晶体管的第一极与所述第二参考信号端耦接，所述第二晶体管的第二极与所述第五晶体管的栅极耦接；

所述第三晶体管的栅极与所述第一降噪时钟信号端耦接，所述第三晶体管的第一极与所述第一参考信号端耦接，所述第三晶体管的第二极与所述第五晶体管的栅极耦接；

所述第四晶体管的栅极与所述级联信号端耦接，所述第四晶体管的第一极与所述第二参考信号端耦接，所述第四晶体管的第二极与所述驱动信号端耦接；

所述第五晶体管的第一极与所述第一参考信号端耦接，所述第五晶体管的第二极与所述驱动信号端耦接；

所述第一电容的第一电极与所述第二降噪时钟信号端耦接，所述第一电容的第二电极与所述第五晶体管的栅极耦接；

所述第二电容的第一电极与所述第五晶体管的栅极耦接，所述第二电容的第二电极与所述驱动信号端耦接。

10.如权利要求9所述的移位寄存器，其中，所述级联输出电路包括：第六晶体管、第七晶体管、第三电容以及第四电容；

所述第六晶体管的栅极与所述第二上拉节点耦接，所述第六晶体管的第一极与所述第二控制时钟信号端耦接，所述第六晶体管的第二极与所述级联信号端耦接；

所述第七晶体管的栅极与所述下拉节点耦接，所述第七晶体管的第一极与所述第二参考信号端耦接，所述第七晶体管的第二极与所述级联信号端耦接；

所述第三电容的第一电极与所述第二上拉节点耦接，所述第三电容的第二电极与所述级联信号端耦接；

所述第四电容的第一电极与所述下拉节点耦接，所述第四电容的第二电极与所述第二参考信号端耦接。

11.如权利要求10所述的移位寄存器，其中，所述输入控制电路包括：第八晶体管、第九晶体管、第十晶体管、第十一晶体管以及第十二晶体管；

所述第八晶体管的栅极与所述第一控制时钟信号端耦接，所述第八晶体管的第一极与所述输入信号端耦接，所述第八晶体管的第二极与所述第一上拉节点耦接；

所述第九晶体管的栅极与所述第一控制时钟信号端耦接，所述第九晶体管的第一极与所述第一参考信号端耦接，所述第九晶体管的第二极与所述下拉节点耦接；

所述第十晶体管的栅极与所述第一上拉节点耦接，所述第十晶体管的第一极与所述第一控制时钟信号端耦接，所述第十晶体管的第二极与所述下拉节点耦接；

所述第十一晶体管的栅极与所述下拉节点耦接，所述第十一晶体管的第一极与所述第二参考信号端耦接，所述第十一晶体管的第二极与所述第十二晶体管的第一极耦接；

所述第十二晶体管的栅极与所述第二控制时钟信号端耦接，所述第十二晶体管的第二极与所述第一上拉节点耦接。

12.如权利要求11所述的移位寄存器，其中，第四晶体管、第五晶体管、第六晶体管以及第七晶体管中的至少一个晶体管的有源层的沟道区的宽长比大于所述第一晶体管、第二晶体管、第三晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管以及第十二晶体管中的至少一个晶体管的有源层的沟道区的宽长比。

13.如权利要求12所述的移位寄存器，其中，所述第四晶体管、所述第五晶体管、所述第六晶体管以及所述第七晶体管中的至少一个晶体管的有源层的沟道区的宽长比的范围为

10μm/2μm～100μm/10μm；

所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第八晶体管、所述第九晶体管、所述第十晶体管、所述第十一晶体管以及所述第十二晶体管中的至少一个晶体管的有源层的沟道区的宽长比的范围为2μm/2μm～20μm/10μm。

14.如权利要求10‑13任一项所述的移位寄存器，其中，所述第一电容、所述第二电容、第三电容以及第四电容中的至少一个电容的电容值的范围为10fF～1pF。

15.一种驱动控制电路，其中，包括多个级联的如权利要求8‑14任一项所述的移位寄存器；

第一级移位寄存器的输入信号端与帧触发信号端耦接；

每相邻两级移位寄存器中，下一级移位寄存器的输入信号端与上一级移位寄存器的级联信号端耦接。

16.一种显示装置，其中，包括如权利要求15所述的驱动控制电路。

说明书

移位寄存器、驱动方法、驱动控制电路及显示装置

技术领域

[0001] 本公开涉及显示技术领域，特别涉及移位寄存器、驱动方法、驱动控制电路及显示装置。

背景技术

[0002] 随着显示技术的飞速发展，显示装置越来越向着高集成度和低成本的方向发展。其中，GOA(Gate Driver on Array，阵列基板行驱动)技术将TFT(ThinFilm Transistor，薄
膜晶体管)驱动控制电路集成在显示装置的阵列基板上以形成对显示装置的扫描驱动。其
中，驱动控制电路通常由多个级联的移位寄存器构成。然而，移位寄存器输出不稳定，会导
致显示异常。

发明内容

[0003] 本发明实施例提供的移位寄存器的驱动方法，包括：在第一刷新频率时，一个显示帧包括数据刷新阶段和数据保持阶段；所述数据保持阶段包括交替设置的去噪保持阶段和
去噪加强阶段；

[0004] 在所述数据刷新阶段，对输入信号端加载具有脉冲电平的输入信号，对控制时钟信号端加载控制时钟脉冲信号，对降噪时钟信号端加载降噪时钟脉冲信号，对第一参考信
号端加载固定电压信号，对第二参考信号端加载固定电压信号，控制所述移位寄存器的级
联信号端输出具有脉冲电平的级联信号以及控制所述移位寄存器的驱动信号端输出具有
脉冲电平的驱动信号；

[0005] 在所述去噪保持阶段，对所述输入信号端加载固定电压信号，对所述控制时钟信号端加载固定电压信号，对所述降噪时钟信号端加载固定电压信号，对第一参考信号端加
载固定电压信号，对第二参考信号端加载固定电压信号，控制所述级联信号端输出固定电
压信号以及控制所述驱动信号端输出固定电压信号；

[0006] 在所述去噪加强阶段，对所述输入信号端加载固定电压信号，对所述控制时钟信号端加载固定电压信号，对所述降噪时钟信号端加载时钟脉冲信号，对第一参考信号端加
载固定电压信号，对第二参考信号端加载固定电压信号，控制所述级联信号端输出固定电
压信号以及控制所述驱动信号端输出固定电压信号。

[0007] 可选地，在本发明实施例中，所述降噪时钟信号端包括第一降噪时钟信号端和第二降噪时钟信号端；所述降噪时钟脉冲信号包括第一降噪时钟脉冲信号和第二降噪时钟脉
冲信号；其中，所述第一降噪时钟脉冲信号和第二降噪时钟脉冲信号的周期相同且相位差
为1/2周期；

[0008] 在所述数据刷新阶段，对降噪时钟信号端加载降噪时钟脉冲信号，具体包括：对所述第一降噪时钟信号端加载所述第一降噪时钟脉冲信号，以及对所述第二降噪时钟信号端
加载所述第二降噪时钟脉冲信号；

[0009] 在所述去噪保持阶段，对所述降噪时钟信号端加载固定电压信号，具体包括：对所述第一降噪时钟信号端加载具有第一电平的固定电压信号，对所述第二降噪时钟信号端加
载具有所述第一电平的固定电压信号；

[0010] 在所述去噪加强阶段，对所述降噪时钟信号端加载时钟脉冲信号，具体包括：对所述第一降噪时钟信号端加载所述第一降噪时钟脉冲信号，以及对所述第二降噪时钟信号端
加载所述第二降噪时钟脉冲信号；其中，所述去噪加强阶段中所述第一降噪时钟脉冲信号
的第一电平与在所述去噪加强阶段之前出现的去噪保持阶段相邻，所述去噪加强阶段中所
述第二降噪时钟脉冲信号的第二电平与在所述去噪加强阶段之前出现的去噪保持阶段相
邻。

[0011] 可选地，在本发明实施例中，在所述去噪加强阶段中，所述第一降噪时钟脉冲信号和所述第二降噪时钟脉冲信号的时钟周期数目相同，且所述时钟周期数目至少为一个。

[0012] 可选地，在本发明实施例中，同一所述去噪加强阶段中，所述第一降噪时钟脉冲信号的下降沿、所述第二降噪时钟脉冲信号的下降沿分别与在所述去噪加强阶段之后出现的
去噪保持阶段的开始时刻对齐，且所述第二降噪时钟脉冲信号的上升沿与在所述去噪加强
阶段之前出现的去噪保持阶段的结束时刻对齐；

[0013] 所述数据刷新阶段和所述去噪加强阶段中，所述第二降噪时钟脉冲信号的第二电平的维持时长相同。

[0014] 可选地，在本发明实施例中，在所述去噪加强阶段中，所述第一降噪时钟脉冲信号的时钟周期数目为偶数个；

[0015] 同一所述去噪加强阶段中，所述第一降噪时钟脉冲信号的下降沿与在所述去噪加强阶段之后出现的去噪保持阶段的开始时刻对齐，以及所述第一降噪时钟脉冲信号中靠近
在所述去噪加强阶段之前出现的去噪保持阶段的上升沿与在所述去噪加强阶段之前出现
的去噪保持阶段之间的信号为第一电平；

[0016] 同一所述去噪加强阶段中，所述第二降噪时钟脉冲信号的上升沿与在所述去噪加强阶段之前出现的去噪保持阶段的结束时刻对齐，以及所述第二降噪时钟脉冲信号中靠近
在所述去噪加强阶段之后出现的去噪保持阶段的下降沿与在所述去噪加强阶段之后出现
的去噪保持阶段之间的信号为第一电平。

[0017] 可选地，在本发明实施例中，所述控制时钟信号端包括第一控制时钟信号端和第二控制时钟信号端；所述控制时钟脉冲信号包括第一控制时钟脉冲信号和第二控制时钟脉
冲信号；其中，所述第一控制时钟脉冲信号和第二控制时钟脉冲信号的周期相同且相位差
为1/2周期；

[0018] 所述输入信号和所述级联信号的脉冲电平为第一电平；

[0019] 所述驱动信号的脉冲电平为第二电平；

[0020] 所述第一参考信号端的固定电压信号为所述第一电平；

[0021] 所述第二参考信号端的固定电压信号为所述第二电平；

[0022] 所述对控制时钟信号端加载控制时钟脉冲信号，具体包括：对所述第一控制时钟信号端加载所述第一控制时钟脉冲信号，以及对所述第二控制时钟信号端加载所述第二控
制时钟脉冲信号；

[0023] 所述对所述控制时钟信号端加载固定电压信号，具体包括：对所述第一控制时钟信号端加载具有所述第二电平的固定电压信号，对所述第二控制时钟信号端加载具有所述
第二电平的固定电压信号；

[0024] 所述对所述输入信号端加载固定电压信号，具体包括：对所述输入信号端加载具有所述第二电平的固定电压信号；

[0025] 所述控制所述级联信号端输出固定电压信号以及控制所述驱动信号端输出固定电压信号，具体包括：控制所述级联信号端输出具有所述第二电平的固定电压信号以及控
制所述驱动信号端输出具有所述第一电平的固定电压信号。

[0026] 可选地，在本发明实施例中，所述驱动方法还包括：在第二刷新频率时，一个显示帧包括数据刷新阶段；

[0027] 在所述数据刷新阶段，对输入信号端加载具有脉冲电平的输入信号，对控制时钟信号端加载控制时钟脉冲信号，对降噪时钟信号端加载降噪时钟脉冲信号，对第一参考信
号端加载固定电压信号，对第二参考信号端加载固定电压信号，控制所述移位寄存器的级
联信号端输出具有脉冲电平的级联信号以及控制所述移位寄存器的驱动信号端输出具有
脉冲电平的驱动信号。

[0028] 本发明实施例提供的移位寄存器，包括：

[0029] 输入控制电路，分别与输入信号端、第一控制时钟信号端、第二控制时钟信号端、第一参考信号端、第二参考信号端、下拉节点以及第一上拉节点耦接；所述输入电路被配置
为响应于所述第一控制时钟信号端的信号，将所述输入信号端的信号提供给所述第一上拉
节点，并响应于所述下拉节点的信号和所述第二控制时钟信号端的信号，将所述第二参考
信号端的信号提供给所述第一上拉节点的信号，以及根据所述第一上拉节点的信号、第一
控制时钟信号端的信号以及所述第一参考信号端的信号，控制所述下拉节点的信号；

[0030] 所述第一晶体管，所述第一晶体管的栅极被配置为与第一参考信号端耦接，所述第一晶体管的第一极被配置为与所述第一上拉节点耦接，所述第一晶体管的第二极被配置
为与第二上拉节点耦接；

[0031] 级联输出电路，分别与所述下拉节点、所述第二上拉节点、所述第二参考信号端、所述第二控制时钟信号端以及级联信号端耦接；所述级联输出电路被配置为在所述第二上
拉节点的信号的控制下，将所述第二控制时钟信号端的信号提供给所述级联信号端，并在
所述下拉节点的信号的控制下，将所述第二参考信号端的信号提供给所述级联信号端；

[0032] 驱动输出电路，分别与所述级联信号端、第一降噪时钟信号端、第二降噪时钟信号端、所述第一参考信号端、所述第二参考信号端以及驱动信号端耦接；所述驱动输出电路被
配置为响应于所述级联信号端的信号，将所述第二参考信号端的信号提供给所述驱动信号
端，并响应于所述第一降噪时钟信号端和所述第二降噪时钟信号端的信号，将所述第一参
考信号端的信号提供给所述驱动信号端。

[0033] 可选地，在本发明实施例中，所述驱动输出电路包括：第二晶体管、第三晶体管、第四晶体管、第五晶体管、第一电容以及第二电容；

[0034] 所述第二晶体管的栅极与所述级联信号端耦接，所述第二晶体管的第一极与所述第二参考信号端耦接，所述第二晶体管的第二极与所述第五晶体管的栅极耦接；

[0035] 所述第三晶体管的栅极与所述第一降噪时钟信号端耦接，所述第三晶体管的第一极与所述第一参考信号端耦接，所述第三晶体管的第二极与所述第五晶体管的栅极耦接；

[0036] 所述第四晶体管的栅极与所述级联信号端耦接，所述第四晶体管的第一极与所述第二参考信号端耦接，所述第四晶体管的第二极与所述驱动信号端耦接；

[0037] 所述第五晶体管的第一极与所述第一参考信号端耦接，所述第五晶体管的第二极与所述驱动信号端耦接；

[0038] 所述第一电容的第一电极与所述第二降噪时钟信号端耦接，所述第一电容的第二电极与所述第五晶体管的栅极耦接；

[0039] 所述第二电容的第一电极与所述第五晶体管的栅极耦接，所述第一电容的第二电极与所述驱动信号端耦接。

[0040] 可选地，在本发明实施例中，所述级联输出电路包括：第六晶体管、第七晶体管、第三电容以及第四电容；

[0041] 所述第六晶体管的栅极与所述第二上拉节点耦接，所述第六晶体管的第一极与所述第二控制时钟信号端耦接，所述第六晶体管的第二极与所述级联信号端耦接；

[0042] 所述第七晶体管的栅极与所述下拉节点耦接，所述第七晶体管的第一极与所述第二参考信号端耦接，所述第七晶体管的第二极与所述级联信号端耦接；

[0043] 所述第三电容的第一电极与所述第二上拉节点耦接，所述第三电容的第二电极与所述级联信号端耦接；

[0044] 所述第四电容的第一电极与所述下拉节点耦接，所述第四电容的第二电极与所述第二参考信号端耦接。

[0045] 可选地，在本发明实施例中，所述输入控制电路包括：第八晶体管、第九晶体管、第十晶体管、第十一晶体管以及第十二晶体管；

[0046] 所述第八晶体管的栅极与所述第一控制时钟信号端耦接，所述第八晶体管的第一极与所述输入信号端耦接，所述第八晶体管的第二极与所述第一上拉节点耦接；

[0047] 所述第九晶体管的栅极与所述第一控制时钟信号端耦接，所述第九晶体管的第一极与所述第一参考信号端耦接，所述第九晶体管的第二极与所述下拉节点耦接；

[0048] 所述第十晶体管的栅极与所述第一上拉节点耦接，所述第十晶体管的第一极与所述第一控制时钟信号端耦接，所述第十晶体管的第二极与所述下拉节点耦接；

[0049] 所述第十一晶体管的栅极与所述下拉节点耦接，所述第十一晶体管的第一极与所述第二参考信号端耦接，所述第十一晶体管的第二极与所述第十二晶体管的第一极耦接；

[0050] 所述第十二晶体管的栅极与所述第二控制时钟信号端耦接，所述第十二晶体管的第二极与所述第一上拉节点耦接。

[0051] 可选地，在本发明实施例中，第四晶体管、第五晶体管、第六晶体管以及第七晶体管中的至少一个晶体管的有源层的沟道区的宽长比大于所述第一晶体管、第二晶体管、第
三晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管以及第十二晶体管中的至
少一个晶体管的有源层的沟道区的宽长比。

[0052] 可选地，在本发明实施例中，所述第四晶体管、所述第五晶体管、所述第六晶体管以及所述第七晶体管中的至少一个晶体管的有源层的沟道区的宽长比的范围为10μm/2μm
～100μm/10μm；

[0053] 所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第八晶体管、所述第九晶体管、所述第十晶体管、所述第十一晶体管以及所述第十二晶体管中的至少一个晶体管
的有源层的沟道区的宽长比的范围为2μm/2μm～20μm/10μm。

[0054] 可选地，在本发明实施例中，所述第一电容、所述第二电容、第三电容以及第四电容中的至少一个电容的电容值的范围为10fF～1pF。

[0055] 本发明实施例提供的驱动控制电路，包括多个级联的上述移位寄存器；

[0056] 第一级移位寄存器的输入信号端与帧触发信号端耦接；

[0057] 每相邻两级移位寄存器中，下一级移位寄存器的输入信号端与上一级移位寄存器的级联信号端耦接。

[0058] 本发明实施例提供的显示装置，包括上述驱动控制电路。

附图说明

[0059] 图1为本发明实施例提供的移位寄存器的结构示意图；

[0060] 图2为本发明实施例提供的驱动方法的流程图；

[0061] 图3为本发明实施例提供的一些信号时序图；

[0062] 图4为本发明实施例提供的一些仿真模拟图；

[0063] 图5为本发明实施例提供的另一些信号时序图；

[0064] 图6为本发明实施例提供的又一些信号时序图；

[0065] 图7为本发明实施例提供的另一些仿真模拟图；

[0066] 图8为本发明实施例提供的一些驱动控制电路的结构示意图；

[0067] 图9为本发明实施例提供的一些显示装置的结构示意图；

[0068] 图10为本发明实施例提供的另一些显示装置的结构示意图。

具体实施方式

[0069] 为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公
开的一部分实施例，而不是全部的实施例。并且在不冲突的情况下，本公开中的实施例及实
施例中的特征可以相互组合。基于所描述的本公开的实施例，本领域普通技术人员在无需
创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。

[0070] 除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并
不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等
类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件
及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理
的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。

[0071] 需要注意的是，附图中各图形的尺寸和形状不反映真实比例，目的只是示意说明本发明内容。并且自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功
能的元件。

[0072] 通常情况下为了降低显示装置的功耗，可以使显示装置采用较低刷新频率(如1Hz)进行驱动，由于晶体管长时间漏电积累，从而导致驱动信号端输出的信号出现异常。

[0073] 本公开实施例提供了一些移位寄存器，如图1所示，可以包括：

[0074] 输入控制电路10，分别与输入信号端IP、第一控制时钟信号端CK、第二控制时钟信号端CKB、第一参考信号端VREF1、第二参考信号端VREF2、下拉节点PD以及第一上拉节点PU_
1耦接；输入控制电路被配置为响应于第一控制时钟信号端CK的信号，将输入信号端IP的信
号提供给第一上拉节点PU_1，并响应于下拉节点PD的信号和第二控制时钟信号端CKB的信
号，将第二参考信号端VREF2的信号提供给第一上拉节点PU_1的信号，以及根据第一上拉节
点PU_1的信号、第一控制时钟信号端CK的信号以及第一参考信号端VREF1的信号，控制下拉
节点PD的信号；

[0075] 第一晶体管M1，第一晶体管M1的栅极被配置为与第一参考信号端VREF1耦接，第一晶体管M1的第一极被配置为与第一上拉节点PU_1耦接，第一晶体管M1的第二极被配置为与
第二上拉节点PU_2耦接；

[0076] 级联输出电路20，分别与下拉节点PD、第二上拉节点PU_2、第二参考信号端VREF2、第二控制时钟信号端CKB以及级联信号端GP耦接；级联输出电路20被配置为在第二上拉节
点PU_2的信号的控制下，将第二控制时钟信号端CKB的信号提供给级联信号端GP，并在下拉
节点PD的信号的控制下，将第二参考信号端VREF2的信号提供给级联信号端GP；

[0077] 驱动输出电路30，分别与级联信号端GP、第一降噪时钟信号端CKO、第二降噪时钟信号端CKBO、第一参考信号端VREF1、第二参考信号端VREF2以及驱动信号端OP耦接；驱动输
出电路30被配置为响应于级联信号端GP的信号，将第二参考信号端VREF2的信号提供给驱
动信号端OP，并响应于第一降噪时钟信号端CKO和第二降噪时钟信号端CKBO的信号，将第一
参考信号端VREF1的信号提供给驱动信号端OP。

[0078] 本公开实施例提供的移位寄存器，通过对各信号端加载相应的信号，以使输入控制电路、第一晶体管以及驱动输出电路相互配合工作，可以使级联信号端和驱动信号端分
别输出相应的信号。并且，还可以使移位寄存器在噪加强阶段补充电荷，使其确保输出去噪
能力，保持驱动信号端的输出稳定，从而可以有利于本申请中的移位寄存器应用于较低刷
新频率的显示装置中。

[0079] 在具体实施时，如图1所示，第一上拉节点PU_1耦接于输入控制电路10中的第八晶体管M8的第二极与第一晶体管M1的第一极之间。第二上拉节点PU_2耦接于级联输出电路20
中的第六晶体管M6的栅极与第一晶体管M1的第二极之间。下拉节点PD耦接于输入控制电路
10中的第九晶体管M9的第二极与级联输出电路20中的第七晶体管M7的栅极之间。需要说明
的是，第一上拉节点PU_1、第二上拉节点PU_2以及下拉节点PD分别是移位寄存器中的虚拟
节点，这三个节点仅是为了方便对移位寄存器的结构和信号的传输进行描述，而针对移位
寄存器的具体结构和信号的传输，可以根据移位寄存器中的各晶体管与电容之间的耦接方
式来进行确定。

[0080] 在具体实施时，在本公开实施例中，如图1所示，驱动输出电路30可以包括：第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第一电容C1以及第二电容C2；

[0081] 第二晶体管M2的栅极与级联信号端GP耦接，第二晶体管M2的第一极与第二参考信号端VREF2耦接，第二晶体管M2的第二极与第五晶体管M5的栅极耦接；

[0082] 第三晶体管M3的栅极与第一降噪时钟信号端CKO耦接，第三晶体管M3的第一极与第一参考信号端VREF1耦接，第三晶体管M3的第二极与第五晶体管M5的栅极耦接；

[0083] 第四晶体管M4的栅极与级联信号端GP耦接，第四晶体管M4的第一极与第二参考信号端VREF2耦接，第四晶体管M4的第二极与驱动信号端OP耦接；

[0084] 第五晶体管M5的第一极与第一参考信号端VREF1耦接，第五晶体管M5的第二极与驱动信号端OP耦接；

[0085] 第一电容C1的第一电极与第二降噪时钟信号端CKBO耦接，第一电容C1的第二电极与第五晶体管M5的栅极耦接；

[0086] 第二电容C2的第一电极与第五晶体管M5的栅极耦接，第一电容C1的第二电极与驱动信号端OP耦接。

[0087] 在具体实施时，在本公开实施例中，如图1所示，级联输出电路20可以包括：第六晶体管M6、第七晶体管M7、第三电容C3以及第四电容C4；

[0088] 第六晶体管M6的栅极与第二上拉节点PU_2耦接，第六晶体管M6的第一极与第二控制时钟信号端CKB耦接，第六晶体管M6的第二极与级联信号端GP耦接；

[0089] 第七晶体管M7的栅极与下拉节点PD耦接，第七晶体管M7的第一极与第二参考信号端VREF2耦接，第七晶体管M7的第二极与级联信号端GP耦接；

[0090] 第三电容C3的第一电极与第二上拉节点PU_2耦接，第三电容C3的第二电极与级联信号端GP耦接；

[0091] 第四电容C4的第一电极与下拉节点PD耦接，第四电容C4的第二电极与第二参考信号端VREF2耦接。

[0092] 在具体实施时，在本公开实施例中，如图1所示，输入控制电路10可以包括：第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11以及第十二晶体管M12；

[0093] 第八晶体管M8的栅极与第一控制时钟信号端CK耦接，第八晶体管M8的第一极与输入信号端IP耦接，第八晶体管M8的第二极与第一上拉节点PU_1耦接；

[0094] 第九晶体管M9的栅极与第一控制时钟信号端CK耦接，第九晶体管M9的第一极与第一参考信号端VREF1耦接，第九晶体管M9的第二极与下拉节点PD耦接；

[0095] 第十晶体管M10的栅极与第一上拉节点PU_1耦接，第十晶体管M10的第一极与第一控制时钟信号端CK耦接，第十晶体管M10的第二极与下拉节点PD耦接；

[0096] 第十一晶体管M11的栅极与下拉节点PD耦接，第十一晶体管M11的第一极与第二参考信号端VREF2耦接，第十一晶体管M11的第二极与第十二晶体管M12的第一极耦接；

[0097] 第十二晶体管M12的栅极与第二控制时钟信号端CKB耦接，第十二晶体管M12的第二极与第一上拉节点PU_1耦接。

[0098] 在具体实施时，根据信号的流通方向，上述晶体管的第一极可以作为其源极，第二极可以作为其漏极；或者，第一极作为其漏极，第二极作为其源极，在此不作具体区分。

[0099] 需要说明的是，本公开上述实施例中提到的晶体管可以是TFT，也可以是金属氧化物半导体场效应管(Metal Oxide Semiconductor，MOS)，在此不作限定。

[0100] 为了简化制备工艺，在具体实施时，在本公开实施例中，如图1与图3所示，可以使所有晶体管均为P型晶体管。其中，P型晶体管在其栅极与其源极之间的电压差Vgs与其阈值
电压Vth满足关系Vgs栅极与其源极之间的电压差Vgs3与其阈值电压Vth3之间的关系满足公式：Vgs3然，在本公开实施例中，仅是以晶体管为P型晶体管为例进行说明的，对于晶体管为N型晶体
管的情况，设计原理与本公开相同，也属于本公开保护的范围。并且，N型晶体管在其栅极与
其源极之间的电压差Vgs与其阈值电压Vth满足关系Vgs>Vth时导通。例如第三晶体管M3为N型
晶体管时，第三晶体管M3在其栅极与其源极之间的电压差Vgs3与其阈值电压Vth3之间的关系
满足公式：Vgs3>Vth3时导通。

[0101] 进一步的，在具体实施时，P型晶体管在高电平信号作用下截止，在低电平信号作用下导通。N型晶体管在高电平信号作用下导通，在低电平信号作用下截止。

[0102] 在具体实施时，可以使第四晶体管M4、第五晶体管M5、第六晶体管M6以及第七晶体管M7中的至少一个晶体管的有源层的沟道区的宽长比大于第一晶体管M1、第二晶体管M2、
第三晶体管M3、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11以及第十
二晶体管M12中的至少一个晶体管的有源层的沟道区的宽长比。示例性地，可以使第四晶体
管M4的有源层的沟道区的宽长比、第五晶体管M5的有源层的沟道区的宽长比、第六晶体管
M6的有源层的沟道区的宽长比以及第七晶体管M7的有源层的沟道区的宽长比大于第一晶
体管M1的有源层的沟道区的宽长比、第二晶体管M2的有源层的沟道区的宽长比、第三晶体
管M3的有源层的沟道区的宽长比、第八晶体管M8的有源层的沟道区的宽长比、第九晶体管
M9的有源层的沟道区的宽长比、第十晶体管M10的有源层的沟道区的宽长比、第十一晶体管
M11的有源层的沟道区的宽长比以及第十二晶体管M12的有源层的沟道区的宽长比。

[0103] 在具体实施时，可以使第四晶体管M4、第五晶体管M5、第六晶体管M6以及第七晶体管M7中的至少一个晶体管的有源层的沟道区的宽长比的范围为10μm/2μm～100μm/10μm。示
例性地，可以使第四晶体管M4的有源层的沟道区的宽长比、第五晶体管M5的有源层的沟道
区的宽长比、第六晶体管M6的有源层的沟道区的宽长比以及第七晶体管M7的有源层的沟道
区的宽长比的范围分别为10μm/2μm～100μm/10μm。例如，可以使第四晶体管M4的有源层的
沟道区的宽长比、第五晶体管M5的有源层的沟道区的宽长比、第六晶体管M6的有源层的沟
道区的宽长比以及第七晶体管M7的有源层的沟道区的宽长比的范围分别为10μm/2μm。也可
以使第四晶体管M4的有源层的沟道区的宽长比、第五晶体管M5的有源层的沟道区的宽长
比、第六晶体管M6的有源层的沟道区的宽长比以及第七晶体管M7的有源层的沟道区的宽长
比的范围分别为100μm/10μm。也可以使第四晶体管M4的有源层的沟道区的宽长比、第五晶
体管M5的有源层的沟道区的宽长比、第六晶体管M6的有源层的沟道区的宽长比以及第七晶
体管M7的有源层的沟道区的宽长比的范围分别为50μm/5μm。

[0104] 当然，在实际应用中，可以根据实际应用的需求具体设计第四晶体管M4的有源层的沟道区的宽长比、第五晶体管M5的有源层的沟道区的宽长比、第六晶体管M6的有源层的
沟道区的宽长比以及第七晶体管M7的有源层的沟道区的宽长比的数值，在此不作限定。

[0105] 在具体实施时，可以使第一晶体管M1、第二晶体管M2、第三晶体管M3、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11以及第十二晶体管M12中的至少一个
晶体管的有源层的沟道区的宽长比的范围为2μm/2μm～20μm/10μm。示例性地，可以使第一
晶体管M1的有源层的沟道区的宽长比、第二晶体管M2的有源层的沟道区的宽长比、第三晶
体管M3的有源层的沟道区的宽长比、第八晶体管M8的有源层的沟道区的宽长比、第九晶体
管M9的有源层的沟道区的宽长比、第十晶体管M10的有源层的沟道区的宽长比、第十一晶体
管M11的有源层的沟道区的宽长比以及第十二晶体管M12的有源层的沟道区的宽长比的范
围为2μm/2μm～20μm/10μm。例如，可以使第一晶体管M1的有源层的沟道区的宽长比、第二晶
体管M2的有源层的沟道区的宽长比、第三晶体管M3的有源层的沟道区的宽长比、第八晶体
管M8的有源层的沟道区的宽长比、第九晶体管M9的有源层的沟道区的宽长比、第十晶体管
M10的有源层的沟道区的宽长比、第十一晶体管M11的有源层的沟道区的宽长比以及第十二
晶体管M12的有源层的沟道区的宽长比的范围为2μm/2μm。也可以使第一晶体管M1的有源层
的沟道区的宽长比、第二晶体管M2的有源层的沟道区的宽长比、第三晶体管M3的有源层的
沟道区的宽长比、第八晶体管M8的有源层的沟道区的宽长比、第九晶体管M9的有源层的沟
道区的宽长比、第十晶体管M10的有源层的沟道区的宽长比、第十一晶体管M11的有源层的
沟道区的宽长比以及第十二晶体管M12的有源层的沟道区的宽长比的范围为20μm/10μm。也
可以使第一晶体管M1的有源层的沟道区的宽长比、第二晶体管M2的有源层的沟道区的宽长
比、第三晶体管M3的有源层的沟道区的宽长比、第八晶体管M8的有源层的沟道区的宽长比、
第九晶体管M9的有源层的沟道区的宽长比、第十晶体管M10的有源层的沟道区的宽长比、第
十一晶体管M11的有源层的沟道区的宽长比以及第十二晶体管M12的有源层的沟道区的宽
长比的范围为10μm/5μm。

[0106] 当然，在实际应用中，可以根据实际应用的需求具体设计第一晶体管M1的有源层的沟道区的宽长比、第二晶体管M2的有源层的沟道区的宽长比、第三晶体管M3的有源层的
沟道区的宽长比、第八晶体管M8的有源层的沟道区的宽长比、第九晶体管M9的有源层的沟
道区的宽长比、第十晶体管M10的有源层的沟道区的宽长比、第十一晶体管M11的有源层的
沟道区的宽长比以及第十二晶体管M12的有源层的沟道区的宽长比的数值，在此不作限定。

[0107] 在具体实施时，可以使第一电容C1、第二电容C2、第三电容C3以及第四电容C4中的至少一个电容的电容值的范围为10fF～1pF。示例性地，可以使第一电容C1、第二电容C2、第
三电容C3以及第四电容C4中的至少一个电容的电容值的范围为10fF。也可以使第一电容
C1、第二电容C2、第三电容C3以及第四电容C4中的至少一个电容的电容值的范围为50fF。也
可以使第一电容C1、第二电容C2、第三电容C3以及第四电容C4中的至少一个电容的电容值
的范围为1pF。当然，在实际应用中，可以根据实际应用的需求具体设计第一电容C1的电容
值、第二电容C2的电容值、第三电容C3的电容值以及第四电容C4的电容值，在此不作限定。

[0108] 以上仅是举例说明本公开实施例提供的移位寄存器的具体结构，在具体实施时，上述各电路的具体结构不限于本公开实施例提供的上述结构，还可以是本领域技术人员可
知的其他结构，在此不作限定。

[0109] 基于同一发明构思，本公开实施例还提供了移位寄存器的驱动方法，结合图2所示，该驱动方法可以包括：在第一刷新频率时，一个显示帧包括数据刷新阶段T10和数据保
持阶段T20；数据保持阶段T20包括交替设置的去噪保持阶段和去噪加强阶段。

[0110] S210、在数据刷新阶段T10，对输入信号端IP加载具有脉冲电平的输入信号，对控制时钟信号端加载控制时钟脉冲信号，对降噪时钟信号端加载降噪时钟脉冲信号，对第一
参考信号端VREF1加载固定电压信号，对第二参考信号端VREF2加载固定电压信号，控制移
位寄存器的级联信号端GP输出具有脉冲电平的级联信号以及控制移位寄存器的驱动信号
端OP输出具有脉冲电平的驱动信号；

[0111] S220、在去噪保持阶段，对输入信号端IP加载固定电压信号，对控制时钟信号端加载固定电压信号，对降噪时钟信号端加载固定电压信号，对第一参考信号端VREF1加载固定
电压信号，对第二参考信号端VREF2加载固定电压信号，控制级联信号端GP输出固定电压信
号以及控制驱动信号端OP输出固定电压信号；

[0112] S230、在去噪加强阶段，对输入信号端IP加载固定电压信号，对控制时钟信号端加载固定电压信号，对降噪时钟信号端加载时钟脉冲信号，对第一参考信号端VREF1加载固定
电压信号，对第二参考信号端VREF2加载固定电压信号，控制级联信号端GP输出固定电压信
号以及控制驱动信号端OP输出固定电压信号。

[0113] 本公开实施例提供的移位寄存器的驱动方法，在数据刷新阶段T10，可以通过对输入信号端IP加载具有脉冲电平的输入信号，对控制时钟信号端加载控制时钟脉冲信号，对
降噪时钟信号端加载降噪时钟脉冲信号，对第一参考信号端VREF1加载固定电压信号，对第
二参考信号端VREF2加载固定电压信号，以控制级联信号端GP输出具有脉冲电平的级联信
号以及控制驱动信号端OP输出具有脉冲电平的驱动信号，这样可以实现移位寄存器的级联
输出和驱动输出，从而可以使显示装置进行数据刷新。在去噪保持阶段，可以通过对输入信
号端IP加载固定电压信号，对控制时钟信号端加载固定电压信号，对降噪时钟信号端加载
固定电压信号，对第一参考信号端VREF1加载固定电压信号，对第二参考信号端VREF2加载
固定电压信号，以控制级联信号端GP输出固定电压信号以及控制驱动信号端OP输出固定电
压信号，这样可以实现移位寄存器输出保持。在去噪加强阶段，可以通过对输入信号端IP加
载固定电压信号，对控制时钟信号端加载固定电压信号，对降噪时钟信号端加载时钟脉冲
信号，对第一参考信号端VREF1加载固定电压信号，对第二参考信号端VREF2加载固定电压
信号，以控制级联信号端GP输出固定电压信号以及控制驱动信号端OP输出固定电压信号，
这样可以使移位寄存器补充电荷，使其确保输出去噪能力，保持驱动信号端OP的输出稳定。

[0114] 并且，一般显示装置可能会长时间处于静态画面显示状态，或者待机状态，为了降低功耗，可以使显示装置采用较低的刷新频率(例如1Hz、30Hz)工作。本发明实施例中的移
位寄存器，通过在去噪加强阶段，可以使移位寄存器补充电荷，使其确保输出去噪能力，保
持驱动信号端OP的输出稳定，可以有利于本申请中的移位寄存器应用于较低刷新频率的显
示装置中。

[0115] 在具体实施时，在本发明实施例中，第一电平可以为低电平，第二电平可以为高电平。或者，第一电平也可以为高电平，第二电平也可以为低电平。在实际应用中，可以根据实
际应用需求进行设计确定，在此不作限定。

[0116] 在具体实施时，在本发明实施例中，驱动方法还包括：在第二刷新频率时，一个显示帧包括数据刷新阶段T10；其中，在数据刷新阶段T10，对输入信号端IP加载具有脉冲电平
的输入信号，对控制时钟信号端加载控制时钟脉冲信号，对降噪时钟信号端加载降噪时钟
脉冲信号，对第一参考信号端VREF1加载固定电压信号，对第二参考信号端VREF2加载固定
电压信号，控制移位寄存器的级联信号端GP输出具有脉冲电平的级联信号以及控制移位寄
存器的驱动信号端OP输出具有脉冲电平的驱动信号。

[0117] 一般显示装置可能会长时间处于静态画面显示状态，或者待机状态，为了降低功耗，可以使显示装置采用较低的刷新频率(例如1Hz、30Hz)工作。当然，显示装置也可以显示
视频画面，为了提高视频画面的显示效果，可以使显示装置采用较高的刷新频率(例如
60Hz、120Hz)进行工作。在具体实施时，在本发明实施例中，第一刷新频率可以为较低刷新
频率，例如1Hz、30Hz。第二刷新频率可以为较高刷新频率，例如60Hz、120Hz。

[0118] 在具体实施时，在本发明实施例中，控制时钟信号端包括第一控制时钟信号端CK和第二控制时钟信号端CKB；控制时钟脉冲信号包括第一控制时钟脉冲信号和第二控制时
钟脉冲信号；其中，第一控制时钟脉冲信号和第二控制时钟脉冲信号的周期相同且相位差
为1/2周期。并且，在数据刷新阶段T10，对控制时钟信号端加载控制时钟脉冲信号，具体可
以包括：对第一控制时钟信号端CK加载第一控制时钟脉冲信号，以及对第二控制时钟信号
端CKB加载第二控制时钟脉冲信号。

[0119] 示例性地，如图1与图3所示，ck代表第一控制时钟信号端CK加载的信号，ckb代表第二控制时钟信号端CKB加载的信号。在数据刷新阶段T10，第一控制时钟信号端CK加载的
第一控制时钟脉冲信号为高低电平切换的时钟脉冲信号，第二控制时钟信号端CKB加载的
第二控制时钟脉冲信号也为高低电平切换的时钟脉冲信号。并且，第一控制时钟脉冲信号
和第二控制时钟脉冲信号的周期相同且相位差为1/2周期。例如，第一控制时钟脉冲信号和
第二控制时钟脉冲信号的占空比相同，且占空比大于50％。当然，在实际应用中，第一控制
时钟脉冲信号和第二控制时钟脉冲信号的具体实施方式可以根据实际应用的需求进行设
计确定，在此不作限定。

[0120] 在具体实施时，在本发明实施例中，在去噪保持阶段和在去噪加强阶段中，对控制时钟信号端加载固定电压信号，具体可以包括：对第一控制时钟信号端CK加载具有第二电
平的固定电压信号，对第二控制时钟信号端CKB加载具有第二电平的固定电压信号。示例性
地，如图1与图3所示，在移位寄存器中的晶体管为P型晶体管时，可以对第一控制时钟信号
端CK加载具有高电平的固定电压信号，对第二控制时钟信号端CKB加载具有高电平的固定
电压信号。在移位寄存器中的晶体管为N型晶体管时，可以对第一控制时钟信号端CK加载具
有低电平的固定电压信号，对第二控制时钟信号端CKB加载具有低电平的固定电压信号。

[0121] 在具体实施时，在本发明实施例中，在去噪保持阶段和在去噪加强阶段中，对输入信号端IP加载固定电压信号，具体可以包括：对输入信号端IP加载具有第二电平的固定电
压信号。示例性地，如图1与图3所示，ip代表输入信号端IP加载的信号。在移位寄存器中的
晶体管为P型晶体管时，可以对输入信号端IP加载具有高电平的固定电压信号。在移位寄存
器中的晶体管为N型晶体管时，可以对输入信号端IP加载具有低电平的固定电压信号。

[0122] 在具体实施时，在本发明实施例中，在去噪保持阶段和在去噪加强阶段中，控制级联信号端GP输出固定电压信号以及控制驱动信号端OP输出固定电压信号，具体可以包括：
控制级联信号端GP输出具有第二电平的固定电压信号以及控制驱动信号端OP输出具有第
一电平的固定电压信号。示例性地，如图1与图3所示，gp代表级联信号端GP输出的信号，op
代表驱动信号端OP输出的信号。在移位寄存器中的晶体管为P型晶体管时，可以控制级联信
号端GP输出具有高电平的固定电压信号以及控制驱动信号端OP输出具有低电平的固定电
压信号。在移位寄存器中的晶体管为N型晶体管时，可以控制级联信号端GP输出具有低电平
的固定电压信号以及控制驱动信号端OP输出具有高电平的固定电压信号。

[0123] 在具体实施时，在本发明实施例中，可以使输入信号的脉冲电平为第一电平。这样在第八晶体管M8导通时，可以将输入信号的脉冲电平输入到第一上拉节点PU_1，以使第一
上拉节点PU_1的电平为第一电平，从而可以通过第一上拉节点PU_1的电平控制第十晶体管
M10导通。示例性地，如图1与图3所示，在移位寄存器中的晶体管为P型晶体管时，输入信号
的脉冲电平为低电平。在移位寄存器中的晶体管为N型晶体管时，输入信号的脉冲电平为高
电平。

[0124] 在具体实施时，在本发明实施例中，可以使级联信号的脉冲电平为第一电平。这样可以使第四晶体管M4在级联信号的脉冲电平的控制下导通，以将第二参考信号端VREF2的
信号提供给驱动信号端OP。示例性地，如图1与图3所示，在移位寄存器中的晶体管为P型晶
体管时，级联信号的脉冲电平为低电平。在移位寄存器中的晶体管为N型晶体管时，级联信
号的脉冲电平为高电平。

[0125] 在具体实施时，在本发明实施例中，可以使第一参考信号端VREF1的固定电压信号为第一电平，第二参考信号端VREF2的固定电压信号为第二电平，驱动信号的脉冲电平为第
二电平。示例性地，如图1与图3所示，在移位寄存器中的晶体管为P型晶体管时，第一电平为
低电平且第二电平为高电平。在移位寄存器中的晶体管为N型晶体管时，第一电平为高电平
且第二电平为低电平。

[0126] 在具体实施时，在本发明实施例中，降噪时钟信号端可以包括第一降噪时钟信号端CKO和第二降噪时钟信号端CKBO。降噪时钟脉冲信号包括第一降噪时钟脉冲信号和第二
降噪时钟脉冲信号；其中，第一降噪时钟脉冲信号和第二降噪时钟脉冲信号的周期相同且
相位差为1/2周期。并且，在数据刷新阶段T10，对降噪时钟信号端加载降噪时钟脉冲信号，
具体可以包括：对第一降噪时钟信号端CKO加载第一降噪时钟脉冲信号，以及对第二降噪时
钟信号端CKBO加载第二降噪时钟脉冲信号。

[0127] 示例性地，如图1与图3所示，cko代表第一降噪时钟信号端CKO加载的信号，ckbo代表第二降噪时钟信号端CKBO加载的信号。在数据刷新阶段T10，第一降噪时钟信号端CKO加
载的第一降噪时钟脉冲信号为高低电平切换的时钟脉冲信号，第二降噪时钟信号端CKBO加
载的第二降噪时钟脉冲信号也为高低电平切换的时钟脉冲信号。并且，第一降噪时钟脉冲
信号和第二降噪时钟脉冲信号的周期相同且相位差为1/2周期。例如，第一降噪时钟脉冲信
号和第二降噪时钟脉冲信号的占空比相同，且占空比大于50％。当然，在实际应用中，第一
降噪时钟脉冲信号和第二降噪时钟脉冲信号的具体实施方式可以根据实际应用的需求进
行设计确定，在此不作限定。

[0128] 在一些示例中，如图3所示，可以使第一降噪时钟脉冲信号的周期和第一控制时钟脉冲信号的周期相同。进一步地，可以使第一降噪时钟脉冲信号的占空比和第一控制时钟
脉冲信号的占空比相同。示例性地，第一降噪时钟脉冲信号的下降沿与第二时钟脉冲信号
的上升沿对齐。第二降噪时钟脉冲信号的下降沿与第一控制时钟脉冲信号的上升沿对齐。
当然，在实际应用中，第一降噪时钟脉冲信号、第二降噪时钟脉冲信号、第一控制时钟脉冲
信号以及第二控制时钟脉冲信号之间的关系，可以根据实际需求进行设计确定，在此不作
限定。

[0129] 在具体实施时，在本发明实施例中，在去噪保持阶段，对降噪时钟信号端加载固定电压信号，具体可以包括：对第一降噪时钟信号端CKO加载具有第一电平的固定电压信号，
对第二降噪时钟信号端CKBO加载具有第一电平的固定电压信号。示例性地，如图1与图3所
示，在移位寄存器中的晶体管为P型晶体管时，在去噪保持阶段，对第一降噪时钟信号端CKO
加载具有低电平的固定电压信号，对第二降噪时钟信号端CKBO加载具有低电平的固定电压
信号。在移位寄存器中的晶体管为N型晶体管时，在去噪保持阶段，对第一降噪时钟信号端
CKO加载具有高电平的固定电压信号，对第二降噪时钟信号端CKBO加载具有高电平的固定
电压信号。

[0130] 在具体实施时，在本发明实施例中，在去噪加强阶段，对降噪时钟信号端加载时钟脉冲信号，具体包括：对第一降噪时钟信号端CKO加载第一降噪时钟脉冲信号，以及对第二
降噪时钟信号端CKBO加载第二降噪时钟脉冲信号；其中，去噪加强阶段中第一降噪时钟脉
冲信号的第一电平与在去噪加强阶段之前出现的去噪保持阶段相邻，去噪加强阶段中第二
降噪时钟脉冲信号的第二电平与在去噪加强阶段之前出现的去噪保持阶段相邻。

[0131] 示例性地，如图1与图3所示，在去噪加强阶段，第一降噪时钟信号端CKO加载的第一降噪时钟脉冲信号为高低电平切换的时钟脉冲信号，第二降噪时钟信号端CKBO加载的第
二降噪时钟脉冲信号也为高低电平切换的时钟脉冲信号。并且，在移位寄存器中的晶体管
为P型晶体管时，去噪加强阶段中第一降噪时钟脉冲信号的低电平与在去噪加强阶段之前
出现的去噪保持阶段相邻，去噪加强阶段中第二降噪时钟脉冲信号的高电平与在去噪加强
阶段之前出现的去噪保持阶段相邻。在移位寄存器中的晶体管为N型晶体管时，去噪加强阶
段中第一降噪时钟脉冲信号的高电平与在去噪加强阶段之前出现的去噪保持阶段相邻，去
噪加强阶段中第二降噪时钟脉冲信号的低电平与在去噪加强阶段之前出现的去噪保持阶
段相邻。

[0132] 在具体实施时，在本发明实施例中，在去噪加强阶段中，第一降噪时钟脉冲信号和第二降噪时钟脉冲信号的时钟周期数目相同，且时钟周期数目至少为一个。示例性地，如图
3所示，在去噪加强阶段中，第一降噪时钟脉冲信号和第二降噪时钟脉冲信号的时钟周期数
目为一个。也可以使第一降噪时钟脉冲信号和第二降噪时钟脉冲信号的时钟周期数目为两
个、三个、四个或更多个，在此不作限定。

[0133] 在具体实施时，在本发明实施例中，如图3所示，同一去噪加强阶段中，第一降噪时钟脉冲信号的下降沿、第二降噪时钟脉冲信号的下降沿分别与在去噪加强阶段之后出现的
去噪保持阶段的开始时刻对齐，且第二降噪时钟脉冲信号的上升沿与在去噪加强阶段之前
出现的去噪保持阶段的结束时刻对齐。数据刷新阶段T10和去噪加强阶段中，第二降噪时钟
脉冲信号的第二电平的维持时长相同。例如，数据刷新阶段T10和去噪加强阶段中，第二降
噪时钟脉冲信号的高电平的维持时长相同，并且，第二降噪时钟脉冲信号的低电平的维持
时长也相同。

[0134] 下面以图1所示的移位寄存器为例，结合图3所示的信号时序图对本公开实施例提供的上述移位寄存器在第一刷新频率时的工作过程作以描述。下述描述中以1表示高电平
信号，0表示低电平信号，需要说明的是，1和0是逻辑电平，其仅是为了更好的解释本公开实
施例的具体工作过程，而不是在具体实施时施加在各晶体管的栅极上的电压。

[0135] 具体地，如图3所示，在第一刷新频率时，一个显示帧可以包括数据刷新阶段T10和数据保持阶段T20；数据刷新阶段T10包括交替设置的去噪保持阶段T21‑1、去噪加强阶段
T22‑1。需要说明的是，图3所示的信号时序图仅是一个移位寄存器在一个当前显示帧中的
工作过程。该移位寄存器在其他显示帧中的工作过程分别与该当前显示帧中的工作过程基
本相同，在此不作赘述。

[0136] 其中，数据刷新阶段T10包括T11阶段、T12阶段、T13阶段以及T14阶段。具体地，在T11阶段中，ip＝0，ckb＝1，ck＝0，cko＝0，ckbo＝1。由于ckb＝1，因此第十二晶体管M12截
止。由于ck＝0，因此第九晶体管M9导通，以将第一参考信号端VREF1的低电平信号提供给下
拉节点PD，使下拉节点PD的信号为低电平信号，以控制第七晶体管M7导通。导通的第七晶体
管M7将第二参考信号端VREF2的高电平信号提供给级联信号端GP，使级联信号端GP输出高
电平的信号。由于ck＝0，因此第八晶体管M8导通，以将输入信号端IP的低电平信号提供给
第一上拉节点PU_1，使第一上拉节点PU_1为低电平信号，以控制第十晶体管M10导通，从而
将第一控制时钟信号端CK的低电平信号提供给下拉节点PD，进一步使下拉节点PD的信号为
低电平信号。由于第一晶体管M1满足Vgs1M1将第二上拉节点PU_2与第一上拉节点PU_1导通，从而可以及时使第二上拉节点PU_2的信
号为低电平信号，以控制第六晶体管M6导通，从而将第二控制时钟信号端CKB的高电平信号
提供给级联信号端GP，使级联信号端GP输出高电平的级联信号。由于级联信号端GP输出高
电平的信号，可以控制第二晶体管M2和第四晶体管M4截止。由于cko＝0，因此第三晶体管M3
导通，以将第一参考信号端VREF1的低电平信号提供给第五晶体管M5的栅极，从而控制第五
晶体管M5导通，以将第一参考信号端VREF1的低电平信号提供给驱动信号端OP，使驱动信号
端OP输出低电平的驱动信号。

[0137] 在T12阶段中，ip＝1，ckb＝0，ck＝1，cko＝1，ckbo＝0。由于ck＝1，因此第九晶体管M9和第八晶体管M8均截止。第二上拉节点PU_2在第三电容C3的作用下保持为低电平信
号，以控制第六晶体管M6导通，从而将第二控制时钟信号端CKB的低电平信号提供给级联信
号端GP，使级联信号端GP输出低电平的级联信号。由于第三电容C3的作用，使第二上拉节点
PU_2的电平进一步拉低，以控制第六晶体管M6可以尽可能充分导通，以将第二控制时钟信
号端CKB的低电平信号提供给级联信号端GP，使级联信号端GP输出低电平的级联信号。并
且，此阶段中，第一晶体管M1与第一上拉节点PU_1耦接的一极作为其源极，从而可以使第一
晶体管M1不能满足Vgs1平稳定，避免由于漏电导致第二上拉节点PU_2的电平升高，而导致的级联信号端GP输出不
稳定的情况。

[0138] 并且，第十晶体管M10在第一上拉节点PU_1的信号的控制下将第一控制时钟信号端CK的高电平信号提供给下拉节点PD，以控制第七晶体管M7截止，避免对级联信号端GP输
出的信号造成不利影响。由于cko＝1，因此第三晶体管M3截止。由于级联信号端GP输出低电
平的信号，可以控制第二晶体管M2和第四晶体管M4导通。导通的第二晶体管M2可以将第二
参考信号端VREF2的高电平信号提供给第五晶体管M5的栅极，以控制第五晶体管M5截止。导
通的第四晶体管M4可以将第二参考信号端VREF2的高电平信号提供给驱动信号端OP，使驱
动信号端OP输出高电平的驱动信号。

[0139] 在T12阶段之后，在T13阶段之前，由于ckb＝1，因此第十二晶体管M12截止。由于ck＝1，因此第九晶体管M9和第八晶体管M8均截止。第二上拉节点PU_2在第三电容C3的作用下
保持为低电平信号，以控制第六晶体管M6导通，从而将第二控制时钟信号端CKB的高电平信
号提供给级联信号端GP，使级联信号端GP输出高电平的级联信号，以控制第二晶体管M2和
第四晶体管M4均截止。由于第一降噪时钟信号端CKO的信号cko由高电平转变为低电平，因
此第三晶体管M3导通，从而可以将第一参考信号端VREF1的低电平信号提供给第五晶体管
M5的栅极，进而控制第五晶体管M5导通，以将第一参考信号端VREF1的低电平信号提供给驱
动信号端OP，使驱动信号端OP输出低电平的驱动信号。

[0140] 在T13阶段中，ip＝1，ckb＝1，ck＝0，cko＝0，ckbo＝1。

[0141] 由于ckb＝1，因此第十二晶体管M12截止。由于ck＝0，第八晶体管M8和第九晶体管M9均导通。导通的第八晶体管M8将输入信号端IP的高电平信号提供给第一上拉节点PU_1，
使第一上拉节点PU_1为高电平信号，以控制第十晶体管M10截止。由于第一参考信号端
VREF1为低电平信号，因此第一晶体管M1导通，以将第一上拉节点PU_1的高电平信号提供给
第二上拉节点PU_2，以控制第六晶体管M6截止。导通的第九晶体管M9将第一参考信号端
VREF1的低电平信号提供给下拉节点PD，使下拉节点PD的信号为低电平信号，以控制第七晶
体管M7导通。导通的第七晶体管M7将第二参考信号端VREF2的高电平信号提供给级联信号
端GP，使级联信号端GP输出高电平的信号，以控制第二晶体管M2和第四晶体管M4均截止。由
于cko＝0，因此第三晶体管M3导通，从而可以将第一参考信号端VREF1的低电平信号提供给
第五晶体管M5的栅极，进而控制第五晶体管M5导通，以将第一参考信号端VREF1的低电平信
号提供给驱动信号端OP，使驱动信号端OP输出低电平的驱动信号。并且，通过第一电容C1和
第二电容C2保持其两端的电压差稳定。

[0142] 在T14阶段中，ip＝1，ckb＝0，ck＝1，cko＝1，ckbo＝0。

[0143] 由于ck＝1，因此第八晶体管M8和第九晶体管M9均截止，则由于第四电容C4的作用可以将下拉节点PD的信号保持为低电平信号，控制第七晶体管M7导通，以将第二参考信号
端VREF2的高电平信号提供给级联信号端GP，使级联信号端GP输出高电平的信号，以控制第
二晶体管M2和第四晶体管M4均截止。由于cko＝0，因此第三晶体管M3导通，从而可以将第一
参考信号端VREF1的低电平信号提供给第五晶体管M5的栅极，进而控制第五晶体管M5导通，
以将第一参考信号端VREF1的低电平信号提供给驱动信号端OP，使驱动信号端OP输出低电
平的驱动信号。并且，第十一晶体管M11和第十二晶体管M12均导通，从而可以使第一上拉节
点PU_1为高电平信号，进而使第二上拉节点PU_2为高电平信号，以控制第六晶体管M6截止。

[0144] 在T14阶段之后，一直重复执行T13阶段和T14阶段的工作过程，直至进入去噪保持阶段T21‑1。

[0145] 在去噪保持阶段T21‑1，ip＝1，ckb＝1，ck＝1，cko＝0，ckbo＝0。由于ck＝1，因此第八晶体管M8和第九晶体管M9均截止，则由于第四电容C4的作用可以将下拉节点PD的信号
保持为低电平信号，控制第七晶体管M7导通，以将第二参考信号端VREF2的高电平信号提供
给级联信号端GP，使级联信号端GP输出高电平的信号，以控制第二晶体管M2和第四晶体管
M4均截止。由于cko＝0，因此第三晶体管M3导通，从而可以将第一参考信号端VREF1的低电
平信号提供给第五晶体管M5的栅极，进而控制第五晶体管M5导通，以将第一参考信号端
VREF1的低电平信号提供给驱动信号端OP，使驱动信号端OP输出低电平的驱动信号。

[0146] 然而，在实际应用中，由于去噪保持阶段T21‑1中cko＝0，这样会使得第三晶体管M3的阈值进行漂移，由于第一参考信号端VREF1也为低电平，并且第三晶体管M3的第一极为
源极，因此第三晶体管M3的栅源电压差不能小于第三晶体管M3的阈值电压，这样使得第三
晶体管M3截止，从而导致第五晶体管M5的栅极电压可能会升高，进而导致第五晶体管M5的
开启程度降低，使得驱动信号端OP输出的低电平出现拉高的噪声。基于此，在去噪加强阶段
T22‑1中，对第一降噪时钟信号端CKO加载第一降噪时钟脉冲信号，对第二降噪时钟信号端
CKBO加载第二降噪时钟脉冲信号，可以使第三晶体管M3可以正常开启，从而使第五晶体管
M5的栅极进行放电，提高第五晶体管M5的打开程度，进而提高驱动信号端OP输出的稳定性。

[0147] 具体地，在去噪加强阶段T22‑1中，首先，ip＝1，ckb＝1，ck＝1，cko＝0，ckbo＝1。由于ck＝1，因此第八晶体管M8和第九晶体管M9均截止，则由于第四电容C4的作用可以将下
拉节点PD的信号保持为低电平信号，控制第七晶体管M7导通，以将第二参考信号端VREF2的
高电平信号提供给级联信号端GP，使级联信号端GP输出高电平的信号，以控制第二晶体管
M2和第四晶体管M4均截止。由于ckbo由低电平切换为高电平，由于第一电容C1的耦合作用，
使得第五晶体管M5的栅极电压拉高。此时，第三晶体管M3的第二极为源极，由于cko＝0，因
此第三晶体管M3的栅源电压差小于第三晶体管M3的阈值电压，这样使得第三晶体管M3可以
开始。由于第三晶体管M3导通，可以将第一参考信号端VREF1的低电平信号提供给第五晶体
管M5的栅极，从而可以将第五晶体管M5的栅极进行放电，进而使得第一电容C1的第一电极
为高电平，第一电容C1的第二电极为低电平。并且，也控制第五晶体管M5导通，以将第一参
考信号端VREF1的低电平信号提供给驱动信号端OP，使驱动信号端OP输出低电平的驱动信
号。

[0148] 之后，ip＝1，ckb＝1，ck＝1，cko＝1，ckbo＝0。由于ck＝1，因此第八晶体管M8和第九晶体管M9均截止，则由于第四电容C4的作用可以将下拉节点PD的信号保持为低电平信
号，控制第七晶体管M7导通，以将第二参考信号端VREF2的高电平信号提供给级联信号端
GP，使级联信号端GP输出高电平的信号，以控制第二晶体管M2和第四晶体管M4均截止。由于
cko＝1，因此第三晶体管M3截止。由于ckbo由高电平切换为低电平，由于第一电容C1的耦合
作用，使得第五晶体管M5的栅极电压进一步拉低，以控制第五晶体管M5可以尽可能的完全
导通，以将第一参考信号端VREF1的低电平信号尽可能无电压损失的提供给驱动信号端OP，
使驱动信号端OP输出低电平的驱动信号。

[0149] 之后，ip＝1，ckb＝1，ck＝1，cko＝0，ckbo＝1。再次重复上述ip＝1，ckb＝1，ck＝1，cko＝0，ckbo＝1时的工作过程，以将第五晶体管M5的栅极进行放电，进而使得第一电容
C1的第一电极为高电平，第一电容C1的第二电极为低电平。

[0150] 在去噪加强阶段T22‑1之后，一直重复执行去噪保持阶段T21‑1和去噪加强阶段T22‑1的工作过程，直至输入信号端IP的信号的电平再次变为高电平时为止。

[0151] 需要说明的是，数据刷新阶段T10中，T11阶段与T12阶段之间、T12阶段与T13阶段之间、T13阶段与T14阶段之间分别具有缓冲阶段(例如，信号ckb、信号ck、信号cko以及信号
ckbo均为高电平的阶段)。在缓冲阶段中，可以使移位寄存器中的晶体管的特性进行稳定，
以在稳定后进入下一个工作阶段。并且，由于缓冲阶段的存在，从而使得信号ckb和信号ck
的上升沿和下降沿并不会完全对应，以及使得信号ckbo和信号cko的上升沿和下降沿也不
会完全对应。这样可以避免信号ckb的下降沿与信号ck的上升沿对齐，避免信号ckb的上升
沿与信号ck的下降沿对齐，避免信号cko的下降沿与信号ckbo的上升沿对齐，避免信号cko
的上升沿与信号ckbo的下降沿对齐，从而可以提高移位寄存器的稳定性。

[0152] 需要说明的是，数据保持阶段T20中，在去噪加强阶段T22‑1内，信号cko与信号ckbo也具有缓冲阶段(即信号cko与信号ckbo均为高电平的阶段)，在缓冲阶段中，可以使移
位寄存器中的晶体管的特性进行稳定，以在稳定后进入下一个工作阶段。并且，由于缓冲阶
段的存在，从而使得信号ckbo和信号cko的上升沿和下降沿也不会完全对应。这样可以避免
信号cko的下降沿与信号ckbo的上升沿对齐，避免信号cko的上升沿与信号ckbo的下降沿对
齐，从而可以提高移位寄存器的稳定性。以及，由于信号cko与信号ckbo具有缓冲阶段，从而
使得信号cko在去噪加强阶段T22‑1最后会有一个时长较小的波峰。

[0153] 需要说明的是，在实际应用中，上述各信号的具体电压值可以根据实际应用环境来设计确定，在此不作限定。

[0154] 并且，还根据图3所示的信号时序图，对图1所示的移位寄存器的驱动信号端OP输出的信号进行仿真模拟，仿真模拟图如图4所示。其中，横坐标代表时间，纵坐标代表电压。
S1代表采用图3所示的信号时序图对图1所示的移位寄存器的驱动信号端OP进行仿真模拟
的信号。S0代表在数据保持阶段T20中仅具有降噪保持阶段时，移位寄存器的驱动信号端OP
进行仿真模拟的信号。结合图3可知，本公开实施例通过设置降噪加强阶段，可以使驱动信
号端OPGP稳定的输出信号，从而可以改善由于漏电导致的不稳定的问题。

[0155] 并且，还根据图3所示的信号时序图驱动图1所示的移位寄存器进行工作，在数据保持阶段T20进行工作时，检测到移位寄存器的功耗为0.5mW。因此可知，即使在数据保持阶
段T20中插入了时钟脉冲，移位寄存器的功耗也可以在可接受范围之内。

[0156] 下面以图1所示的移位寄存器为例，结合图5所示的信号时序图对本公开实施例提供的上述移位寄存器在第二刷新频率时的工作过程作以描述。下述描述中以1表示高电平
信号，0表示低电平信号，需要说明的是，1和0是逻辑电平，其仅是为了更好的解释本公开实
施例的具体工作过程，而不是在具体实施时施加在各晶体管的栅极上的电压。

[0157] 具体地，如图5所示，在第二刷新频率时，一个显示帧可以包括数据刷新阶段T10。需要说明的是，图5所示的信号时序图仅是一个移位寄存器在一个当前显示帧中的工作过
程。该移位寄存器在其他显示帧中的工作过程分别与该当前显示帧中的工作过程基本相
同，在此不作赘述。

[0158] 数据刷新阶段T10包括T11阶段、T12阶段、T13阶段以及T14阶段。并且，本公开实施例提供的上述移位寄存器在图5所示的信号时序图的工作过程与在图3所示的信号时序图
中数据刷新阶段T10的工作过程基本相同，在此不作赘述。

[0159] 本发明实施例又提供了另一些驱动方法，其针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。

[0160] 在具体实施时，在本发明实施例中，在去噪加强阶段中，第一降噪时钟脉冲信号的时钟周期数目为偶数个。示例性地，示例性地，如图6所示，可以使第一降噪时钟脉冲信号的
时钟周期数目为2个。也可以使第一降噪时钟脉冲信号的时钟周期数目为4个、6个或更多
个，在此不作限定。

[0161] 在具体实施时，在本发明实施例中，同一去噪加强阶段中，第一降噪时钟脉冲信号的下降沿与在去噪加强阶段之后出现的去噪保持阶段的开始时刻对齐，以及第一降噪时钟
脉冲信号中靠近在去噪加强阶段之前出现的去噪保持阶段的上升沿与在去噪加强阶段之
前出现的去噪保持阶段之间的信号为第一电平。示例性地，如图6所示，可以使同一去噪加
强阶段T22‑1中，信号cko的第一降噪时钟脉冲信号的下降沿与在去噪加强阶段T22‑1之后
出现的去噪保持阶段T21‑2的开始时刻对齐，以及信号cko的第一降噪时钟脉冲信号中靠近
在去噪加强阶段T22‑1之前出现的去噪保持阶段T21‑1的上升沿与在去噪加强阶段T22‑1之
前出现的去噪保持阶段T21‑1之间的信号为低电平。

[0162] 在具体实施时，在本发明实施例中，同一去噪加强阶段中，第二降噪时钟脉冲信号的上升沿与在去噪加强阶段之前出现的去噪保持阶段的结束时刻对齐，以及第二降噪时钟
脉冲信号中靠近在去噪加强阶段之后出现的去噪保持阶段的下降沿与在去噪加强阶段之
后出现的去噪保持阶段之间的信号为第一电平。示例性地，如图6所示，可以使同一去噪加
强阶段中，信号ckbo的第二降噪时钟脉冲信号的上升沿与在去噪加强阶段T22‑1之前出现
的去噪保持阶段T21‑1的结束时刻对齐，以及信号ckbo的第二降噪时钟脉冲信号中靠近在
去噪加强阶段T22‑1之后出现的去噪保持阶段T21‑2的下降沿与在去噪加强阶段T22‑1之后
出现的去噪保持阶段T21‑2之间的信号为低电平。

[0163] 下面以图1所示的移位寄存器为例，结合图6所示的信号时序图对本公开实施例提供的上述移位寄存器在第一刷新频率时的工作过程作以描述。下述描述中以1表示高电平
信号，0表示低电平信号，需要说明的是，1和0是逻辑电平，其仅是为了更好的解释本公开实
施例的具体工作过程，而不是在具体实施时施加在各晶体管的栅极上的电压。

[0164] 具体地，如图6所示，在第一刷新频率时，一个显示帧可以包括数据刷新阶段T10和数据保持阶段T20；数据刷新阶段T10包括交替设置的去噪保持阶段和去噪加强阶段。需要
说明的是，图6所示的信号时序图仅是一个移位寄存器在一个当前显示帧中的工作过程。该
移位寄存器在其他显示帧中的工作过程分别与该当前显示帧中的工作过程基本相同，在此
不作赘述。

[0165] 在数据刷新阶段T10和去噪保持阶段T21‑1的工作过程可以参照上述工作过程，在此不作赘述。

[0166] 在去噪加强阶段T22‑1，首先，ip＝1，ckb＝1，ck＝1，cko＝0，ckbo＝1。由于ck＝1，因此第八晶体管M8和第九晶体管M9均截止，则由于第四电容C4的作用可以将下拉节点PD的
信号保持为低电平信号，控制第七晶体管M7导通，以将第二参考信号端VREF2的高电平信号
提供给级联信号端GP，使级联信号端GP输出高电平的信号，以控制第二晶体管M2和第四晶
体管M4均截止。由于ckbo由低电平切换为高电平，由于第一电容C1的耦合作用，使得第五晶
体管M5的栅极电压拉高。此时，第三晶体管M3的第二极为源极，由于cko＝0，因此第三晶体
管M3的栅源电压差小于第三晶体管M3的阈值电压，这样使得第三晶体管M3可以开始。由于
第三晶体管M3导通，可以将第一参考信号端VREF1的低电平信号提供给第五晶体管M5的栅
极，从而可以将第五晶体管M5的栅极进行放电，进而使得第一电容C1的第一电极为高电平，
第一电容C1的第二电极为低电平。并且，也控制第五晶体管M5导通，以将第一参考信号端
VREF1的低电平信号提供给驱动信号端OP，使驱动信号端OP输出低电平的驱动信号。

[0167] 之后，ip＝1，ckb＝1，ck＝1，cko＝1，ckbo＝0。由于ck＝1，因此第八晶体管M8和第九晶体管M9均截止，则由于第四电容C4的作用可以将下拉节点PD的信号保持为低电平信
号，控制第七晶体管M7导通，以将第二参考信号端VREF2的高电平信号提供给级联信号端
GP，使级联信号端GP输出高电平的信号，以控制第二晶体管M2和第四晶体管M4均截止。由于
cko＝1，因此第三晶体管M3截止。由于ckbo由高电平切换为低电平，由于第一电容C1的耦合
作用，使得第五晶体管M5的栅极电压进一步拉低，以控制第五晶体管M5可以尽可能的完全
导通，以将第一参考信号端VREF1的低电平信号尽可能无电压损失的提供给驱动信号端OP，
使驱动信号端OP输出低电平的驱动信号。

[0168] 之后，再次重复上述ip＝1，ckb＝1，ck＝1，cko＝0，ckbo＝1时和ip＝1，ckb＝1，ck＝1，cko＝1，ckbo＝0时的工作过程，具体在此不作赘述。

[0169] 并且，还根据图6所示的信号时序图，对图1所示的移位寄存器的驱动信号端OP输出的信号进行仿真模拟，仿真模拟图如图7所示。其中，横坐标代表时间，纵坐标代表电压。
S2代表采用图6所示的信号时序图对图1所示的移位寄存器的驱动信号端OP进行仿真模拟
的信号。S0代表在数据保持阶段T20中仅具有降噪保持阶段时，移位寄存器的驱动信号端OP
进行仿真模拟的信号。结合图6可知，本公开实施例通过设置降噪加强阶段，可以使驱动信
号端OPGP稳定的输出信号，从而可以改善由于漏电导致的不稳定的问题。

[0170] 并且，还根据图6所示的信号时序图驱动图1所示的移位寄存器进行工作，在数据保持阶段T20进行工作时，检测到移位寄存器的功耗为0.5mW。因此可知，即使在数据保持阶
段T20中插入了时钟脉冲，移位寄存器的功耗也可以在可接受范围之内。

[0171] 需要说明的是，不同去噪保持阶段的维持时长可以相同，也可以不同，这样可以根据实际应用的需求进行设计确定，在此不作限定。

[0172] 基于同一发明构思，本公开实施例还提供了驱动控制电路，如图8所示，包括级联的多个本公开实施例提供的上述任意移位寄存器SR(1)、SR(2)…SR(n‑1)、SR(n)…SR(N‑
1)、SR(N)(共N个移位寄存器，1≤n≤N，n为整数)；其中，第一级移位寄存器SR(1)的输入信
号端IP被配置为与帧触发信号端STV耦接；

[0173] 每相邻两个移位寄存器中，下一级移位寄存器SR(n)的输入信号端IP被配置为与上一级移位寄存器SR(n‑1)的级联信号输出端GP耦接。

[0174] 具体地，上述驱动控制电路中的每个移位寄存器的具体结构与本公开上述移位寄存器在功能和结构上均相同，重复之处不再赘述。该驱动控制电路可以应被配置为液晶显
示面板中，也可以应被配置为电致发光显示面板中，在此不作限定。

[0175] 具体地，在本公开实施例提供的上述驱动控制电路中，各级移位寄存器的第一参考信号端VREF1均与同一第一直流信号端耦接，各级移位寄存器的第二参考信号端VREF2均
与同一第二直流信号端耦接。

[0176] 具体地，在本公开实施例提供的上述驱动控制电路中，第奇数级移位寄存器的第一控制时钟信号端CK和第偶数级移位寄存器的第二控制时钟信号端CKB均与同一时钟端即
第一控制时钟端耦接。第奇数级移位寄存器的第二控制时钟信号端CKB和第偶数级移位寄
存器的第一控制时钟信号端CK均与同一时钟端即第二控制时钟端耦接。

[0177] 具体地，在本公开实施例提供的上述驱动控制电路中，第奇数级移位寄存器的第一降噪时钟信号端CKO和第偶数级移位寄存器的第二降噪时钟信号端CKBO均与同一时钟端
即第一降噪时钟端耦接。第奇数级移位寄存器的第二降噪时钟信号端CKBO和第偶数级移位
寄存器的第一降噪时钟信号端CKO均与同一时钟端即第二降噪时钟端耦接。

[0178] 基于同一发明构思，本公开实施例还提供了一种显示装置，包括本公开实施例提供的上述栅极驱动控制电路。该显示装置解决问题的原理与前述移位寄存器相似，因此该
显示装置的实施可以参见前述移位寄存器的实施，重复之处在此不再赘述。

[0179] 在具体实施时，本公开实施例提供的上述显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示
装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘
述，也不应作为对本公开的限制。

[0180] 在具体实施时，显示装置可以包括多个像素单元，多条栅线和数据线，每个像素单元可以包括多个子像素，例如红色子像素、绿色子像素以及蓝色子像素。本公开实施例提供
的上述显示装置可以为有机发光显示装置，或者也可以为液晶显示装置，在此不作限定。

[0181] 在液晶显示装置中，如图9所示，一行子像素spx耦接一条栅线GA，一列子像素spx耦接一条数据线DA。子像素spx可以包括扫描晶体管N00和像素电极200。其中，扫描晶体管
N00的栅极可以与栅线GA耦接，扫描晶体管N00的源极与数据线DA耦接，扫描晶体管N00的漏
极与像素电极200耦接。并且，一个移位寄存器的驱动信号端OP耦接一条栅线GA，这样可以
使移位寄存器的驱动信号端OP向子像素中的扫描晶体管N00的栅极提供信号，并且使移位
寄存器的级联信号端GP用于为下一级移位寄存器传递启动信号。这样在本公开实施例提供
的上述显示装置为液晶显示装置时，使上述驱动控制电路可以作为栅极驱动控制电路，应
用于提供扫描晶体管N00的栅极扫描信号。需要说明的是，扫描晶体管N00可以为N型晶体管
或P型晶体管，在此不作限定。

[0182] 进一步地，子像素中也可以设置两个不同类型的晶体管。如图10所示，显示装置可以包括多条第一栅线GA1和多条第二栅线GA2。一行子像素耦接一条第一栅线GA1和一条第
二栅线GA2。子像素spx可以包括第一扫描晶体管N01、第二扫描晶体管P01以及和像素电极
200。其中，第一扫描晶体管N01为N型晶体管，第二扫描晶体管P01为P型晶体管。第一扫描晶
体管N01的栅极与第一栅线GA1耦接，第二扫描晶体管P01与第二栅线GA2耦接。第二扫描晶
体管P01的源极与数据线DA耦接，第二扫描晶体管P01的漏极与第一扫描晶体管N01的源极
耦接，第一扫描晶体管N01的漏极与像素电极200耦接。并且，一个移位寄存器的驱动信号端
OP耦接一条第一栅线GA1，一个移位寄存器的级联信号端GP耦接一条第二栅线GA2。这样可
以使移位寄存器的驱动信号端OP向子像素中的N型晶体管的栅极提供信号。并且使移位寄
存器的级联信号端GP向子像素中的P型晶体管的栅极提供信号，以及级联信号端GP还用于
为下一级移位寄存器传递启动信号。这样在本公开实施例提供的上述显示装置为液晶显示
装置时，使上述驱动控制电路可以作为栅极驱动控制电路，应用于提供栅极扫描信号。

[0183] 在有机发光显示装置中，一般设置有多个有机发光二极管以及与各有机发光二极管连接的像素电路。一般像素电路中设置有用于控制有机发光二极管发光的发光控制晶体
管和用于控制数据信号输入的扫描控制晶体管。在具体实施时，在本公开实施例提供的上
述显示装置为有机发光显示装置时，该有机发光显示装置可以包括一个本公开实施例提供
的上述驱动控制电路，该驱动控制电路可以作为发光驱动控制电路，应用于提供发光控制
晶体管的发光控制信号；或者，该驱动控制电路也可以作为栅极驱动控制电路，应用于提供
扫描控制晶体管的栅极扫描信号。当然，该有机发光显示装置也可以包括两个本公开实施
例提供的上述驱动控制电路，其中一个驱动控制电路可以作为发光驱动控制电路，应用于
提供发光控制晶体管的发光控制信号；则另一个驱动控制电路作为栅极驱动控制电路，应
用于提供扫描控制晶体管的栅极扫描信号，在此不作限定。

[0184] 尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优
选实施例以及落入本发明范围的所有变更和修改。

[0185] 显然，本领域的技术人员可以对本发明实施例进行各种改动和变型而不脱离本发明实施例的精神和范围。这样，倘若本发明实施例的这些修改和变型属于本发明权利要求
及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。