三维存储器件以及其制作方法

摘要

提供了三维(3D)NAND存储器件和方法。在一个方面中，一种制作方法包括：在衬底之上沉积覆盖层；在覆盖层之上沉积层堆叠；执行第一外延生长，以在贯穿层堆叠延伸的沟道层的侧面部分上的沉积第一外延层；去除覆盖层，以露出衬底的部分；执行第二外延生长，以在衬底的所述部分上沉积第二外延层；以及执行第三外延生长，以在第二外延层上沉积第三外延层。所述层堆叠包括交替地堆叠的第一堆叠层和第二堆叠层。第二外延层和第三外延层是利用不同类型的掺杂剂掺杂的。第二外延层和第三外延层被配置为提供用于擦除操作和读取操作的隔开的电流通路。

权利要求

1.一种用于制作三维(3D)存储器件的方法，包括：在衬底之上沉积覆盖层；

在所述覆盖层之上沉积层堆叠，所述层堆叠包括交替地堆叠的多个第一堆叠层和多个第二堆叠层；

执行第一外延生长，以在贯穿所述层堆叠延伸的沟道层的侧面部分上沉积第一外延层；

去除所述覆盖层，以露出所述衬底的部分；

执行第二外延生长，以在所述衬底的所述部分上沉积第二外延层；

执行第三外延生长，以在所述第二外延层上沉积第三外延层，其中，所述第二外延层和所述第三外延层是利用不同类型的掺杂剂掺杂的，以及所述第二外延层和所述第三外延层被配置为提供用于所述3D存储器件的擦除操作和读取操作的隔开的电流通路；以及形成贯穿所述层堆叠延伸并且与所述第二外延层和所述第三外延层两者电接触的导电沟道。

2.根据权利要求1所述的方法，还包括：形成贯穿所述层堆叠延伸的功能层，所述功能层包括阻挡层、存储层和/或隧穿绝缘层；以及

形成与所述功能层邻近的所述沟道层。

3.根据权利要求2所述的方法，在执行所述第一外延生长之前还包括：去除所述功能层的部分，以露出所述沟道层的所述侧面部分。

4.根据权利要求1所述的方法，还包括：在所述覆盖层之上沉积牺牲层；以及在执行所述第一外延生长之前通过蚀刻来去除所述牺牲层，以形成腔穴。

5.根据权利要求1所述的方法，还包括：通过蚀刻工艺去除所述多个第一堆叠层的部分。

6.根据权利要求5所述的方法，还包括：形成多个导体层，所述多个导体层和所述多个第二堆叠层交替地堆叠。

7.根据权利要求1所述的方法，其中，所述第二外延层是利用p型掺杂剂掺杂的，以及所述第三外延层是利用n型掺杂剂掺杂的。

8.一种用于制作三维(3D)存储器件的方法，包括：在衬底之上沉积层堆叠，所述层堆叠包括交替地堆叠的多个第一堆叠层和多个第二堆叠层；

执行第一外延生长，以在贯穿所述层堆叠延伸的沟道层的侧面部分上沉积第一外延层；

去除覆盖层，以露出所述衬底的部分；

执行第二外延生长，以在所述衬底的所述部分上沉积第二外延层；

执行第三外延生长，以在所述第二外延层上沉积第三外延层，其中，所述第二外延层和所述第三外延层是利用不同类型的掺杂剂掺杂的，以及所述第二外延层和所述第三外延层被配置为提供用于所述3D存储器件的擦除操作和读取操作的隔开的电流通路；以及形成贯穿所述层堆叠延伸并且与所述第二外延层和所述第三外延层两者电接触的导电沟道。

9.根据权利要求8所述的方法，还包括：形成贯穿所述层堆叠延伸的功能层，所述功能层包括阻挡层、存储层和/或隧穿绝缘层；以及

形成与所述功能层邻近的所述沟道层。

10.根据权利要求9所述的方法，在执行所述第一外延生长之前还包括：去除所述功能层的部分，以露出所述沟道层的所述侧面部分。

11.根据权利要求8所述的方法，还包括：在所述衬底之上沉积牺牲层；以及在执行所述第一外延生长之前通过蚀刻来去除所述牺牲层，以形成腔穴。

12.根据权利要求8所述的方法，在执行所述第一外延生长之前还包括：形成所述覆盖层，以遮蔽所述衬底的至少所述部分。

13.根据权利要求8所述的方法，还包括：通过蚀刻工艺去除所述多个第一堆叠层的部分。

14.根据权利要求13所述的方法，还包括：形成多个导体层，所述多个导体层和所述多个第二堆叠层交替地堆叠。

15.根据权利要求8所述的方法，其中，所述第二外延层是利用p型掺杂剂掺杂的，以及所述第三外延层是利用n型掺杂剂掺杂的。

16.一种三维(3D)存储器件，包括：衬底；

处于所述衬底之上的层堆叠，所述层堆叠包括交替地堆叠的多个第一堆叠层和多个第二堆叠层；

处于贯穿所述层堆叠延伸的沟道层的侧面部分上的第一外延层；

处于所述衬底上的第二外延层；

处于所述第二外延层上的第三外延层，其中，所述第二外延层和所述第三外延层是利用不同类型的掺杂剂掺杂的，所述第二外延层被配置为提供用于所述3D存储器件的擦除操作的第一电流通路，以及所述第三外延层被配置为提供用于所述3D存储器件的读取操作的第二电流通路；以及

贯穿所述层堆叠延伸并且与所述第二外延层和所述第三外延层两者电接触的导电沟道。

17.根据权利要求16所述的器件，还包括：与所述沟道层邻近的功能层，其中，所述功能层包括阻挡层、存储层和/或隧穿绝缘层。

18.根据权利要求17所述的器件，其中，所述功能层的部分排列在所述多个第一堆叠层中的一者的部分与所述沟道层的部分之间。

19.根据权利要求16所述的器件，其中，所述多个第一堆叠层包括导电材料。

20.根据权利要求16所述的器件，其中，所述第二外延层是利用p型掺杂剂掺杂的，以及所述第三外延层是利用n型掺杂剂掺杂的。

21.根据权利要求16所述的器件，其中，所述第二外延层是在所述衬底上外延生长的单晶层，以及所述第三外延层是在所述第二外延层上外延生长的单晶层。

22.根据权利要求16所述的器件，其中，所述第一外延层和所述第二外延层相互电接触，以及提供用于所述擦除操作的所述第一电流通路。

23.根据权利要求16所述的器件，其中，所述第一外延层和所述第三外延层相互电接触，以及提供用于所述读取操作的所述第二电流通路。

24.根据权利要求16所述的器件，其中，所述第一外延层和所述第二外延层相互毗连，以及提供用于所述擦除操作的所述第一电流通路。

25.根据权利要求16所述的器件，其中，所述第一外延层和所述第三外延层相互毗连，以及提供用于所述读取操作的所述第二电流通路。

26.根据权利要求16所述的器件，其中，所述第一外延层的厚度与所述第二外延层或所述第三外延层的厚度无关。

说明书

三维存储器件以及其制作方法

技术领域

[0001] 本申请涉及半导体技术领域，以及具体涉及三维(3D)半导体存储器件以及其制作方法。

背景技术

[0002] NAND是不需要电源来保持存储的数据的非易失型存储器。对电子消费品、云计算和大数据的不断增长的需求带来了对更大容量、更高性能的NAND存储器的持续需求。随着
常规的二维(2D)NAND存储器接近其物理极限，现在三维(3D)NAND存储器正在发挥重要作
用。3D NAND存储器使用单个芯片中的多个堆叠层来实现更高的密度、更高的容量、更快的
性能、更低的功耗以及更好的成本有效性。

[0003] 在3D NAND存储器件中，属于块的NAND存储单元电连接到公共的p掺杂硅阱(p阱)。当在块擦除操作中对NAND存储单元重置之后，p阱相对于NAND存储单元的字线正偏置。这样
的p阱结构不仅针对块擦除操作还针对读取操作提供电流通路。然而，在读取操作期间，p阱
相对于选定字线负偏置。反向偏置通常对底部选择栅(BSG)造成设计上的困难。所公开的方
法和系统针对于解决上文阐述的一个或多个问题以及其它问题。

发明内容

[0004] 在本公开内容的一个方面中，一种用于三维(3D)NAND存储器件的制作方法包括：在衬底之上沉积覆盖层；在覆盖层之上沉积层堆叠；执行第一外延生长，以在贯穿层堆叠延
伸的沟道层的侧面部分上的沉积第一外延层；去除覆盖层，以露出衬底的部分；执行第二外
延生长，以在衬底的所述部分上沉积第二外延层；以及执行第三外延生长，以在第二外延层
上沉积第三外延层。所述层堆叠包括交替地堆叠的第一堆叠层和第二堆叠层。第二外延层
和第三外延层是利用不同类型的掺杂剂掺杂的。第二外延层和第三外延层被配置为提供用
于所述3D存储器件的擦除操作和读取操作的隔开的电流通路。

[0005] 在本公开内容的另一个方面中，另一用于3D NAND存储器件的制作方法包括：在衬底之上沉积层堆叠；执行第一外延生长，以在贯穿所述层堆叠延伸的沟道层的侧面部分上
沉积第一外延层；去除覆盖层，以露出衬底的部分；执行第二外延生长，以在衬底的所述部
分上沉积第二外延层；以及执行第三外延生长，以在第二外延层上沉积第三外延层。所述层
堆叠包括交替地堆叠的第一堆叠层和第二堆叠层。第二外延层和第三外延层是利用不同类
型的掺杂剂掺杂的。第二外延层和第三外延层被配置为提供用于所述3D存储器件的擦除操
作和读取操作的隔开的电流通路。

[0006] 在本公开内容的另一个方面中，一种3D NAND存储器件包括：衬底；处于衬底之上的层堆叠；处于贯穿层堆叠延伸的沟道层的侧面部分上的第一外延层；处于衬底上的第二
外延层；以及处于第二外延层上的第三外延层。所述层堆叠包括交替地堆叠的第一堆叠层
和第二堆叠层。第二外延层和第三外延层是利用不同类型的掺杂剂掺杂的。第二外延层被
配置为提供用于所述3D NAND存储器件的擦除操作的第一电流通路。第三外延层被配置为
提供用于所述3D存储器件的读取操作的第二电流通路。

[0007] 本领域技术人员可以根据本公开内容的说明书、权利要求和附图来理解本公开内容的其它方面。

附图说明

[0008] 图1根据本公开内容的实施例示意性地示出了处于示例性制作工艺中的三维(3D)存储器件的截面图；

[0009] 图2和图3根据本公开内容的实施例示意性地示出了图1中示出的3D存储器件在形成沟道孔之后的顶视图和截面图；

[0010] 图4和图5根据本公开内容的实施例示意性地示出了图2和图3中示出的3D存储器件在形成栅极线缝隙(GLS)之后的顶视图和截面图；

[0011] 图6和图7根据本公开内容的实施例示意性地示出了图4和图5所示的3D存储器件在沉积并且然后选择性地蚀刻GLS间隔体之后的截面图；

[0012] 图8-12根据本公开内容的实施例示意性地示出了图7中所示的3D存储器件在执行某些蚀刻步骤之后的截面图；

[0013] 图13根据本公开内容的实施例示意性地示出了图12所示的3D存储器件在第一选择性外延生长之后的截面图；

[0014] 图14根据本公开内容的实施例示意性地示出了图13所示的3D存储器件在底表面上对氧化物层进行蚀刻之后的截面图；

[0015] 图15和16根据本公开内容的实施例示意性地示出了图14所示的3D存储器件在第二和第三选择性外延生长之后的截面图；

[0016] 图17和18根据本公开内容的实施例示意性地示出了图16中所示的3D存储器件在执行额外的制作步骤之后的截面图；

[0017] 图19根据本公开内容的实施例示意性地示出了另一3D存储器件的截面图；

[0018] 图20根据本公开内容的实施例示意性地示出了在示例性制作工艺中的另一3D存储器件的截面图；

[0019] 图21-25根据本公开内容的实施例示意性地示出了图20中所示的3D存储器件在执行若干制作步骤之后的截面图；

[0020] 图26根据本公开内容的实施例示意性地示出了另一3D存储器件的截面图；

[0021] 图27根据本公开内容的实施例示出了3D存储器件的制作的示意性流程图；

[0022] 图28-36根据本公开内容的实施例示意性地示出了图27中所示的3D存储器件在若干制作步骤之后的截面图；

[0023] 图37根据本公开内容的实施例示意性地示出了另一3D存储器件的截面图。

具体实施方式

[0024] 下文参考附图描述本公开内容的实施例中的技术解决方案。在可能的情况下，遍及附图的相同的附图标记用以指代相同或相似部分。显然，所描述的实施例仅是本公开内
容的一些而非全部实施例。可以对各种实施例中的特征进行交换和/或组合。本领域技术人
员基于本公开内容的实施例获得的无需创意的其它实施例应当落在本公开内容的范围内。

[0025] 图1-18根据本公开内容的实施例示意性地示出了示例性3D存储器件100的制作工艺。在图1-18当中，截面图处于X-Y平面中，以及顶视图处于X-Z平面中。如图1所示，3D存储
器件100包括衬底110。在一些实施例中，衬底110可以包括单晶硅层。在一些其它实施例中，
衬底110可以包括另一半导体材料，诸如锗、砷化镓、磷化铟、多晶体硅(多晶硅)等。在一些
其它实施例中，衬底110可以包括非导电材料，诸如玻璃、塑料材料或陶瓷材料。在下文的描
述中，作为示例，衬底110包括未掺杂或轻微掺杂的单晶硅层。在一些其它实施例中，可以利
用p型掺杂剂或n型掺杂剂对衬底110进行不同地掺杂。当衬底110包括玻璃、塑料或陶瓷材
料时，衬底110可以进一步包括沉积在玻璃、塑料或陶瓷材料上的多晶硅的薄层，以便可以
像多晶硅衬底那样对衬底110进行处理。

[0026] 如图1所示，覆盖层120可以被沉积于衬底110之上。覆盖层120可以包括在垂直于衬底110的顶表面的方向上沉积的层121、122、123和124。层121、122、123和124可以是电介
质，并且分别包括氧化硅、氮化硅、氧化硅和氮化硅。层121-124可以通过化学气相沉积
(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或者这些方法中的两者或更多者的组合顺次
沉积的。在一些其它实施例中，层121-124可以包括不同材料。此外，在一些其它实施例中，
可以在衬底110上形成单个层而非四个层，并且将其用作覆盖层，下文将对此做出论述。

[0027] 在层124的顶表面之上，可以沉积牺牲层130。牺牲层130可以包括电介质材料、半导体材料或者导电材料。例如，层130是多晶硅层，其可以是通过CVD和/或PVD工艺沉积的。
在形成多晶硅层130之后，可以沉积层堆叠140。层堆叠140包括多对堆叠层141和142，即，层
141和142可以交替地堆叠。

[0028] 在一些实施例中，层141和142可以分别包括第一电介质层和不同于第一电介质层的第二电介质层。交替的层141和142可以是经由CVD、PVD、ALD或者这些工艺中的两者或更
多者的组合沉积的。在下文的论述中，层141和142的示例性材料分别是氧化硅和氮化硅。在
一些其它实施例中，不同的材料可以用以形成交替的层141和142。例如，层141和142可以包
括除了氧化硅和/或氮化硅以外的电介质材料。此外，在一些其它实施例中，层141和142可
以包括电介质层和导电层。导电层可以包括(例如)钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂的
硅或硅化物。在下文的论述中，作为示例，层141和142分别包括氧化硅和氮化硅。

[0029] 图2和图3根据本公开内容的实施例示意性地示出了3D存储器件100在形成并且填充沟道孔150之后的顶视图和截面图。附图中所示的沟道150的数量、尺寸和排列仅是示例
性的，以及是为了描述器件100的结构和制作方法的目的。沟道孔150被配置为在Y方向上延
伸，并且X-Z平面中形成图案。图3中所示的截面图是沿图2的AA’线取得的。因此，图3仅示出
了图2的沟道孔150中的处于X-Y平面中的截面中的一些沟道孔。

[0030] 沟道孔150可以是通过(例如)干法蚀刻工艺、或者干法蚀刻工艺和湿法蚀刻工艺的组合形成的。还可以执行其它制作工艺，诸如涉及光刻、清洁和/或化学机械抛光(CMP)的
图案化工艺，而出于简化的目的省略了对这些工艺的详细描述。沟道孔150可以具有贯穿层
堆叠140以及层130和121-124延伸并且部分地穿入衬底110的圆柱形或柱形。在形成沟道孔
150之后，可以在沟道孔的侧壁上沉积功能层151。功能层151可以包括处于沟道孔的侧壁上
的阻挡电荷流出的阻挡层152、处于阻挡层152的表面上的在3D存储器件100的操作期间存
储电荷的存储层153以及处于存储层153的表面上的隧穿绝缘层154。阻挡层152可以包括氧
化硅或高k电介质层，诸如氧化铝或氧化铪。存储层153可以包括多晶硅、氮化硅、氮氧化硅
或者纳米晶体硅。隧穿绝缘层154可以包括氧化硅或高k电介质材料，诸如氧化铝或氧化铪。

[0031] 在一些实施例中，功能层151可以包括氧化物-氮化物-氧化物(ONO)结构。例如，将包括分别作为阻挡层152、存储层153和隧穿绝缘层154的氧化硅层、氮化硅层和氧化硅层的
复合层描述为功能层151的示例。在一些其它实施例中，功能层151可以包括除了ONO结构以
外的结构。

[0032] 如图3所示，可以将氧化硅层沉积到沟道孔150的侧壁上，以作为阻挡层152。可以将氮化硅层沉积到阻挡层152上，以作为存储层153或电荷捕获层。可以将另一氧化硅层沉
积到存储层153上，以作为隧穿绝缘层154。在隧穿绝缘层154上，可以沉积多晶硅层作为沟
道层155，其还被称为“半导体沟道”。在一些其它实施例中，沟道层155(半导体沟道)可以包
括非晶硅。与沟道孔类似，沟道层155(半导体沟道)还贯穿层堆叠140延伸并且延伸到衬底
110中。每个功能层151的部分被配置到堆叠层141和142中的一者的部分与沟道层155中的
一者的部分之间。阻挡层152、存储层153、隧穿绝缘层154和沟道层155可以是通过(例如)
CVD、PVD、ALD或者这些工艺中的两者或更多者的组合沉积的。在形成沟道层155之后，可以
由氧化物材料156填充沟道孔150。

[0033] 图4和图5根据本公开内容的实施例示意性地示出了3D存储器件100在形成栅极线缝隙(GLS)160之后的顶视图和截面图。图5所示的截面图是沿图4的BB’线取得的。GLS 160
可以是通过(例如)干法蚀刻工艺或者干法蚀刻工艺和湿法蚀刻工艺的组合形成的。GLS 
160贯穿层堆叠140延伸，并且部分地延伸到多晶硅层130中。照此，在GLS 160的底部露出多
晶硅层130的部分。

[0034] 图6和图7根据本公开内容的实施例示意性地示出了3D存储器件在沉积GLS间隔体以及然后对其进行选择性蚀刻之后的截面图。如图6和图7中所示，GLS间隔体包括可以通过
CVD、PVD、ALD或者这些工艺中的两者或更多者的组合沉积的层161、162、163、164和165。层
161、163和165可以包括氮化硅，以及层162和164可以包括氧化硅。在沉积GLS间隔体之后，
执行选择性蚀刻，以便通过干法蚀刻、或者干法蚀刻和湿法蚀刻的组合来去除所述间隔体
的处于GLS的底部的部分。照此，多晶硅层130在GLS的底部部分地露出，如图7所示。

[0035] 图8-12各自根据本公开内容的实施例示意性地示出了3D存储器件100在执行一个或多个蚀刻步骤之后的截面图。执行第一选择性蚀刻工艺，例如，选择性湿法蚀刻工艺，以
去除多晶硅层130的多晶硅材料。如图8所示，对多晶硅材料的去除建立了腔穴170，露出了
氮化硅层124和形成于沟道孔150中的上述功能层151的氧化硅层(例如，阻挡层152)的底部
部分。

[0036] 在对多晶硅层130进行蚀刻之后，执行第二选择性蚀刻工艺，例如，选择性湿法蚀刻工艺，以去除功能层151在腔穴170中露出的氧化硅层的部分。因此，露出了功能层151的
氮化硅层(即，存储层153)的部分，如图9所示。

[0037] 在露出氮化硅存储层153的部分之后，执行第三选择性蚀刻工艺，例如，选择性湿法蚀刻工艺，以去除露出的氮化硅材料，包括氮化硅存储层153的露出部分以及层124和
165。对露出的氮化硅材料的去除露出了功能层151在腔穴170中的氧化硅层(即，隧穿绝缘
层154)、处于腔穴170的底部的氧化硅层123、以及GLS间隔体的氧化硅层164，如图10所示。

[0038] 然后，执行第四选择性蚀刻工艺，例如，选择性湿法蚀刻工艺，以去除露出的氧化硅材料，包括氧化硅隧穿绝缘层154的露出部分、以及层123和164。对露出的氧化硅材料的
去除露出了沟道孔150中的多晶硅层(即，沟道层155)在腔穴170内的露出部分、处于腔穴
170的底部的氮化硅层122、以及GLS间隔体的氮化硅层163，如图11所示。

[0039] 接下来，执行第五选择性蚀刻工艺，例如，选择性湿法蚀刻工艺，以去除露出的氮化硅材料，包括层122和163。对露出的氮化硅材料的去除露出了处于腔穴170的底部的氧化
硅层121以及GLS间隔体的氧化硅层162，如图12所示。因此，露出了多晶硅沟道层155的接近
沟道孔150的底部的部分，而3D存储器件100的其它部分(包括硅衬底110)被氧化硅材料覆
盖。多晶硅沟道层155的露出部分还是腔穴170的侧壁。

[0040] 图13-15根据本公开内容的实施例分别示意性地示出了3D存储器件100在第一选择性外延生长、蚀刻步骤和第二选择性外延生长之后的截面图。执行第一选择性外延生长，
以在多晶硅沟道层155在腔穴170中的露出部分上(即，在腔穴170的侧壁上)沉积多晶硅。由
于其它区域被氧化硅覆盖，因此该选择性外延生长的工艺可以仅在多晶硅沟道层155的露
出部分上生长多晶硅层171，如图13所示。因此，腔穴170的多晶硅侧壁变得更厚。在一些实
施例中，多晶硅层171可以是未掺杂的。在一些其它实施例中，可以利用n型和/或p型掺杂剂
对多晶硅层171进行轻微掺杂。

[0041] 如上文所述并且如图13所示，由于硅衬底110被氧化硅层121覆盖，因此可以仅在多晶硅沟道层155的露出部分上(即在腔穴170的多晶硅侧壁上)沉积多晶硅，但不能在衬底
110之上沉积单晶硅则。另一方面，如果氧化硅121不存在，即，腔穴170的多晶硅侧壁和单晶
硅衬底110(其在该情形下是腔穴170的底部)两者是露出的，则分别可以在所述侧壁上沉积
多晶硅以及可以在衬底110上沉积单晶硅。然而，在这样的情形下，衬底110上的硅(单晶硅)
的生长速率可能大于侧壁上的硅(例如，多晶硅)的生长速率。具体而言，硅层可以在衬底
110的与腔穴170的开口172相对的部分上生长得比在更加远离开口172的侧壁上更快。因
此，在更加远离开口172的侧壁中的一些侧壁上沉积的多晶硅层的厚度在达到预定值之前，
在衬底110上沉积的硅可能接近并且密封了开口172。因此，可能在沟道孔150中的一些沟道
孔(尤其是在两个开口172之间居中的那些沟道孔)的周围形成孔隙。由于多晶硅侧壁连接
到沟道孔150中的沟道层155，因此如果该侧壁的多晶硅厚度低于预定值，那么沟道层155可
能与阵列公共源极(ACS)具有较差的电连接，以及甚至可能引起连接至该沟道层的对应的
NAND存储单元的故障。

[0042] 参考图13，可以通过(例如)选择性湿法蚀刻工艺来去除氧化硅层121，这露出衬底110处于腔穴170的底部的顶表面。在一些实施例中，层162可以被配置得比层121足够更厚。
照此，在选择性湿法蚀刻中蚀刻掉层121之后，可以仅去除层162的一部分。层162的剩余部
分可以形成层1621，如图14所示。接下来，执行第二选择性外延生长。由于露出了多晶硅侧
壁和单晶硅衬底110两者，因此在所述侧壁上生长多晶硅，以对多晶硅层171加厚，以及在衬
底110上生长单晶硅层173，如图15所示。多晶硅层171包括通过第一选择性外延生长工艺和
第二选择性外延生长工艺来分别形成的两个部分，它们可以相互邻近并且平行。单晶硅层
173与衬底110的顶表面邻近并且平行。在第二选择性外延生长中，利用p型掺杂剂来对所生
长的多晶硅层171的部分和单晶层173进行掺杂。

[0043] 如上所述，层171包括在两个选择性外延生长工艺中生长的两个部分。在第一选择性外延生长中仅生长层171。在第二选择性外延生长中，对层171加厚并且生长层173。此外，
在第二选择性外延生长中，层171和173在接近沟道层155的区域中相互毗连，并且变得电耦
合。

[0044] 在第二选择性外延生长之后，执行第三选择性外延生长。由于露出了层171(多晶硅侧壁)和单晶硅层173两者，因此在侧壁上生长多晶硅，以进一步对层171加厚，以及在层
173上生长另一单晶硅层174，如图16所示。在第三选择性外延生长中，利用n型掺杂剂来对
所生长的多晶硅层171的部分和单晶层174进行掺杂。层171和174在接近沟道层155的区域
内相互毗连，并且变得电耦合。层173和174各自是在一个外延生长工艺中生长的，而层171
是在三个外延生长工艺中生长的。第一外延生长被配置为专用地生长层171。照此，层171的
最终厚度与层173和174的生长无关，并且与层173和174的厚度无关。

[0045] 由于层174的与开口172相对的一些部分离开口近得多，因此与层174的其它部分以及在两个开口172之间居中的层171的一些部分相比，层174的这些部分的生长速率最快。
所述的生长速率差异如此之大，使得当填充开口172时，在层174的一些部分以上形成了孔
隙175，如图16所示。由于可以单独地在第一选择性外延生长中生长多晶硅层171以达到某
一厚度，因此尽管存在孔隙175，但是能够保持沟道层155与ACS之间的电连接。

[0046] 如图16所示，可以在层173的顶表面上沉积层174。层173和174相互接触并且电耦合。此外，层173和174两者接触多晶硅层171并且与之电连接。因而，层171、173和174相互毗
连，并且相互电耦合。这还表明层171、173和174相互电接触。由于层173和174分别是p掺杂
和n掺杂的，因此排列了两个隔开的电流通路。在图16中标为“1”的第一电流通路在层173
中，而在图16中标为“2”的第二电流通路在层174中。第一电流通路被配置用于3D存储器件
100的块擦除操作。第二电流通路被配置用于读取操作。由于读取操作使用在n掺杂的层174
中的与第一电流通路隔开的第二电流通路，因此在读取操作中不再需要使层173(即，p阱)
相对于选定的字线负偏置。照此，可以去除针对BSG的某些要求，以及可以改进器件可靠性。

[0047] 图17和18各自根据本公开内容的实施例示意性地示出了3D存储器件100在执行额外的制作步骤之后的截面图。在紧随第三选择性外延生长之后，可以执行蚀刻工艺(例如，
选择性湿法蚀刻工艺)，以去除氧化硅层1621和氮化硅层161。由于层堆叠140的层142也是
氮化硅层，因此在用于去除氮化硅层161的蚀刻工艺期间去除氮化硅层142，从而在氧化硅
层141之间留下腔穴。然后，生长导电材料(例如，W)，以填充由对层142的去除而留下的腔
穴，从而在氧化硅层141之间形成导体层143。也就是说，导体层143代替电介质层142，以及
层堆叠140现在包括交替的电介质层141和导体层143，如图17所示。导体层143可以与衬底
110平行，以及沟道孔150内的每个功能层151的部分处于导体层143中的一者的部分与该沟
道孔150中的沟道层155的部分之间。所述导电层可以是通过CVD、PVD、ALD或者这些工艺中
的两者或更多者的组合沉积的。在一些实施例中，诸如Co、Cu或Al的另一金属可以用作用于
形成导体层143的导电材料。

[0048] 每个导体层143被配置为沿X方向或者在X-Z平面中对一行或者多行的NAND存储单元进行电连接，以及被配置为用于3D存储器件100的字线。形成于沟道孔150中的沟道层155
被配置为沿Y方向对一列或者一串NAND存储单元进行电连接，以及被配置为用于3D存储器
件100的位线。照此，沟道孔150中的功能层151的在X-Z平面中的部分(作为NAND存储单元的
部分)被排列在导体层143与沟道层155之间，即在字线和位线之间。导体层143的围绕沟道
孔150的部分的部分起着用于NAND存储单元的控制栅的作用。如图17中所示的3D存储器件
100可以被视为包括具有成串的NAND单元的2D阵列(这样的串还被称为“NAND串”)。每个
NAND串包含多个NAND单元，以及垂直地朝衬底110延伸。各NAND串形成NAND存储单元的3D排
列。

[0049] 在形成导体层143之后，可以在3D NAND存储器件100上沉积氧化硅层166。层166可以是通过CVD、PVD、ALD或者这些工艺中的两者或更多者的组合沉积的。然后，可以执行干法
蚀刻工艺、或者干法蚀刻工艺和湿法蚀刻工艺的组合，以在每个GLS 160的底部创建开口。
因此，去除了层166的部分和层174的部分。

[0050] 该蚀刻工艺露出了层174的部分。然后，执行工艺以在GLS 160中形成ACS。ACS与层174电连接。如图18所示，包括诸如氮化钛、W、Co、Cu、Al、掺杂的硅或硅化物的导电材料的导
电层167可以被沉积以覆盖氧化硅侧壁并且电接触处于GLS 160的底部的层174。然后，可以
利用导电材料168(例如，掺杂的多晶硅)填充GLS 160，以及通过可以由诸如W、Co、Cu或Al的
金属组成的导电插塞169对其进行密封。在填充GLS 160之后，其变成了导电沟道。然后，执
行其它制作步骤或工艺，以完成器件100的制作。

[0051] 图19根据本公开内容的实施例示意性地示出了另一3D存储器件180的截面图。图19所示的器件180可以是使用与用以制作图18中所示的器件100的工艺相同的工艺制作的。
图19中所示的器件180的结构与图18中所示的器件100的结构类似，但是器件180的ACS贯穿
n掺杂的层174延伸并且进入p的掺杂层173，而器件100的ACE仅延伸到n掺杂的层174内而不
直接接触层173。照此，在图18中所示的器件100中，ACS电接触n掺杂的层174。然而，在图19
中所示的器件180中，ACS与n掺杂的层174和p掺杂的层173两者电接触。在图18和图19中所
示的器件100和180两者中，第一电流通路被配置在层173中以用于擦除操作，以及第二电流
通路被配置在层174中以用于读取操作。

[0052] 图20-25根据本公开内容的实施例示意性地示出了另一示例性3D存储器件200的制作工艺。3D存储器件200的结构可以与器件100的结构类似，但是3D存储器件200包括单层
覆盖层125而非器件100的包括器件100的层121-124的复合覆盖层。在一些实施例中，层125
可以包括不能被用以蚀刻氧化硅、氮化硅和多晶硅的蚀刻剂所蚀刻的材料。在一些实施例
中，在用于蚀刻氧化硅、氮化硅和多晶硅的制作期间使用的蚀刻剂对层125的材料的蚀刻速
率可能比所述蚀刻剂对氧化硅、氮化硅和多晶硅进行蚀刻的蚀刻速率要慢，例如，慢10倍。
例如，层125可以包括氧化铝。

[0053] 如图20所示，当制作3D存储器件200时，可以通过CVD、PVD、ALD或者这些工艺中的两者或更多者的组合来在衬底110的顶表面之上沉积覆盖层125。接下来，与器件100类似，
在覆盖层125之上顺次沉积牺牲层(例如，多晶硅层130)、以及包括交替的堆叠层141和142
的层堆叠140。与器件100类似，器件200的堆叠层141和142还可以示例性地分别包括氧化硅
和氮化硅。如图21所示，与器件100类似，器件200还包括沟道孔150、功能层151和多晶硅沟
道层155(半导体沟道)。功能层151以与器件100的相同的方式形成在沟道孔150的侧壁上。
功能层151可以示例性地包括沉积在沟道孔150的侧壁上的作为阻挡层152的氧化硅层、沉
积在阻挡层152的表面上的作为存储层153的氮化硅层、以及沉积在存储层153的表面上的
作为隧穿绝缘层154的另一氧化硅层。多晶硅沟道层155可以被沉积在隧穿绝缘层154的表
面上。可以利用电介质材料156填充沟道孔150。

[0054] 接下来，形成GLS 160并且沉积GLS间隔体。例如，器件200的GLS间隔体可以例如包括与器件100的相同的层161-165。类似于器件100，执行多个蚀刻工艺(例如，多个选择性湿
法蚀刻工艺)，以分别去除多晶硅层130、GLS间隔体的层165、164和163、以及阻挡层152、存
储层153和隧穿绝缘层154在腔穴170内露出的底部部分。然后，露出多晶硅沟道层155或多
晶硅侧壁在腔穴170内的部分，同时衬底110仍被处于腔穴170的底部的层125覆盖，如图21
所示。

[0055] 与器件100的制作工艺类似，可以执行第一选择性外延生长，以在腔穴170内的多晶硅侧壁上仅生长多晶硅层171，如图22所示。与器件100类似，层171在一些实施例中可以
是未掺杂的，或者在一些其它实施例中可以是轻微n掺杂或p掺杂的。然后，可以蚀刻掉覆盖
层125。可以进行蚀刻工艺(例如，选择性湿法蚀刻工艺)，以去除层125。如图23所示，在蚀刻
工艺之后露出衬底110的顶表面。

[0056] 之后，执行第二选择性外延生长，以对腔穴170的多晶硅侧壁上的多晶硅层171加厚，并且同时在衬底110上生长单晶硅层173，如图24所示。与器件100类似，器件200的在第
二选择性生长中生长的层171的部分以及层173是p掺杂的。层171和173在接近沟道层155的
区域中相互毗连，并且变得电耦合。

[0057] 照此，与器件100类似，器件200的层171是通过两个相继的选择性外延生长工艺生长的，以及包括对应于这两个工艺的两个部分。作为比较，器件200的层173是仅在一个选择
性外延生长中形成的。

[0058] 在第二选择性外延生长之后，与器件100类似，执行第三选择性外延生长。在所述侧壁上生长多晶硅，以进一步对层171加厚，以及在层173上生长另一单晶硅层174，如图25
所示。在第三选择性外延生长中，对所生长的多晶硅层171的部分和单晶层174进行n掺杂。
层171和174在接近沟道层155的区域内相互毗连，并且变得电耦合。与器件100类似，当生长
层174的一些部分以填充开口172时，在层174的一些其它部分以上形成孔隙175，如图25所
示。再一次，由于可以在第一选择性外延生长中生长多晶硅层171以达到某一厚度，因此尽
管存在孔隙175，但是可以保持沟道层155与ACS之间的电连接。

[0059] 与器件100类似，器件200的层173和174相互电接触。此外，层173和174两者电接触多晶硅层171。由于层173和174分别是p掺杂和n型的，因此排列两个单独的电流通路。在图
25中标为“1”的第一电流通路在层173中，而在图25中标为“2”的第二电流通路在层174中。
与器件100类似，第一电流通路被配置用于3D存储器件200的块擦除操作。第二电流通路被
配置用于读取操作。由于读取操作使用在n掺杂的层174中的与第一电流通路隔开的第二电
流通路，因此不再需要使层173(即，p阱)相对于选定的字线负偏置。照此，可以去除针对BSG
的某些要求，以及可以改进器件可靠性。

[0060] 在第三外延生长之后，与器件100类似，可以执行蚀刻工艺(例如，选择性湿法蚀刻工艺)，以去除氧化硅层162以及氮化硅层161和142。可以通过金属(诸如W)来填充由层142
留下的腔穴以形成导体层。导体层被配置为3D存储器件200的字线，以及沟道层155(半导体
沟道)被配置为位线。与器件100类似，使用氧化物层166的沉积和蚀刻工艺以在GLS 160的
底部露出层174，以及沉积导电材料以形成ACS。然后，ACS电接触层174。此后，执行其它制作
步骤或工艺，以完成器件200的制作。

[0061] 图26根据本公开内容的实施例示意性地示出了另一3D存储器件210的截面图。图26所示的器件210可以是使用与用以制作图25中所示的器件200的工艺相同的工艺制作的。
图26中所示的器件210的结构与图25中所示的器件200的结构类似，但是器件210中的ACS贯
穿n掺杂的层174延伸并且进入p掺杂的层173，而器件200中的ACE则仅延伸到n掺杂的层174
内而不直接接触层173。照此，在图25中所示的器件200中，ACS仅电接触n掺杂的层174。在图
26所示的器件210中，ACS与n掺杂的层174和p掺杂的层173两者电接触。在图25和图26中所
示的器件200和210两者中，第一电流通路被配置在层173中以用于擦除操作，以及第二电流
通路被配置在层174中以用于读取操作。

[0062] 图27根据本公开内容的实施例示出了用于制作3D存储器件的示意性流程图300。在311中，可以在衬底的顶表面之上沉积覆盖层。所述衬底可以包括半导体衬底，诸如单晶
硅衬底。在一些实施例中，所述覆盖层可以包括单个氧化铝层。在一些其它实施例中，覆盖
层可以包括具有在衬底之上顺次沉积的四个层的复合层。在四个层当中，第一层和第三层
可以包括氧化硅，并且第二层和第四层可以包括氮化硅。在一些其它实施例中，所述覆盖层
可以具有另一配置，其取决于3D存储器件的功能层和GLS间隔体的设计。

[0063] 在312处，可以在覆盖层上沉积牺牲层，例如，多晶硅层。接下来，可以在牺牲层以上沉积层堆叠。所述层堆叠包括交替地堆叠的第一堆叠层和第二堆叠层。在一些实施例中，
第一堆叠层可以包括第一电介质层，以及第二堆叠层可以包括不同于第一电介质层的第二
电介质层。在一些其它实施例中，第一堆叠层和第二堆叠层可以分别包括电介质层和导电
层。

[0064] 在313处，形成贯穿层堆叠、牺牲层和覆盖层的沟道孔，以露出衬底的部分。在每个沟道孔的侧壁上沉积功能层和沟道层。形成功能层可以包括：在沟道孔的侧壁上沉积阻挡
层，在阻挡层上沉积存储层，以及在存储层上沉积隧穿绝缘层。在隧穿绝缘层上沉积的沟道
层起着半导体沟道的作用，以及可以包括多晶硅层。

[0065] 在314处，形成垂直地贯穿层堆叠延伸并且延伸到牺牲层内的GLS，以及其露出牺牲层的部分。接下来，蚀刻掉牺牲层，以及在覆盖层以上创建腔穴。所述腔穴露出功能层的
阻挡层的部分和覆盖层的部分。然后，通过(例如)一个或多个选择性蚀刻工艺分别蚀刻掉
功能层的顺次在腔穴中露出的各个层，包括阻挡层、存储层和隧穿绝缘层。因此，去除功能
层的接近衬底的部分，以露出沟道层在腔穴中的侧面部分。覆盖层的至少一部分被留下并
且仍然覆盖衬底。

[0066] 在315处，执行第一选择性外延生长，以在沟道层在腔穴中的露出部分(即，侧壁)上生长第一外延层。接下来，通过蚀刻(例如，选择性湿法蚀刻)来去除衬底上的覆盖层。露
出衬底的顶表面的部分。

[0067] 在316处，执行第二选择性外延生长，以同时地对第一外延层加厚并且在衬底的部分上沉积p掺杂的第二外延层。第一外延层可以是多晶硅层，以及第二外延层可以是单晶硅
层。

[0068] 在317处，执行第三选择性外延生长，以进一步对第一外延层加厚并且同时在第二外延层上沉积n掺杂的第三外延层。第一外延层保持为多晶硅层，以及第三外延层可以是单
晶硅层。

[0069] 在一些实施例中，层堆叠包括两个电介质堆叠层，在318处蚀刻掉第一和第二堆叠层中的一者，以留下腔穴，然后利用导电材料填充所述腔穴，以形成导体层。导电材料可以
包括诸如W、Co、Cu或Al的金属。

[0070] 在319处，在GLS处沉积氧化物层并且对其进行选择性蚀刻，以露出第三外延层。在GLS中沉积诸如氮化钛、W、Cu、Al和/或掺杂的多晶硅的导电材料，以形成与第三外延层电接
触的ACS。

[0071] 图28-36根据本公开内容的实施例示意性地示出了另一示例性3D存储器件400的制作工艺。3D存储器件400的结构可以与器件100和200的结构类似，但是器件400中的隧穿
绝缘层不是氧化硅。

[0072] 如下文更详细所述，在图28-36中所示的器件400的示例性制作工艺中，在形成腔穴170之后生长用于遮蔽衬底的覆盖层。例如，在图28-36中所示的示例中，隧穿绝缘层154
不是氧化硅层，而是具有高k电介质材料的层。用于沉积隧穿绝缘层的高k电介质材料可以
包括不能被用于蚀刻氧化硅和氮化硅的蚀刻剂蚀刻的材料。在一些实施例中，在用于蚀刻
氧化硅和氮化硅的制作期间使用的蚀刻剂对高k电介质材料的蚀刻速率可能比所述蚀刻剂
对氧化硅和氮化硅进行蚀刻的蚀刻速率要慢得多，例如，慢10倍。例如，高k电介质材料可以
包括在下文的描述中示例性地使用的氧化铝。

[0073] 3D NAND存储器件400的制作方法可以使用一个或多个与用于器件100和200的那些工艺相同或类似的工艺。例如，在器件400的制作中，可以使用用于器件100和200的一个
或多个沉积工艺、一个或多个蚀刻工艺以及/或者一个或多个填充工艺。省略或者不详细重
复对这样的工艺的描述。

[0074] 参考图28，当制作3D存储器件400时，可以在不首先沉积覆盖层的情况下在衬底110之上沉积牺牲层131。牺牲层131可以包括诸如电介质材料、半导体材料或导电材料的材
料，该材料相对于衬底110具有高蚀刻选择性。在下文的描述中，作为示例，层131是氮化硅
层。接下来，与器件100类似，在牺牲层131之上沉积包括交替的堆叠层141和142的层堆叠
140。与器件100和200类似，器件400中的堆叠层141和142可以分别示例性地包括氧化硅和
氮化硅。

[0075] 参考图29，与器件100类似，在器件400中顺次形成沟道孔150、功能层151和多晶硅沟道层155(半导体沟道)。功能层151是以与器件100的相同或类似的方式形成于沟道孔150
的侧壁上的。器件400中的功能层151包括：沉积在沟道孔150的侧壁上的阻挡层152、沉积在
阻挡层152的表面上的存储层153、以及沉积在存储层153的表面上的隧穿绝缘层157。阻挡
层152可以包括(例如)氧化硅层，以及存储层153可以包括氮化硅层。与所描述的示例性器
件中的包括氧化硅层的隧穿绝缘层154不同，器件400中的隧穿绝缘层157包括(例如)氧化
铝层。然后，多晶硅沟道层155可以被沉积在隧穿绝缘层157的表面上。可以利用电介质材料
156填充沟道孔150。

[0076] 如图29所示，形成GLS 160并且沉积GLS间隔体。例如，器件400的GLS间隔体可以包括四个层，而不是器件100中的五个层。器件400可以包括与器件100中相同的层161、162、
163和164，但是不包括层165。例如，层161和163是氮化硅，以及层162和164是氧化硅。通过
第一蚀刻工艺(诸如干法蚀刻工艺、或者干法蚀刻工艺和湿法蚀刻工艺的组合)去除层161-
164在GSL 160中的底部部分，其露出层131。

[0077] 在露出层131之后，执行可以包括(例如)两个选择性湿法蚀刻工艺的第二蚀刻工艺，以顺次对氮化硅材料和氧化硅材料进行蚀刻。因此，蚀刻掉氮化硅牺牲层131和氧化硅
层164，以及形成腔穴170，如图30所示。对牺牲层131的去除在腔穴170中露出阻挡层152的
部分。由于阻挡层152也是氧化硅，因此层152在腔穴170中的露出部分在第二蚀刻工艺中也
被蚀刻掉。

[0078] 如图30所示，对牺牲层131的去除露出衬底110的顶表面。接下来，执行氧化工艺，以在衬底110之上生长氧化硅层176，如图31所示。氧化硅层176被配置为覆盖层。

[0079] 在氧化工艺之后，执行第三蚀刻工艺(例如，选择性湿法蚀刻工艺)，以蚀刻氮化硅材料。蚀刻掉层163以及存储层153在腔穴170中的露出部分。因此，在腔穴170中露出隧穿绝
缘层157的部分，即氧化铝层的部分，如图32所示。接下来，执行第四蚀刻工艺(例如，选择性
湿法蚀刻工艺)，以蚀刻掉氧化铝材料。因此，如图33所示，在第四蚀刻工艺之后露出多晶硅
沟道层155(多晶硅侧壁)在腔穴170中的部分，同时在腔穴170的底部，衬底110仍被覆盖层
176所覆盖。

[0080] 此后，与器件100和200的制作工艺类似，可以执行第一选择性外延生长，以在腔穴170中的多晶硅侧壁上仅生长多晶硅层171，如图34所示。与器件100类似，多晶硅层171可以
是未掺杂的，或者可以是利用p型和/或n型掺杂剂轻微掺杂的。然后，在第五蚀刻工艺(例
如，选择性湿法蚀刻工艺)中蚀刻掉氧化硅覆盖层176。在第五蚀刻工艺之后，衬底110的顶
表面变得露出。在一些实施例中，层176被配置得比层162足够更薄。然后可以通过第五蚀刻
工艺仅去除层162的一部分。层162的剩余部分可以形成层1621。

[0081] 与器件100和200类似，执行第二选择性外延生长，以对腔穴170中的多晶硅侧壁上的多晶硅层171加厚，并且同时在衬底110上生长单晶硅层173，如图35所示。与器件100和
200类似，器件400的在第二生长中生长的层171的部分以及层173是利用p型掺杂剂掺杂的。
层171和173在接近沟道层155的区域内相互毗连，并且变得电耦合。

[0082] 接下来，与器件100和200类似，执行第三选择性外延生长，以进一步对腔穴170中的多晶硅侧壁上的多晶硅层171加厚，并且同时在层173上生长单晶硅层174，如图36所示。
与器件100和200类似，器件400的在第三生长中生长的层171的部分以及层174是利用n型掺
杂剂掺杂的。层171和174在接近沟道层155的区域内相互毗连，并且变得电耦合。

[0083] 与器件100和200类似，当生长层174的一些部分以填充开口172时，在层174的一些其它部分以上形成孔隙175，如图36所示。再一次，由于可以在第一选择性外延生长中生长
多晶硅层171以达到某一厚度，因此尽管存在孔隙175，但是可以保持沟道层155与ACS之间
的电连接。

[0084] 与器件100和200类似，器件400的层173和174相互电接触。此外，层173和174两者电接触多晶硅层171。由于层173和174分别是p掺杂和n掺杂的，因此排列两个隔开的电流通
路。在图36中标为“1”的第一电流通路在层173中，而在图36中标为“2”的第二电流通路在层
174中。与器件100和200类似，第一电流通路被配置用于3D存储器件400的块擦除操作。第二
电流通路被配置用于器件400的读取操作。由于读取操作使用在n掺杂层174中的与第一电
流通路隔开的第二电流通路，因此不再需要使层173(即，p阱)相对于选定的字线负偏置。照
此，可以去除针对BSG的某些要求，以及可以改进器件可靠性。

[0085] 在第三选择性外延生长之后，执行第六蚀刻工艺(例如，选择性湿法蚀刻工艺)，以去除氧化硅层1621以及氮化硅层161和142。通过金属(例如，W)来填充由层142留下的腔穴
以形成导体层143。导体层被配置为3D存储器件400的字线，以及沟道层155(半导体沟道)被
配置为位线。与器件100和200类似，使用氧化硅沉积和蚀刻工艺可以以在GLS 160的底部露
出层174，以及可以沉积导电材料，以形成与层174电接触的ACS。此后，执行其它制作步骤或
工艺，以完成器件400的制作。

[0086] 图37根据本公开内容的实施例示意性地示出了另一3D存储器件410的截面图。图37的器件410可以是使用与用于制作图36中所示的器件400的工艺相同的工艺制作的。图37
中所示的器件410的结构与图36中所示的器件400的结构类似，但是器件410中的ACS贯穿n
掺杂的层174延伸并且进入p掺杂的层173，而器件400中的ACE仅延伸到n掺杂的层174中而
不直接接触层173。照此，在图36中所示的器件400中，ACS仅电接触n掺杂的层174。在图37所
示的器件410中，ACS与n掺杂的层174和p掺杂的层173两者电接触。在图36和图37中所示的
器件400和410两者中，第一电流通路被配置在层173中以用于擦除操作，以及第二电流通路
被配置在层174中以用于读取操作。

[0087] 在一些实施例中，对于上文所述的器件，诸如器件100、200和/或400，在通过第三选择性外延生长来沉积n掺杂的层174之后，可以执行扩散工艺。例如，可以在扩散工艺中在
升高温度下对器件进行烘烤。该扩散工艺可以扩大器件中的n掺杂的区域。例如，该扩散工
艺可以被配置为使得多晶硅层171的与n掺杂的区域邻近的一些部分转换成n掺杂的区域，
或者从p掺杂的区域转换成n掺杂的区域。

[0088] 在一些实施例中，当制作上文所述的器件，诸如器件100、180、200、210、400和410时，第二选择性外延生长可以在衬底上生长n型外延层，以及第三选择性外延生长可以在n
型外延层上生长p型外延层。在这样的情形下，层173变为n掺杂的层，以及层174变为p掺杂
的或者变为p阱。层173中的第一电流通路和层174中的第二电流通路仍然是隔开的，并且可
以被配置为分别用于读取操作和块擦除操作。

[0089] 通过使用所公开的存储结构和方法，在3D存储器件中，在衬底上生长p掺杂的层，以及在p掺杂的层上生长n掺杂层。p掺杂的层被配置用于在3D存储器件中的块擦除操作中
使用的第一电流通路。n掺杂层被配置为用于在3D存储器件的读取操作中使用的第二电流
通路。由于擦除操作和读取操作使用两个隔开的电流通路，因此在读取操作期间不要求p掺
杂的层(即，p阱)相对于字线负偏置。照此，可以减少针对BSG的要求，以及可以改进器件可
靠性。

[0090] 尽管在本说明书中通过使用特定的实施例描述了本公开内容的原理和实现方式，但是前文对实施例的描述仅旨在帮助理解本公开内容。此外，可以对前述不同实施例的特
征进行组合，以形成额外的实施例。本领域技术人员可以根据本公开内容的思路对所述的
特定的实现方式和应用范围做出修改。因此，不应将说明书的内容理解为是对本公开内容
的限制。