桥式GaN器件及其制备方法

摘要

本发明提供一种桥式GaN器件及其制备方法，制备包括：提供具有缓冲结构和外延结构的半导体基底，在外延结构上形成钝化层，制备源极电极和漏极电极，制备栅极沟槽，形成桥式栅极结构。本发明通过堆叠多个二维电子气通道来增加晶体管的功率密度；通过桥式栅极结构的设计，基于埋入外延结构中的栅极，通过经由横向栅极电场调制二维电子气的宽度来控制漏极电流，减轻了源自电子速度调制的跨导的滚降，降低了跨导的峰值，实现了跨导变化的平坦化，提高了器件的线性度；本发明基于悬空桥式栅极结构的设计，消除了表面的高电场区域，解决了由此造成的电流衰减、崩塌效应，接触顶栅的缺乏还消除了栅漏极端的垂直电场，大大抑制了反压电效应并提高了可靠性。

权利要求

1.一种桥式GaN器件的制备方法，其特征在于，所述制备方法包括如下步骤：

提供半导体基底，所述半导体基底自下而上包括：半导体衬底、缓冲结构以及外延结构，其中，所述外延结构包括至少两层GaN沟道层及至少两层势垒层，所述GaN沟道层与所述势垒层交替间隔排布；

于所述外延结构上形成钝化层，所述钝化层中形成有显露所述外延结构的源极开口及漏极开口；

于所述源极开口对应的所述外延结构表面形成源极电极，于所述漏极开口对应的所述外延结构表面形成漏极电极；

于所述半导体基底中形成栅极沟槽结构，所述栅极沟槽结构形成于所述源极电极及所述漏极电极之间且包括若干个栅极子沟槽，所述栅极子沟槽停止于所述缓冲结构中；

至少于所述栅极子沟槽中沉积导电材料层以形成桥式栅极结构，其中，所述桥式栅极结构包括第一部分以及与所述第一部分相连接的第二部分，所述第一部分包括若干个栅极子结构，所述第二部分形成于所述第一部分上并与各所述栅极子结构相连接；

其中，所述第二部分的下表面与所述钝化层的上表面之间具有间距，以形成悬空式栅极结构；所述栅极子沟槽的排列方式包括各所述栅极子沟槽的尺寸依次递增，同时，在所述栅极子沟槽的尺寸依次递增的方向上，相邻所述栅极子沟槽之间的间距依次递增，所述第二部分的横截面形状包括长方形，所述栅极子结构的横截面形状包括圆形，所述第二部分的尺寸大于所述栅极子结构的尺寸。

2.根据权利要求1所述的桥式GaN器件的制备方法，其特征在于，所述栅极子结构形成于所述栅极子沟槽中并高出所述半导体基底表面预设间距。

3.根据权利要求2所述的桥式GaN器件的制备方法，其特征在于，形成所述桥式栅极结构的步骤包括：于形成有所述栅极沟槽结构的所述半导体基底上形成第一中间掩膜层，所述第一中间掩膜层中形成有若干个第一开口，所述第一开口与所述栅极子沟槽对应；

于所述第一中间掩膜层上形成第二中间掩膜层，所述第二中间掩膜层中形成有第二开口，所述第二开口连通各所述第一开口；

于形成有所述第一中间掩膜层及所述第二中间掩膜层的结构上沉积导电材料层以形成桥式栅极结构，所述桥式栅极结构包括第一部分以及与所述第一部分相连接的第二部分，其中，所述第一部分包括若干个栅极子结构，所述栅极子结构与所述第一开口及所述栅极子沟槽对应，所述第二部分与所述第二开口的形状对应；

去除所述第一中间掩膜层及所述第二中间掩膜层。

4.根据权利要求3所述的桥式GaN器件的制备方法，其特征在于，所述第一中间掩膜层的厚度介于100nm-300nm之间；所述第一中间掩膜层包括PMGI层，所述第二中间掩膜层包括PMMA层。

5.根据权利要求1所述的桥式GaN器件的制备方法，其特征在于，所述缓冲结构包括第一缓冲层及形成于所述第一缓冲层上的第二缓冲层，其中，所述第一缓冲层包括AlGaN缓冲层，所述第二缓冲层包括GaN缓冲层，所述栅极子沟槽停止于所述第二缓冲层中。

6.根据权利要求1所述的桥式GaN器件的制备方法，其特征在于，所述栅极子沟槽的截面形状包括圆形，若干个所述栅极子沟槽呈周期性阵列排布。

7.根据权利要求1-6中任意一项所述的桥式GaN器件的制备方法，其特征在于，所述外延结构包括若干个叠置的叠层结构单元，每一所述叠层结构单元包括一层所述GaN沟道层及一层位于所述GaN沟道层表面的所述势垒层。

8.根据权利要求7所述的桥式GaN器件的制备方法，其特征在于，所述半导体基底还包括背势垒层，所述背势垒层形成于所述缓冲结构与所述外延结构之间，其中，各所述叠层结构单元叠置在所述背势垒层的表面。

9.一种桥式GaN器件，其特征在于，所述桥式GaN器件包括：

半导体基底，所述半导体基底自下而上包括：半导体衬底、缓冲结构以及外延结构，其中，所述外延结构包括至少两层GaN沟道层及至少两层势垒层，且所述GaN沟道层与所述势垒层交替间隔排布；

钝化层，形成于所述外延结构上，所述钝化层中形成有显露所述外延结构的源极开口及漏极开口；

源极电极及漏极电极，所述源极电极形成于所述源极开口对应的所述外延结构表面，所述漏极电极形成于所述漏极开口对应的所述外延结构表面；

桥式栅极结构，所述桥式栅极结构形成于所述源极电极与所述漏极电极之间，其中，所述桥式栅极结构包括第一部分以及与所述第一部分相连接的第二部分，所述第一部分包括若干个栅极子结构，所述栅极子结构形成于所述半导体基底中并停止于所述缓冲结构中，所述第二部分形成于所述第一部分上并与各所述栅极子结构相连接；

其中，所述第二部分的下表面与所述钝化层的上表面之间具有间距，以形成悬空式栅极结构；所述栅极子结构的排列方式包括各所述栅极子结构的尺寸依次递增，同时，在所述栅极子结构的尺寸依次递增的方向上，相邻所述栅极子结构之间的间距依次递增，所述第二部分的横截面形状包括长方形，所述栅极子结构的横截面形状包括圆形，所述第二部分的尺寸大于所述栅极子结构的尺寸。

10.根据权利要求9所述的桥式GaN器件，其特征在于，所述栅极子结构的上表面高出所述半导体基底表面预设间距。

11.根据权利要求9所述的桥式GaN器件，其特征在于，所述缓冲结构包括第一缓冲层及形成于所述第一缓冲层上的第二缓冲层，其中，所述第一缓冲层包括AlGaN缓冲层，所述第二缓冲层包括GaN缓冲层，所述栅极子结构停止于所述第二缓冲层中。

12.根据权利要求9-11中任意一项所述的桥式GaN器件，其特征在于，所述外延结构包括若干个叠置的叠层结构单元，每一所述叠层结构单元包括所述GaN沟道层及位于所述GaN沟道层表面的所述势垒层。

13.根据权利要求12所述的桥式GaN器件，其特征在于，所述半导体基底还包括背势垒层，所述背势垒层形成于所述缓冲结构与所述外延结构之间，其中，各所述叠层结构单元叠置在所述背势垒层的表面。

说明书

桥式GaN器件及其制备方法

技术领域

[0001] 本发明属于GaN器件制备技术领域，特别是涉及一种桥式GaN器件及其制备方法。

背景技术

[0002] 如今，人类的生产生活离不开电力，而随着人们节能意识的提高，高转换效率的功率半导体器件已经成为国内外研究的热点。功率半导体器件应用广泛，如家用电器、电源变换器和工业控制等，不同的额定电压和电流下采用不同的功率半导体器件。高电子迁移率晶体管（HEMT，High Electron Mobility Transistor）是国内外发展热点，且已经在诸多领域取得突破，尤其在高温、高功率以及高频等方面具有广阔应用前景。

[0003] GaN晶体管因其出色的材料性能，例如：带隙宽，临界电场大，电子迁移率高，饱和速度高和自发和压电极化效应引起的高密度二维电子气（2DEG），在功率开关和射频领域有很好应用。目前，GaN器件由于其优越性能，广泛应用于功率器件及射频器件中。但GaN器件在表面容易产生缺陷，并导致电流崩塌效应。同时，为了进一步提升GaN器件在大功率、高频应用，需在器件耐压，功率密度，寄生电容，线性度等方面做改进。

[0004] 因此，如何提供一种桥式GaN器件及其制备方法以解决上述问题实属必要。

发明内容

[0005] 鉴于以上所述现有技术的缺点，本发明的目的在于提供一种桥式GaN器件及其制备方法，用于解决现有技术中GaN器件表面容易产生缺陷，容易电流崩塌以及GaN器件耐压、功率密度、线性度等难以提升等问题。

[0006] 为实现上述目的及其他相关目的，本发明提供一种桥式GaN器件的制备方法，所述制备方法包括如下步骤：

[0007] 提供半导体基底，所述半导体基底自下而上包括：半导体衬底、缓冲结构以及外延结构，其中，所述外延结构包括至少一层GaN沟道层及至少一层势垒层，所述GaN沟道层与所述势垒层交替间隔排布；

[0008] 于所述外延结构上形成钝化层，所述钝化层中形成有显露所述外延结构的源极开口及漏极开口；

[0009] 于所述源极开口对应的所述外延结构表面形成源极电极，于所述漏极开口对应的所述外延结构表面形成漏极电极；

[0010] 于所述半导体基底中形成栅极沟槽结构，所述栅极沟槽结构形成于所述源极电极及所述漏极电极之间且包括若干个栅极子沟槽，所述栅极子沟槽停止于所述缓冲结构中；

[0011] 至少于所述栅极子沟槽中沉积导电材料层以形成桥式栅极结构，其中，所述桥式栅极结构包括第一部分以及与所述第一部分相连接的第二部分，所述第一部分包括若干个栅极子结构，所述第二部分形成于所述第一部分上并与各所述栅极子结构相连接。

[0012] 可选地，所述栅极子结构形成于所述栅极子沟槽中并高出所述半导体基底表面预设间距。

[0013] 可选地，形成所述桥式栅极结构的步骤包括：

[0014] 于形成有所述栅极沟槽结构的所述半导体基底上形成第一中间掩膜层，所述第一中间掩膜层中形成有若干个第一开口，所述第一开口与所述栅极子沟槽对应；

[0015] 于所述第一中间掩膜层上形成第二中间掩膜层，所述第二中间掩膜层中形成有第二开口，所述第二开口连通各所述第一开口；

[0016] 于形成有所述第一中间掩膜层及所述第二中间掩膜层的结构上沉积导电材料层以形成桥式栅极结构，所述桥式栅极结构包括第一部分以及与所述第一部分相连接的第二部分，其中，所述第一部分包括若干个栅极子结构，所述栅极子结构与所述第一开口及所述栅极子沟槽对应，所述第二部分与所述第二开口的形状对应；

[0017] 去除所述第一中间掩膜层及所述第二中间掩膜层。

[0018] 可选地，所述第一中间掩膜层的厚度介于100nm-300nm之间。

[0019] 可选地，所述第一中间掩膜层包括PMGI层，所述第二中间掩膜层包括PMMA层。

[0020] 可选地，所述缓冲结构包括第一缓冲层及形成于所述第一缓冲层上的第二缓冲层，其中，所述第一缓冲层包括AlGaN缓冲层，所述第二缓冲层包括GaN缓冲层，所述栅极子沟槽停止于所述第二缓冲层中。

[0021] 可选地，所述栅极子沟槽的截面形状包括圆形。

[0022] 可选地，若干个所述栅极子沟槽呈周期性阵列排布。

[0023] 可选地，所述栅极子沟槽的排列方式包括各所述栅极子沟槽的尺寸依次递增，和/或，相邻所述栅极子沟槽之间的间距依次递增。

[0024] 可选地，所述外延结构包括若干个叠置的叠层结构单元，每一所述叠层结构单元包括一层所述GaN沟道层及一层位于所述GaN沟道层表面的所述势垒层。

[0025] 可选地，所述半导体基底还包括背势垒层，所述背势垒层形成于所述缓冲结构与所述外延结构之间，其中，各所述叠层结构单元叠置在所述背势垒层的表面。

[0026] 本发明还提供一种桥式GaN器件，其中，所述GaN器件优选采用本发明的GaN器件的制备方法制备得到，当然，也可以采用其他方法制备，所述桥式GaN器件包括：

[0027] 半导体基底，所述半导体基底自下而上包括：半导体衬底、缓冲结构以及外延结构，其中，所述外延结构包括至少一层GaN沟道层及至少一层势垒层，且所述GaN沟道层与所述势垒层交替间隔排布；

[0028] 钝化层，形成于所述外延结构上，所述钝化层中形成有显露所述外延结构的源极开口及漏极开口；

[0029] 源极电极及漏极电极，所述源极电极形成于所述源极开口对应的所述外延结构表面，所述漏极电极形成于所述漏极开口对应的所述外延结构表面；

[0030] 桥式栅极结构，所述桥式栅极结构形成于所述源极电极与所述漏极电极之间，其中，所述桥式栅极结构包括第一部分以及与所述第一部分相连接的第二部分，所述第一部分包括若干个栅极子结构，所述栅极子结构形成于所述半导体基底中并停止于所述缓冲结构中，所述第二部分形成于所述第一部分上并与各所述栅极子结构相连接。

[0031] 可选地，所述栅极子结构的上表面高出所述半导体基底表面预设间距。

[0032] 可选地，所述缓冲结构包括第一缓冲层及形成于所述第一缓冲层上的第二缓冲层，其中，所述第一缓冲层包括AlGaN缓冲层，所述第二缓冲层包括GaN缓冲层，所述栅极子沟槽停止于所述第二缓冲层中。

[0033] 可选地，所述栅极子沟槽的截面形状包括圆形。

[0034] 可选地，若干个所述栅极子沟槽呈周期性阵列排布。

[0035] 可选地，所述栅极子沟槽的排列方式包括各所述栅极子沟槽的尺寸依次递增，和/或，相邻所述栅极子沟槽之间的间距依次递增。

[0036] 可选地，所述预设间距介于100nm-300nm之间。

[0037] 可选地，所述外延结构包括若干个叠置的叠层结构单元，每一所述叠层结构单元包括所述GaN沟道层及位于所述GaN沟道层表面的所述势垒层。

[0038] 可选地，所述半导体基底还包括背势垒层，所述背势垒层形成于所述缓冲结构与所述外延结构之间，其中，各所述叠层结构单元叠置在所述背势垒层的表面。

[0039] 如上所述，本发明的桥式GaN器件及其制备方法，可以通过堆叠多个二维电子气通道来增加晶体管的功率密度；通过桥式栅极结构的设计方式，基于埋入外延结构中的栅极，通过经由横向栅极电场调制二维电子气的宽度来控制漏极电流，减轻了源自电子速度调制的跨导的滚降，降低了跨导的峰值，实现了跨导变化的平坦化，提高了器件的线性度；本发明基于悬空桥式栅极结构的设计，消除了表面的高电场区域，解决了由此造成的电流衰减、崩塌效应，接触顶栅的缺乏还消除了栅漏极端的垂直电场，大大抑制了反压电效应并提高了可靠性。

附图说明

[0040] 图1显示为本发明一示例中桥式GaN器件制备的工艺流程图。

[0041] 图2显示为本发明一示例中桥式GaN器件制备方法中提供半导体基底的结构示意图。

[0042] 图3显示为本发明一示例中桥式GaN器件制备方法中形成原始材料层的结构示意图。

[0043] 图4显示为本发明一示例中桥式GaN器件制备方法中形成光刻胶掩膜层的结构示意图。

[0044] 图5显示为本发明一示例中桥式GaN器件制备方法中刻蚀形成钝化层的结构示意图。

[0045] 图6显示为本发明一示例中桥式GaN器件制备方法中形成源极电极和漏极电极的图示。

[0046] 图7显示为本发明一示例中桥式GaN器件制备方法中形成光刻胶掩膜层的结构示意图。

[0047] 图8显示为本发明一示例中桥式GaN器件制备方法中形成栅极子沟槽的结构示意图。

[0048] 图9显示为本发明一示例中桥式GaN器件制备方法中去除光刻胶掩膜层的结构示意图。

[0049] 图10显示为本发明一示例中桥式GaN器件制备方法中形成栅极子沟槽的俯视图。

[0050] 图11显示为本发明另一示例中桥式GaN器件制备方法中形成的栅极子沟槽的俯视图。

[0051] 图12显示为本发明一示例中桥式GaN器件制备方法中形成第一中间掩膜层的示意图。

[0052] 图13显示为本发明一示例中桥式GaN器件制备方法中形成第一开口的结构示意图。

[0053] 图14显示为本发明一示例中桥式GaN器件制备方法中形成第二中间掩膜层的示意图。

[0054] 图15显示为本发明一示例中桥式GaN器件制备方法中形成第二开口的结构示意图。

[0055] 图16显示为本发明一示例中桥式GaN器件制备方法中形成桥式栅极结构的示意图。

[0056] 图17显示为本发明一示例中桥式GaN器件制备方法中形成桥式栅极结构的俯视图。

[0057] 图18显示为本发明一示例中桥式GaN器件制备方法中形成桥式栅极结构的另一角度的截面结构示意图。

[0058] 图19显示为本发明一示例中桥式GaN器件制备方法中去除第一中间掩膜层及第二中间掩膜层的结构示意图。

[0059] 图20显示为本发明一示例中桥式GaN器件工作时二维电子气夹断的示意图。

[0060] 图21显示为本发明一示例中桥式GaN器件及传统接触式栅极的GaN器件的跨导随栅源电压变化的曲线对比图。

[0061] 元件标号说明

[0062] 100-半导体衬底;101-第一缓冲层;102-第二缓冲层;103-背势垒层;104、106、108-GaN沟道层;105、107、109-势垒层;110-钝化层;110a-源极开口;110b-漏极开口;111-光刻胶掩膜层;111a-源极电极图形开口;111b-漏极电极图形开口;112-源极电极;113-漏极电极;114-光刻胶掩膜层;114a-沟槽开口;115-栅极子沟槽;116-第一中间掩膜层;116a-第一开口;117-第二中间掩膜层;117a-第二开口;118-桥式栅极结构;118a-第一部分;
118b-第二部分;S1 S5-步骤。
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具体实施方式

[0063] 以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

[0064] 如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

[0065] 为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

[0066] 在本申请的上下文中，所描述的第一特征在第二特征 “之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

[0067] 需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。

[0068] 如图1所示，本发明提供一种桥式GaN器件的制备方法，所述制备方法包括如下步骤：

[0069] S1：提供半导体基底，所述半导体基底自下而上包括：半导体衬底、缓冲结构以及外延结构，其中，所述外延结构包括至少一层GaN沟道层及至少一层势垒层，所述GaN沟道层与所述势垒层交替间隔排布；

[0070] S2：于所述外延结构上形成钝化层，所述钝化层中形成有显露所述外延结构的源极开口及漏极开口；

[0071] S3：于所述源极开口对应的所述外延结构表面形成源极电极，于所述漏极开口对应的所述外延结构表面形成漏极电极；

[0072] S4：于所述半导体基底中形成栅极沟槽结构，所述栅极沟槽结构形成于所述源极电极及所述漏极电极之间且包括若干个栅极子沟槽，所述栅极子沟槽停止于所述缓冲结构中；

[0073] S5：至少于所述栅极子沟槽中沉积导电材料层以形成桥式栅极结构，其中，所述桥式栅极结构包括第一部分以及与所述第一部分相连接的第二部分，所述第一部分包括若干个栅极子结构，所述栅极子结构形成于所述栅极子沟槽中并高出所述半导体基底表面预设间距，所述第二部分形成于所述第一部分上并与各所述栅极子结构相连接。

[0074] 下面将结合附图详细说明本发明的桥式GaN器件的制备方法，其中，需要说明的是，上述顺序并不严格代表本发明所保护的桥式GaN器件的制备顺序，本领域技术人员可以依据实际工艺步骤进行改变，图1仅示出了一种示例中的桥式GaN器件的制备步骤。

[0075] 首先，如图1中的S1及图2所示，进行步骤S1，提供半导体基底，所述半导体基底自下而上包括：半导体衬底100、缓冲结构以及外延结构，其中，所述外延结构包括至少一层GaN沟道层104、106、108及至少一层势垒层105、107、109，当存在至少两层所述GaN沟道层、至少两层所述势垒层时，所述GaN沟道层与所述势垒层交替间隔排布。具体的，所述半导体衬底100包括但不限于SiC衬底、Si衬底，也可以是本领域常用的其他衬底。其中，所述半导体衬底100可以是单层材料层，也可以是多层材料层构成的叠层结构。另外，所述缓冲结构、所述外延结构中的各材料层均可以通过外延工艺形成。

[0076] 作为示例，所述缓冲结构包括第一缓冲层101及形成于所述第一缓冲层101上的第二缓冲层102，在一示例中，所述第一缓冲层101选择为AlGaN缓冲层，所述第二缓冲层102选择为GaN缓冲层。其中，本发明通过设置两层缓冲层的方式，一方面，可以更好的保证所述GaN沟道层的质量，例如，可以通过上层的所述第二缓冲层102调整外延过程中的晶格失配，可以释放应力，其中，缺陷在缓冲层中的分布自下而上越来越少，相应的缓冲层越厚，尤其是GaN缓冲层，可以确保在GaN缓冲层上面的GaN沟道内缺陷尽可能少。另一方面，可以是所述第二缓冲层102制备成高阻缓冲层，例如，Fe掺杂的GaN层，从而可以更好的隔离信号，提高频率性能。

[0077] 此外，在本发明的一示例中，所述外延结构包括若干个叠置的叠层结构单元，每一所述叠层结构单元包括一层所述GaN沟道层104、106、108及一层位于所述GaN沟道层表面的所述势垒层105、107、109，也就是说，该示例中，所述外延结构包括GaN沟道层-势垒层-GaN沟道层-势垒层这样的交替循环的结构，形成多层沟道结构层。通过上述多层沟道的设计方式，可以形成对应多层二维电子气，本发明通过埋入在所述外延结构中的栅极结构实现多通道的同时调制，同时控制多个二维电子气沟道，从而可以提高器件的功率密度，即本发明通过堆叠多个2DEG通道可以增加晶体管的功率密度。

[0078] 作为示例，所述GaN沟道层的厚度介于10nm-50nm之间，如可以是15nm、20nm、30nm；所述势垒层的厚度介于15nm-20nm之间，如可以是16nm、18nm、19nm。

[0079] 作为示例，所述半导体基底还包括背势垒层103，所述背势垒层103形成于所述缓冲结构与所述外延结构之间，其中，所述背势垒层103可以选择为AlN层。在一示例中，当所述外延结构包括若干个所述叠层结构单元时，各所述叠层结构单元叠置在所述背势垒层的表面。另外，背势垒层还可以通过能带调节更好的限制（confine）所述GaN沟道层中的二维电子气。其中，所述背势垒层的插入以及多层沟道结构的设计，可以有利于保证每一层所述GaN沟道层均由上方的势垒层和下方的背势垒层夹裹，其中，堆叠的GaN沟道层-势垒层的循环结构中，下层GaN沟道层的势垒层作为了上层GaN沟道层的背势垒层。

[0080] 接着，如图1中的S2及图3-5所示，进行步骤S2，于所述外延结构上形成钝化层110，所述钝化层110中形成有显露所述外延结构的源极开口110a及漏极开口110b。其中，所述钝化层110的材料包括但不限于SiN。在一示例中，所述钝化层110的形成方式可以是，如图3所示，先在所述外延结构表面（例如，在所述势垒层表面）形成一层原始材料层，如SiN材料层；其中，可以采用PECVD或LPCVD方式等沉积，优选LPCVD，以提高钝化层与下方势垒层的界面质量。在一优选示例中，选择原位沉积（in-situ）形成所述钝化层110，即，在外延形成所述GaN沟道层和所述势垒层（如AlGaN/GaN）过程中，直接在同一设备中完成所述钝化层（如SiN层）的沉积，免受暴露空气的污染。接着，如图4所示，在所述原始材料层上形成光刻胶掩膜层111，所述光刻胶掩膜层111上形成有与所述源极开口110a对应的源极电极图形开口111a以及与所述漏极开口110b对应的漏极电极图形开口111b。接着，如图5所示，基于所述光刻胶掩膜层111刻蚀所述原始材料层以形成所述钝化层110。所述钝化层110的形成还可以保护所述外延结构表面，如保护外延结构的所述势垒层的表面。

[0081] 接着，如图1中的S3及图6所示，进行步骤S3，于所述源极开口110a对应的所述外延结构表面形成源极电极112，于所述漏极开口110b对应的所述外延结构表面形成漏极电极113。其中，可以通过在所述钝化层110上沉积金属结构层的方式形成所述源极电极112及漏极电极113，形成欧姆接触。在一示例中，所述源极电极112及漏极电极113依次包括沉积的Ti/Al/Ni/Au，其中，Ti/Al/Ni/Au为最常用金属，Ni也可以用其它如Mo等金属代替。金属叠层形成欧姆接触电极，可选地，光刻树脂剥离后，最后进行850℃退火30秒钟，得到欧姆接触电极。当然，在其他示例中，还可以是先在所述外延结构中进行离子注入掺杂，再沉积金属电极，当然，也可以是直接沉积金属电极，通过高温退火实现欧姆接触。在一示例中，所述源极电极112及漏极电极113的上表面高出所述钝化层110的上表面。

[0082] 接着，如图1中的S4及图7-11所示，进行步骤S4，于所述半导体基底中形成栅极沟槽结构，所述栅极沟槽结构形成于所述源极电极112及所述漏极电极113之间且包括若干个栅极子沟槽115，所述栅极子沟槽115停止于所述缓冲结构中。

[0083] 在一示例中，提供一种所述沟槽结构的形成方式。首先，如图7所示，于所述钝化层110、所述源极电极112及所述漏极电极113上形成光刻胶掩膜层114，所述光刻胶掩膜层114中形成有对应所述栅极子沟槽115的沟槽开口114a。接着，如图8所示，基于所述光刻胶掩膜层114刻蚀所述钝化层110及所述半导体基底，以形成所述沟槽结构。在一示例中，基于所述光刻胶掩膜层114刻蚀所述钝化层110、所述外延结构至所述缓冲结构。可选地，可以采用等离子体干法刻蚀的工艺进行刻蚀，例如，利用利用BCl3/Cl2等离子进行刻蚀。

[0084] 其中，在一可选示例中，所述缓冲结构包括第一缓冲层101及位于所述第一缓冲层101上的所述第二缓冲层102，其中，所述栅极子沟槽115停止在所述第二缓冲层102中，所述栅极子沟槽115的下表面高于所述第二缓冲层102的下表面且低于所述第二缓冲层102的上表面，以有利于覆盖最低层的GaN二维电子气沟道，并有利于减小工艺时长，同时，减少了沉积的金属，降低了工艺难度。接着，如图9所示，去除剩余的光刻胶掩膜层114，得到包括若干个所述栅极子沟槽115的沟槽结构。在一示例中，如图10所示，显示为所述沟槽结构与所述源极电极112及所述漏极电极113的位置关系，同时，显示为在一示例中，所述沟槽结构包括的所述栅极子沟槽115的排布方式，各所述栅极子沟槽115依次均匀间隔排布。当然，各所述栅极子沟槽115还可以是呈其他排布方式，如其他周期性阵列排布方式。

[0085] 作为示例，所述栅极子沟槽115在俯视图中的截面形状包括圆形，即所述栅极子沟槽为圆柱形沟槽，圆形能保证与二维电子气最大接触面，可选地，所述栅极子沟槽115的直径介于50-150nm之间，如可以是80nm、100nm、120nm，作为栅极长度（Lg）。当然，所述栅极子沟槽115在俯视图中的截面形状也可以依据实际需求设计为其他的形状，如方形等。

[0086] 在一优选示例中，所述栅极子沟槽115的排布方式选择为：各所述栅极子沟槽115的尺寸依次逐渐递增，或者，相邻各所述栅极子沟槽115之间的间距逐渐增加，当然，还可以是各所述栅极子沟槽115的间距逐渐增加，同时，沿着所述栅极子沟槽115的间距逐渐增加的方向上，各所述栅极子沟槽115的尺寸依次递增。其中，各所述栅极子沟槽115的尺寸可以是指圆形形状沟槽截面的圆形直径，可以是方向形状沟槽截面的边长；还可以是对于任意图形，这里的尺寸指沟槽截面的面积，各所述栅极子沟槽115的间距可以是指沿沟槽排列方向上，相邻所述栅极子沟槽115的中心之间的距离，如圆形的圆心或方形的中心之间的距离。例如，如图11所示，所述栅极子沟槽115在俯视图中的截面形状为圆形，在平行于条状的所述源极电极112和所述漏极电极113的延伸方向上，圆形的半径逐渐增加，如图中r1、r2、r3所示，逐渐增加；同时，在圆形的半径增加的方向上，各圆形的中心之间的间距逐渐增加，如d1、d2所示，逐渐增加。在一可选示例中，各所述栅极子沟槽115的尺寸依次递增可以是线性递增，各所述栅极子沟槽115的间距逐渐增加可以是线性增加。其中，各所述栅极子沟槽115的间距逐渐增，进一步提高器件的线性度，使总体2DEG耗尽更缓慢，即在较小间距耗尽时，较大间距处还未完全耗尽，还在随栅压缓慢增大耗尽区，这就使gm下降更缓慢，平坦化更好。此外，各所述栅极子沟槽115的尺寸的变化，由于填充的栅极金属材料不同，器件散热不同，可以改善调整器件的散热。在一优选示例中，沿着所述栅极子沟槽115的间距逐渐增加的方向上，各所述栅极子沟槽115的尺寸依次递增，从而平衡器件的散热，即在较大尺寸还为完全耗尽的时，进一步增加散热，有利于提高器件稳定性。

[0087] 最后，如图1中的S5及图12-19所示，进行步骤S5，至少于所述栅极子沟槽115中沉积导电材料层以形成桥式栅极结构118，其中，所述桥式栅极结构包括第一部分118a以及与所述第一部分118a相连接的第二部分118b，所述第一部分118a包括若干个栅极子结构，所述栅极子结构形成于所述栅极子沟槽115中并高出所述半导体基底表面预设间距，所述第二部分118b形成于所述第一部分118a上并与各所述栅极子结构相连接。

[0088] 作为示例，通过两步不同树脂，二次曝光来制备桥式栅极结构118。上层树脂定义栅桥面，下层树脂定义栅桥墩。其中，该示例中形成所述桥式栅极结构118的步骤包括：

[0089] 首先，如图12-13所示，于形成有所述栅极沟槽结构的所述半导体基底上形成第一中间掩膜层116，所述第一中间掩膜层116中形成有若干个第一开口116a，所述第一开口116a与所述栅极子沟槽115对应。其中，在形成所述第一中间掩膜层116之前去除刻蚀所述沟槽结构的所述光刻胶掩膜层114，去除所述光刻胶掩膜层114可以有利于通过所述第一中间掩膜层116控制桥式栅极结构的悬空高度，另外，还可以防止沟槽结构刻蚀过程中带来的污染对器件造成影响。在形成所述第一中间掩膜层116时，可以是先在形成有所述栅极沟槽结构的基础上形成一层掩膜材料层，再通过光刻工艺形成所述第一开口116a，所述第一开口116a显露出所述栅极子沟槽115，所述第一开口116a与所述栅极子沟槽115相连通。其中，可以是所述第一中间掩膜层116沉积时的材料层会沉积在所述栅极子沟槽115中，形成所述第一开口116a时，同时去除所述栅极子沟槽115中填充的这部分材料层，使得所述第一开口
116a与所述栅极子沟槽115相连通。

[0090] 接着，如图14-15所示，于所述第一中间掩膜层116上形成第二中间掩膜层117，所述第二中间掩膜层117中形成有第二开口117a，所述第二开口117a连通各所述第一开口116a。其中，形成所述第二中间掩膜层117时，可以在形成有所述第一中间掩膜层116的基础上形成一层掩膜材料层，再通过光刻工艺形成所述第二开口117a，所述第二开口117a显露所述第一开口116a及所述栅极子沟槽115，其中，在一示例中，所述第一开口116a的尺寸与所述栅极子沟槽115的尺寸一致，所述第二开口117a的尺寸大于所述第一开口116a的尺寸，即所述第二开口117a覆盖所述第一开口116a，以利于后续桥式栅极结构的形成。其中，可以是所述第二中间掩膜层117沉积时的材料层会沉积在所述栅极子沟槽115和第一开口116a中，形成所述第二开口117a时，同时去除所述栅极子沟槽115和所述第一开口116a中填充的这部分材料层，使得所述第二开口117a、所述第一开口116a及所述栅极子沟槽115相连通。

[0091] 接着，如图16-18所示，于形成有所述第一中间掩膜层116及所述第二中间掩膜层117的结构上沉积导电材料层以形成桥式栅极结构118，其中，可以采用磁控溅射沉积所述导电材料层，例如，可以沉积金属材料形成金属栅电极，金属电极可以为TiN/Pt，或Ti/Au，以提高散热，其中，垂直的金属栅插入叠层外延层内，可同时作为金属热沉，帮助器件散热。
所述桥式栅极结构包括第一部分118a（栅桥墩）以及与所述第一部分118a相连接的第二部分118b（栅桥面），其中，所述第一部分118a包括若干个栅极子结构，所述栅极子结构与所述第一开口116a及所述栅极子沟槽115对应，所述第二部分118b与所述第二开口117a的形状对应。该步骤中，在所述栅极子沟槽115、所述第一中间掩膜层116及所述第二中间掩膜层
117都制备好之后，在形成的沟槽及开口中沉积导电材料层，从而可以基于之前形成的开口得到桥式栅极结构。其中，图17显示为形成所述桥式栅极结构后的俯视示意图，图18显示为桥式栅极结构在另一个角度的截面图。

[0092] 作为示例，所述第一中间掩膜层116选择为PMGI（聚二甲基戊二酰亚胺）树脂层，所述第二中间掩膜层117选择为PMMA（聚甲基丙烯酸甲酯）层，从而有利于基于二者定义出桥式栅极结构的图形。

[0093] 对于本发明中形成桥式栅极结构，参见图19和图20所示，图19中显示出器件工作时二维电子气的位置、二维电子气的宽度以及耗尽区的位置，图20显示为二维电子气夹断时的状态。另外，如图21所示，显示为采用本发明的悬空桥式栅极的器件结构与传统的外延结构上形成栅极的器件结构的跨导（gm）随栅源电压（Vgs）变化的曲线对比图。

[0094] 本发明通过埋入所述外延结构中的（如埋入AlGaN/GaN凹槽内的）垂直栅来调节二维电子气的宽度（密度不变）实现器件的调控，即，掩埋的栅极与二维电子气（2DEG）形成侧面接触，通过经由横向栅极电场调制2DEG的宽度来控制漏极电流，将平面载流子密度ns调制替换为2DEG区域的横向调制。而传统器件是通过栅极调控二维电子气密度实现的。

[0095] 传统器件的调节方式，易于影响载流子迁移率，使得gm有一峰值，之后骤降，受自由电子密度调制的话，其速度会随密度变化，而且受散射影响也会变化。基于本发明的调控方式，漏极电流是由横向栅极电场调制的，因此，gm与栅极和2DEG之间的结电容成正比，与横向耗尽区域的长度成反比。本发明主要通过二维电子气宽度影响（密度不变），随着栅极加压逐渐变大，耗尽区变大，二维电子气宽度逐渐减少，一直到耗尽区宽度大到夹断二维电子气。其中，如图21所示，在实际工作过程中，首先存在一个开启的动作，即从源端，经过栅极，到漏端，gm达到一个最大值，但随着Vgs继续增大，耗尽区缓慢变大，对应的gm逐渐降低，但采用本发明的方案其相对平坦变化，而不是传统中的陡降。基于上述方式，电流、跨导（gm）随二维电子宽度（耗尽宽度）缓慢变化，减轻了源自电子速度（vs）调制的gm滚降（roll-off），而不是gm达到一个最高值然后陡然下降，实现了夹断附近gm的逐渐分布，可以获得降低的gm峰值，实现了gm平坦化，器件的线性度得到改善。

[0096] 最后，如图19所示，去除所述第一中间掩膜层116及所述第二中间掩膜层117，得到悬空的桥式栅极结构。所述第一中间掩膜层116的厚度决定了桥式栅极结构悬空的高度，在一示例中，所述第一中间掩膜层116的厚度介于100nm-300nm之间，如可以是120nm、180nm。

[0097] 具体的，形成悬空的所述桥式栅极结构，相当于使得栅极结构与外延结构的上表面之间具有一定的距离，不直接接触，外延结构上表面缺少高电场区域，电流衰减崩塌可忽略不计，相对于传统的接触式栅极的设计，传统平面接触栅极通过栅极调控2DEG，由于器件表面缺陷的存在，此缺陷同样会对2DEG进行调制，相当于在平行于栅极的地方串联了另一个由缺陷造成的虚拟栅，会造成电流衰减、崩塌效应。本发明悬空结构设计缓解了上述缺陷。此外，悬空的所述桥式栅极结构的设计，消除了栅漏极端的垂直电场，这大大抑制了众所周知的反压电效应并提高了可靠性。

[0098] 另外，如图19所示，并参见图1-18及图20-21，本发明还提供一种桥式GaN器件，其中，所述GaN器件优选采用本发明的GaN器件的制备方法制备得到，当然，也可以采用其他方法制备。本实施例的桥式GaN器件的结构及位置关系及相关的特征，可以参考本实施例中所述GaN器件的制备方法中的描述，在此不再赘述。所述桥式GaN器件包括：

[0099] 半导体基底，所述半导体基底自下而上包括：半导体衬底100、缓冲结构以及外延结构，其中，所述外延结构包括至少一层GaN沟道层104、106、108及至少一层势垒层105、107、109，且所述GaN沟道层与所述势垒层交替间隔排布；

[0100] 钝化层110，形成于所述外延结构上，所述钝化层中形成有显露所述外延结构的源极开口110a及漏极开口110b；

[0101] 源极电极112及漏极电极113，所述源极电极112形成于所述源极开口对应的所述外延结构表面，所述漏极电极113形成于所述漏极开口对应的所述外延结构表面；

[0102] 桥式栅极结构118，所述桥式栅极结构形成于所述源极电极112与所述漏极电极113之间，其中，所述桥式栅极结构包括第一部分118a以及与所述第一部分相连接的第二部分118b，所述第一部分包括若干个栅极子结构，所述栅极子结构形成于所述半导体基底中并停止于所述缓冲结构中，所述栅极子结构的上表面高出所述半导体基底表面预设间距，所述第二部分形成于所述第一部分上并与各所述栅极子结构相连接。

[0103] 作为示例，所述缓冲结构包括第一缓冲层101及形成于所述第一缓冲层上的第二缓冲层102。作为示例，所述第一缓冲层101包括AlGaN缓冲层，所述第二缓冲层102包括GaN缓冲层，所述栅极子沟槽停止于所述第二缓冲层102中。

[0104] 作为示例，所述栅极子沟槽的截面形状包括圆形。

[0105] 作为示例，若干个所述栅极子沟槽呈周期性阵列排布。

[0106] 作为示例，所述栅极子沟槽115的排列方式包括各所述栅极子沟槽115的尺寸依次递增，和/或，相邻所述栅极子沟槽115之间的间距依次递增。

[0107] 作为示例，所述预设间距介于100nm-300nm之间。

[0108] 作为示例，所述外延结构包括若干个叠置的叠层结构单元，每一所述叠层结构单元包括所述GaN沟道层及位于所述GaN沟道层表面的所述势垒层。

[0109] 作为示例，所述半导体基底还包括背势垒层103，所述背势垒层形成于所述缓冲结构与所述外延结构之间，其中，各所述叠层结构单元叠置在所述背势垒层103的表面。

[0110] 综上所述，本发明的桥式GaN器件及其制备方法，可以通过堆叠多个二维电子气通道来增加晶体管的功率密度；通过桥式栅极结构的设计方式，基于埋入外延结构中的栅极，通过经由横向栅极电场调制二维电子气的宽度来控制漏极电流，减轻了源自电子速度调制的跨导的滚降，降低了跨导的峰值，实现了跨导变化的平坦化，提高了器件的线性度；本发明基于悬空桥式栅极结构的设计，消除了表面的高电场区域，解决了由此造成的电流衰减、崩塌效应，接触顶栅的缺乏还消除了栅漏极端的垂直电场，大大抑制了反压电效应并提高了可靠性。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

[0111] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。