三维存储器件的源极结构及其制作方法转让专利
申请号 : CN202010394864.1
文献号 : CN111540751B
文献日 : 2021-07-02
发明人 : 胡禺石 , 吕震宇 , 陶谦 , 陈俊 , S·S-N·杨 , S·W·杨
申请人 : 长江存储科技有限责任公司
摘要 :
本文公开了三维(3D)存储器件的源极结构和用于制作3D存储器件的源极结构的方法。在一个示例中，NAND存储器件包括衬底(102)、交替导体/介电质堆叠(142)、NAND串(130)、源极导体层(144)以及源极接触件(132)。交替导体/介电质堆叠(142)包括位于衬底(102)上的多个导体/介电质对。NAND串(130)垂直延伸穿过交替导体/介电质堆叠(142)。源极导体层(144)位于交替导体/介电质堆叠(142)上并接触NAND串(130)的一端。源极接触件(132)包括与源极导体层(144)接触的一端。NAND串(130)经由源极导体层(144)而电连接于源极接触件(132)。源极导体层(144)包括一个或多个导通区，每个导通区包括金属、金属合金及金属硅化物中的一种或多种。
权利要求 :
1.一种NAND存储器件，包括：衬底；
交替导体/介电质堆叠，包括位于所述衬底的上方的多个导体/介电质对；
NAND串，垂直延伸穿过所述交替导体/介电质堆叠；
源极导体层，其包括多个导通区并且位于所述交替导体/介电质堆叠的上方，所述多个导通区中的第一导通区与所述NAND串的第一端相接触；
接通阵列接触件，其垂直延伸穿过所述交替导体/介电质堆叠并且与所述多个导通区的第二导通区相接触。
2.如权利要求1所述的NAND存储器件，其中，所述源极导体层的每个导通区包括金属、金属合金以及金属硅化物中的一种或多种。
3.如权利要求2所述的NAND存储器件，其中，所述金属包括铜、钴、镍、钛以及钨中的一种或多种。
4.如权利要求2所述的NAND存储器件，其中，所述金属合金包括铜、钴、镍、钛以及钨中的至少两种的合金。
5.如权利要求2所述的NAND存储器件，其中，所述金属硅化物包括铜硅化物、钴硅化物、镍硅化物、钛硅化物以及钨硅化物中的一种或多种。
6.如权利要求1‑5中任一项所述的NAND存储器件，还包括位于所述NAND串与所述源极导体层之间的外延硅层，其中，所述NAND串是通过所述外延硅层而电连接到所述源极导体层的。
7.如权利要求1所述的NAND存储器件，其中：所述源极导体层包括一个或多个绝缘区，所述一个或多个绝缘区电绝缘所述多个导通区。
8.如权利要求1或7所述的NAND存储器件，还包括第一互连层，所述第一互连层包括第一接触件，其中所述NAND串是通过第一导通区而电连接到所述第一接触件的。
9.如权利要求1所述的NAND存储器件，还包括第一互连层，所述第一互连层包括第二接触件，其中所述接通阵列接触件是通过所述第二导通区而电连接到所述第二接触件的。
10.如权利要求1所述的NAND存储器件，还包括位于所述衬底与所述NAND串之间的外围器件。
11.如权利要求10所述的NAND存储器件，还包括位于所述外围器件的上方并与所述外围器件相接触的第二互连层，其中所述第二互连层包括位于一个或多个介电层中的一个或多个导体层。
12.如权利要求11所述的NAND存储器件，还包括第三互连层，所述第三互连层与所述NAND串的第二端相接触，其中所述第三互连层包括位于一个或多个介电层中的一个或多个导体层。
13.如权利要求12所述的NAND存储器件，还包括位于所述第二互连层与所述第三互连层之间的接合接口，其中所述外围器件是通过所述第二互连层和所述第三互连层而电连接到所述NAND串的。
14.一种用于形成NAND存储器件的方法，包括：在第一衬底上形成交替导体/介电质堆叠；
形成NAND串和接通阵列接触件，所述NAND串与所述接通阵列接触件都垂直延伸穿过所述交替导体/介电质堆叠；以及以源极导体层取代所述第一衬底，所述源极导体层包括多个导通区，使得所述源极导体层的第一导通区与所述NAND串的第一端相接触，并且所述源极导体层的第二导通区与所述接通阵列接触件相接触。
15.如权利要求14所述的方法，其中，所述源极导体层的每个导通区包括金属、金属合金以及金属硅化物中的一种或多种。
16.如权利要求14或15所述的方法，其中，以源极导体层取代所述第一衬底的步骤包括：
移除所述第一衬底；以及
在所述第一衬底的原始位置形成所述源极导体层。
17.如权利要求16所述的方法，其中，移除所述第一衬底的步骤包括：薄化所述第一衬底；以及
移除经薄化的第一衬底。
18.如权利要求14所述的方法，其中，以源极导体层取代所述第一衬底的步骤包括：在所述第一衬底上形成金属层；以及基于所述第一衬底中的硅与所述金属层中的金属之间的反应，形成金属硅化物层。
19.如权利要求18所述的方法，其中，形成金属层的步骤包括：薄化所述第一衬底；以及
在经薄化的第一衬底上形成所述金属层。
20.如权利要求19所述的方法，其中，形成金属层的步骤还包括：在与所述交替导体/介电质堆叠相接触的所述第一衬底的第一表面处形成绝缘区；以及
从所述第一衬底的第二表面对所述第一衬底进行薄化，以暴露所述绝缘区。
21.如权利要求14所述的方法，还包括在所述源极导体层中形成一个或多个绝缘区。
22.如权利要求14所述的方法，还包括：在第二衬底上形成外围器件；以及将所述NAND串与所述外围器件相连接，使得所述NAND串位于所述第一衬底和所述外围器件之间。
23.如权利要求22所述的方法，其中，将所述NAND串与所述外围器件相连接的步骤包括：
形成与所述NAND串的第二端相接触的第一互连层；
形成与所述外围器件相接触的第二互连层；以及在所述第一互连层和所述第二互连层之间形成接合接口，使得所述外围器件通过所述第一互连层和所述第二互连层电连接到所述NAND串。
24.如权利要求23所述的方法，其中，形成第一互连层的步骤包括：在一个或多个介电层中形成一个或多个导体层；
形成第二互连层的步骤包括：在一个或多个介电层中形成一个或多个导体层。
25.如权利要求24所述的方法，其中，形成接合接口的步骤包括以下各项中的一项或多项：
（i）在所述第一互连层中的其中一个介电层和所述第二互连层中的其中一个介电层之间形成化学键结，以及
（ii）在所述第一互连层中的其中一个导体层和所述第二互连层中的其中一个导体层之间产生物理性相互扩散。
说明书 :
三维存储器件的源极结构及其制作方法
[0001] 本申请是申请日为2018年3月1日、申请号为201880005362.6、名称为“三维存储器件的源极结构及其制作方法”的发明专利申请的分案申请。
[0002] 相关申请的交叉引用
[0003] 本申请主张2017年11月30日所提出的中国专利申请案201711236924.1的优先权，上述所列参考文献全文引用作为本说明书的揭示内容。
背景技术
[0004] 本公开内容的实施例有关于三维(three‑dimensional，3D)存储器件以及其制作方法。
[0005] 通过改进工艺技术、电路设计、算法和制造工艺，平面存储单元可以缩小到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺及制作技术变得艰难且耗费成
本。因此，平面存储单元的储存密度接近上限。
本。因此，平面存储单元的储存密度接近上限。
[0006] 3D存储架构可以解决平面存储单元中的密度限制。3D存储结构包括存储阵列以及用于控制进出存储阵列的信号的外围器件。
发明内容
[0007] 本文揭示了3D存储架构及其制作方法的实施例。
[0008] 根据本公开内容的某些实施例，NAND存储器件包括衬底、交替导体/介电质堆叠(alternating conductor/dielectric stack)、NAND串、源极导体层以及源极接触件。该交
替导体/介电质堆叠包括位于该衬底上的多个导体/介电质对(conductor/dielectric
pair)。该NAND串垂直延伸并穿过该交替导体/介电质堆叠。该源极导体层位于该交替导体/
介电质堆叠上并接触该NAND串的第一端。该源极接触件包括接触该源极导体层的第一端。
该NAND串经由该源极导体层而电连接该源极接触件。
替导体/介电质堆叠包括位于该衬底上的多个导体/介电质对(conductor/dielectric
pair)。该NAND串垂直延伸并穿过该交替导体/介电质堆叠。该源极导体层位于该交替导体/
介电质堆叠上并接触该NAND串的第一端。该源极接触件包括接触该源极导体层的第一端。
该NAND串经由该源极导体层而电连接该源极接触件。
[0009] 在某些实施例中，该源极导体层包括一个或多个导通区，各个导通区分别包括金属、金属合金和/或金属硅化物。该金属可包括铜(copper)、钴(cobalt)、镍(nickel)、钛
(titanium)和/或钨(tungsten)。该金属合金可包括铜、钴、镍、钛和/或钨其中至少两者的
合金。该金属硅化物可包括铜硅化物、钴硅化物、镍硅化物、钛硅化物和/或钨硅化物。
(titanium)和/或钨(tungsten)。该金属合金可包括铜、钴、镍、钛和/或钨其中至少两者的
合金。该金属硅化物可包括铜硅化物、钴硅化物、镍硅化物、钛硅化物和/或钨硅化物。
[0010] 在某些实施例中，该NAND存储器件包括位于该NAND串与该源极导体层之间的外延硅层。该NAND串可以经由该外延硅层而电连接该源极导体层。该源极导体层可包括多个导
通区以及一个或多个绝缘区，其电性绝缘该多个导通区。该NAND串可以经由该多个导通区
的第一导通区而电连接该源极接触件。
通区以及一个或多个绝缘区，其电性绝缘该多个导通区。该NAND串可以经由该多个导通区
的第一导通区而电连接该源极接触件。
[0011] 在某些实施例中，该NAND存储器件包括接通阵列接触件(through array contact，TAC)垂直延伸并穿过该交替导体/介电质堆叠。该TAC可与该多个导通区的第二导
通区相接触。
通区相接触。
[0012] 在某些实施例中，该NAND存储器件包括第一互连层，例如后端工艺(back‑end‑of‑line，BEOL)互连层。该第一互连层可包括第一接触件以及第二接触件。该NAND串可经由该
第一导通区而电连接该第一接触件。该TAC可经由该第二导通区而电连接该第二接触件。
第一导通区而电连接该第一接触件。该TAC可经由该第二导通区而电连接该第二接触件。
[0013] 在某些实施例中，该NAND存储器件包括位于该衬底以及该NAND串之间的外围器件。该NAND存储器件也可包括第二互连层(例如外围互连层)，位于该外围器件之上并与该
外围器件相接触。该第二互连层可包括在一个或多个介电层的一个或多个导体层。该NAND
存储器件还可包括第三互连层(例如阵列互连层)，其接触该NAND串的第二端与该源极接触
件的第二端。该第三互连层可包括在一个或多个介电层中的一个或多个导体层。
外围器件相接触。该第二互连层可包括在一个或多个介电层的一个或多个导体层。该NAND
存储器件还可包括第三互连层(例如阵列互连层)，其接触该NAND串的第二端与该源极接触
件的第二端。该第三互连层可包括在一个或多个介电层中的一个或多个导体层。
[0014] 在某些实施例中，该NAND存储器件包括位于该第二互连层以及该第三互连层之间的接合接口。该外围器件可经由该第二互连层以及该第三互连层而电连接该NAND串。
[0015] 本公开内容的某些实施例揭示了一种制作NAND存储器件的方法。先在第一衬底上形成交替导体/介电质堆叠。形成NAND串与源极接触件，使该NAND串与该源极接触件垂直延
伸并穿过该交替导体/介电质堆叠。然后以源极导体层取代该第一衬底，以使该源极导体层
接触该NAND串的第一端与该源极接触件的第一端，并且该NAND串会经由该源极导体层而电
连接该源极接触件。在某些实施例中，该源极导体层包括一个或多个导通区，各该导通区包
括金属、金属合金和/或金属硅化物。
伸并穿过该交替导体/介电质堆叠。然后以源极导体层取代该第一衬底，以使该源极导体层
接触该NAND串的第一端与该源极接触件的第一端，并且该NAND串会经由该源极导体层而电
连接该源极接触件。在某些实施例中，该源极导体层包括一个或多个导通区，各该导通区包
括金属、金属合金和/或金属硅化物。
[0016] 在某些实施例中，以该源极导体层取代该第一衬底的方法包括移除该衬底，以及在该衬底的原始位置形成该源极导体层。移除该第一衬底的方法可以包括薄化该第一衬
底，以及将该薄化的第一衬底移除。
底，以及将该薄化的第一衬底移除。
[0017] 在某些实施例中，以该源极导体层取代该第一衬底的方法包括在该衬底上形成金属层，以及以该衬底中的硅与该金属层中的金属之间的反应为基础而形成金属硅化物层。
形成该金属层的方法可以包括薄化该第一衬底，以及将该金属层形成在该薄化的第一衬
底。形成该金属层的方法可以包括在该第一衬底的第一表面形成绝缘区，其中该第一表面
与该交替导体/介电质堆叠接触，以及从该第一衬底的第二表面对该第一衬底薄化，以暴露
出该绝缘区。在某些实施例中，在以该源极导体层取代该第一衬底之后，于该源极导体层中
形成一个或多个绝缘区。
形成该金属层的方法可以包括薄化该第一衬底，以及将该金属层形成在该薄化的第一衬
底。形成该金属层的方法可以包括在该第一衬底的第一表面形成绝缘区，其中该第一表面
与该交替导体/介电质堆叠接触，以及从该第一衬底的第二表面对该第一衬底薄化，以暴露
出该绝缘区。在某些实施例中，在以该源极导体层取代该第一衬底之后，于该源极导体层中
形成一个或多个绝缘区。
[0018] 在某些实施例中，可以在第二衬底上形成外围器件。该NAND串可与该外围器件相连接(join)，使得该NAND串位于该第一衬底以及该外围器件之间。连接该NAND串与该外围
器件的方法可包括形成第一互连层，其接触于该NAND串的第二端与该源极接触件的第二
端，形成接触该外围器件的第二互连层，以及在该第一互连层以及该第二互连层之间形成
接合接口，以使该外围器件可经由该第一互连层以及该第二互连层而电连接该NAND串。该
第一互连层可包括在一个或多个介电层中的一个或多个导体层。该第二互连层可包括在一
个或多个介电层中的一个或多个导体层。
器件的方法可包括形成第一互连层，其接触于该NAND串的第二端与该源极接触件的第二
端，形成接触该外围器件的第二互连层，以及在该第一互连层以及该第二互连层之间形成
接合接口，以使该外围器件可经由该第一互连层以及该第二互连层而电连接该NAND串。该
第一互连层可包括在一个或多个介电层中的一个或多个导体层。该第二互连层可包括在一
个或多个介电层中的一个或多个导体层。
[0019] 在某些实施例中，为了在第一互连层以及该第二互连层之间形成接合接口，在第一互连层中的其中一个介电层以及在第二互连层中的其中一个该介电层之间形成化学键
结(chemical bonds)，和/或在第一互连层中的其中一个导体层与该第二互连层中的其中
一个导体层之间产生物理性相互扩散(inter‑diffusion)。
结(chemical bonds)，和/或在第一互连层中的其中一个导体层与该第二互连层中的其中
一个导体层之间产生物理性相互扩散(inter‑diffusion)。
附图说明
[0020] 附图并入本文并构成说明书的一部分，其描绘了本公开内容的实施例，并且与详细说明一起用于解释本公开内容的原理，以使相关领域技术人员能够制作及使用本公开内
容。
容。
[0021] 图1是根据本公开内容的某些实施例描绘的3D存储器件100的剖面图。
[0022] 图2A至图2D是根据某些实施例的制作外围器件以及外围互连层的示例性制作工艺图。
[0023] 图3A至图3D是根据某些实施例的制作阵列组件以及阵列互连层的示例性制作工艺图。
[0024] 图4是根据某些实施例的用以连接阵列组件以及外围器件的示例性制作工艺图。
[0025] 图5A至图5B是根据某些实施例形成源极导体层的示例性制作工艺图。
[0026] 图6A至图6B是根据某些实施例形成源极导体层的另一示例性制作工艺图。
[0027] 图7是根据某些实施例在源极导体层上形成BEOL互连层的示例性制作工艺图。
[0028] 图8是根据某些实施例的制作外围器件以及外围互连层的示例性方法的流程图。
[0029] 图9是根据某些实施例的制作阵列组件以及阵列互连层的示例性方法的流程图。
[0030] 图10是根据某些实施例制作具有阵列组件以及外围器件的3D存储器件的示例性方法的流程图。
[0031] 图11是根据某些实施例的一种形成源极导体层的示例性方法的流程图。
[0032] 图12是根据某些实施例的另一种形成源极导体层的示例性方法的流程图。
[0033] 下文将配合附图说明本公开内容的实施例。
具体实施方式
[0034] 尽管本文讨论了具体的结构及配置，但应该理解，这仅仅是为了说明及示例的目的而完成的。相关领域的技术人员应可理解，在不脱离本公开内容的精神及范围的情况下，
可以使用其他结构及布置。对于相关领域的技术人员显而易见的是，本公开内容还可以用
于各种其他应用中。
可以使用其他结构及布置。对于相关领域的技术人员显而易见的是，本公开内容还可以用
于各种其他应用中。
[0035] 值得注意的是，在说明书中对提及“一个实施例”、“一实施例”、“示范性实施例”、“一些实施例”等的引用表示所描述的实施例可以包括特定的特征、结构或特性，但并非每
个实施例都一定需要包括此特定的特征、结构或特性，而且这些用语不一定指相同的实施
例。此外，当特定特征、结构或特性结合实施例描述时，无论是否于文中明确教示，结合其他
实施例来实现这些特征、结构或特性皆属于相关领域的技术人员的知识范围所及。
个实施例都一定需要包括此特定的特征、结构或特性，而且这些用语不一定指相同的实施
例。此外，当特定特征、结构或特性结合实施例描述时，无论是否于文中明确教示，结合其他
实施例来实现这些特征、结构或特性皆属于相关领域的技术人员的知识范围所及。
[0036] 通常，术语可以至少部分地根据上下文中的用法来理解。例如，如本文所使用的术语“一个或多个”可用于以单数意义描述任何特征、结构或特性，或可用于描述特征、结构或
特征的复数组合，至少可部分取决于上下文。类似的，术语诸如“一”、“一个”或“该”也可以
被理解为表达单数用法或传达复数用法，至少可部分取决于上下文。此外，术语“基于”可以
被理解为不一定旨在传达排他性的一组因素，并且可以相反地允许存在未必明确描述的附
加因素，并且至少部分取决于上下文。
特征的复数组合，至少可部分取决于上下文。类似的，术语诸如“一”、“一个”或“该”也可以
被理解为表达单数用法或传达复数用法，至少可部分取决于上下文。此外，术语“基于”可以
被理解为不一定旨在传达排他性的一组因素，并且可以相反地允许存在未必明确描述的附
加因素，并且至少部分取决于上下文。
[0037] 应该容易理解的是，本文中的“在…上面”、“在…之上”及“在…上方”的含义应该以最宽泛的方式来解释，使得“在…上面”不仅意味着“直接在某物上”，而且还包括在某物
上且两者之间具有中间特征或中间层，并且“在…之上”或“在…上方”不仅意味着在某物之
上或在某物上方的含义，而且还可以包括两者之间没有中间特征或中间层(即，直接在某物
上)的含义。
上且两者之间具有中间特征或中间层，并且“在…之上”或“在…上方”不仅意味着在某物之
上或在某物上方的含义，而且还可以包括两者之间没有中间特征或中间层(即，直接在某物
上)的含义。
[0038] 此外，为了便于描述，可以在本文使用诸如“在…下面”、“在…之下”、“较低”、“在…之上”、“较高”等空间相对术语来描述一个组件或特征与另一个或多个组件或特征的
关系，如图所示。除了图中描绘的方向之外，这些空间相对术语旨在涵盖使用或操作中的器
件的不同方位或方向。该器件可以其他方式定向(例如以旋转90度或以其它方向来定向)，
并且同样能相应地以本文中所使用的空间相关描述来解释。
关系，如图所示。除了图中描绘的方向之外，这些空间相对术语旨在涵盖使用或操作中的器
件的不同方位或方向。该器件可以其他方式定向(例如以旋转90度或以其它方向来定向)，
并且同样能相应地以本文中所使用的空间相关描述来解释。
[0039] 如本文所用，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或可以保持未图案化。此外，衬底可以包括多种
半导体材料，例如硅、锗、砷化镓、磷化铟等。或者，衬底可以由非导电材料制成，例如玻璃、
塑料或蓝宝石晶圆。
半导体材料，例如硅、锗、砷化镓、磷化铟等。或者，衬底可以由非导电材料制成，例如玻璃、
塑料或蓝宝石晶圆。
[0040] 如本文所使用的，术语“层”是指材料部分，其包括具有厚度的区域。层的范围可以在整个下层或上层结构上延伸，或者其范围可以小于下层或上层结构的范围。此外，层可以
为均匀或不均匀连续结构的区域，其厚度可小于该连续结构的厚度。例如，层可以位于该连
续结构的顶表面与底表面之间的任何一对水平平面、或者位于该连续结构的顶表面及底表
面。层可以水平地、垂直地和/或沿着渐缩表面延伸。衬底可以是层，其可以包括一层或多
层，和/或可以在其上面和/或下面具有一层或多层。层可以包含多层。例如，互连层可以包
括一个或多个导体以及接触层(其中形成有接触件、互联机和/或通孔)以及一个或多个介
电层。
为均匀或不均匀连续结构的区域，其厚度可小于该连续结构的厚度。例如，层可以位于该连
续结构的顶表面与底表面之间的任何一对水平平面、或者位于该连续结构的顶表面及底表
面。层可以水平地、垂直地和/或沿着渐缩表面延伸。衬底可以是层，其可以包括一层或多
层，和/或可以在其上面和/或下面具有一层或多层。层可以包含多层。例如，互连层可以包
括一个或多个导体以及接触层(其中形成有接触件、互联机和/或通孔)以及一个或多个介
电层。
[0041] 本文所使用的术语“标称/标称地”是指在产品或工艺的设计时间期间设定的组件或工艺操作的特性或参数的期望值或目标值，以及高于和/或低于期望值的数值范围。数值
范围可能由于制造工艺或公差而有轻微变化。如本文所使用的术语“约/大约”表示可能会
随着与对象半导体组件相关联的特定技术点而改变的给定量数值。基于特定的技术点，术
语“约/大约”可以指示出给定量数值，例如在该数值的10‑30％内变化(例如，该数值的±
10％、±20％或±30％)。
范围可能由于制造工艺或公差而有轻微变化。如本文所使用的术语“约/大约”表示可能会
随着与对象半导体组件相关联的特定技术点而改变的给定量数值。基于特定的技术点，术
语“约/大约”可以指示出给定量数值，例如在该数值的10‑30％内变化(例如，该数值的±
10％、±20％或±30％)。
[0042] 本文所使用的术语“3D存储器件(3D memory device)”是指在横向衬底上具有垂直方向串行的存储单元晶体管(本文称为“存储串”，例如NAND串(NAND string))，因此存储
串相对于衬底是沿着垂直方向延伸。本文所用的术语“垂直/垂直地”是指名义上/大体上垂
直于衬底的横向表面。
串相对于衬底是沿着垂直方向延伸。本文所用的术语“垂直/垂直地”是指名义上/大体上垂
直于衬底的横向表面。
[0043] 在某些3D存储器件中，源极选择栅(source selective gate)控制了形成于该3D存储器件的衬底中的掺杂硅通道的开/关状态。该源极选择栅的操作速度根据该硅信道的
导通性(conductance)而定，其中可将硅限定视为一种半导体材料。再者，由于整块(block)
存储单元可以共享单一源极选择栅，因此将该存储块的阵列共享源极(array common
source)加载(load)并驱动对于该外围器件会具有挑战性。
导通性(conductance)而定，其中可将硅限定视为一种半导体材料。再者，由于整块(block)
存储单元可以共享单一源极选择栅，因此将该存储块的阵列共享源极(array common
source)加载(load)并驱动对于该外围器件会具有挑战性。
[0044] 本公开内容的多个实施例提供一种3D存储器件，其具有源极导体层，代替了使用于其他3D存储器件的衬底中的硅通道。通过以导电材料(例如金属、金属合金和/或金属硅
化物)取代硅并形成本文所揭示的源极导体层，可以缩小该3D存储器件的源极侧(例如共享
源极接触件以及NAND串之间)，因此可以增加器件操作速度。在某些实施例中，源极选择栅
的抹除(erase)操作的导通机制可以经由栅极引致漏极漏电(gate‑induced drain
leakage，GIDL)所驱动。
化物)取代硅并形成本文所揭示的源极导体层，可以缩小该3D存储器件的源极侧(例如共享
源极接触件以及NAND串之间)，因此可以增加器件操作速度。在某些实施例中，源极选择栅
的抹除(erase)操作的导通机制可以经由栅极引致漏极漏电(gate‑induced drain
leakage，GIDL)所驱动。
[0045] 再者，与硅衬底相比，本文所揭示的源极导体层可以更易于在任何适合的布局(例如在不同的绝缘区)中进行图案化，因此能如所要求的驱动单一存储块、多重存储块或存储
块的一部分，从而可以增强对应存储阵列之外围器件的驱动能力。由于其导电性质，本文所
揭示的源极导体层可以被图案化并使用为互连层(例如，BEOL互连的一部分)。
块的一部分，从而可以增强对应存储阵列之外围器件的驱动能力。由于其导电性质，本文所
揭示的源极导体层可以被图案化并使用为互连层(例如，BEOL互连的一部分)。
[0046] 图1为根据本公开内容某些实施例所绘示的3D存储器件100范例的剖面示意图。3D存储器件100可包括衬底102，其可包括硅(例如单晶硅(single crystalline slicon))、硅
化锗(slicon germanium，SiGe)、砷化镓(gallium arsenide，GaAs)、锗(Ge)，绝缘层上覆硅
(slicon on insulator，SOI)或其他任何适合的材料。
化锗(slicon germanium，SiGe)、砷化镓(gallium arsenide，GaAs)、锗(Ge)，绝缘层上覆硅
(slicon on insulator，SOI)或其他任何适合的材料。
[0047] 3D存储器件100可包括位于衬底102上的外围器件。外围器件可以是形成于衬底102“上”，也就是说，全部的或部分的外围器件是在衬底102中形成(例如位于衬底102的顶
表面之下)和/或直接位于衬底102上。外围器件可包括形成于衬底102上的多个晶体管106。
绝缘区104和掺杂区108(例如晶体管106的源极区或漏极区)可以在衬底102中形成。
表面之下)和/或直接位于衬底102上。外围器件可包括形成于衬底102上的多个晶体管106。
绝缘区104和掺杂区108(例如晶体管106的源极区或漏极区)可以在衬底102中形成。
[0048] 在某些实施例中，外围区可包括任何适合的用来促进3D存储器件100操作的数字、模拟和/或混合信号的外围电路。举例来说，外围器件可包括一个或多个页面缓冲、译码器
(例如列译码器以及行译码器)、感测放大器(sense amplifier)、驱动器(driver)、充电泵
(charge pump)、电流或电压基准(current or voltage reference)或是任何电路中的主
动或被动部件(例如晶体管、二极管、电阻或电容)。在某些实施例中，外围器件系使用互补
式金氧半导体(complementary metal‑oxide‑semiconductor,CMOS或称为“CMOS芯片”)技
术而形成于衬底102上。
(例如列译码器以及行译码器)、感测放大器(sense amplifier)、驱动器(driver)、充电泵
(charge pump)、电流或电压基准(current or voltage reference)或是任何电路中的主
动或被动部件(例如晶体管、二极管、电阻或电容)。在某些实施例中，外围器件系使用互补
式金氧半导体(complementary metal‑oxide‑semiconductor,CMOS或称为“CMOS芯片”)技
术而形成于衬底102上。
[0049] 3D存储器件100可包括位于晶体管106上方的外围互连层122以传送往来电晶体106的电信号。外围互连层122可包括一个或多个接触件(例如接触件107以及接触件114)以
及一个或多个内联机导体层(例如导体层116以及导体层120)，其各自包括一个或多个互联
机(interconnect lines)和/或通孔(vias)。在本文中，术语“接触件”可以广泛地包括任何
适合的互连态样，例如中段工艺(middle‑end‑of‑line,MEOL)互连结构以及后段工艺
(back‑end‑of‑line,BEOL)互连结构，包括垂直互连接入(vertical interconnect
accesses)(例如穿孔)以及水平线路(例如互联机)。外围互连层122还可包括一个或多个层
间介电(interlayer dielectric,ILD)层，例如介电层110、112以及118。也就是说，外围互
连层122可包括在介电层112与118中的导体层116与120。外围互连层122中的接触件和导体
层可包括导体材料，其包含但不限于钨(W)、钴(Co)、铜、铝、硅化物(silicide)或是上述的
任意组合。外围互连层122中的介电层材料可包括介电材料，其包含但不限于氧化硅、氮化
硅、氮氧化硅(硅oxynitride)、掺杂氧化硅(doped silicon oxide)或是上述的任意组合。
及一个或多个内联机导体层(例如导体层116以及导体层120)，其各自包括一个或多个互联
机(interconnect lines)和/或通孔(vias)。在本文中，术语“接触件”可以广泛地包括任何
适合的互连态样，例如中段工艺(middle‑end‑of‑line,MEOL)互连结构以及后段工艺
(back‑end‑of‑line,BEOL)互连结构，包括垂直互连接入(vertical interconnect
accesses)(例如穿孔)以及水平线路(例如互联机)。外围互连层122还可包括一个或多个层
间介电(interlayer dielectric,ILD)层，例如介电层110、112以及118。也就是说，外围互
连层122可包括在介电层112与118中的导体层116与120。外围互连层122中的接触件和导体
层可包括导体材料，其包含但不限于钨(W)、钴(Co)、铜、铝、硅化物(silicide)或是上述的
任意组合。外围互连层122中的介电层材料可包括介电材料，其包含但不限于氧化硅、氮化
硅、氮氧化硅(硅oxynitride)、掺杂氧化硅(doped silicon oxide)或是上述的任意组合。
[0050] 3D存储器件100可包括位于外围器件上方的存储阵列组件。值得注意的是，图1中加入了x轴和y轴以进一步表示3D存储器件100各部件之间的空间关系。衬底102包括两个水
平表面(例如顶表面以及底表面)，在x轴方向(横向方向或是宽度方向)上横向延伸。在本文
中，不论半导体器件(如3D存储器件100)的一个部件(如层或组件)在另一个部件(如层或组
件)“上(on)”、“上方(above)”或“下(below)”，是指在y方向上相对于半导体器件的衬底而
决定，其中半导体器件的衬底(如衬底102)在y方向(垂直方向或厚度方向)上位于半导体器
件最低处平面的情况下。描述空间关系的相同概念应用在本公开内容中。
平表面(例如顶表面以及底表面)，在x轴方向(横向方向或是宽度方向)上横向延伸。在本文
中，不论半导体器件(如3D存储器件100)的一个部件(如层或组件)在另一个部件(如层或组
件)“上(on)”、“上方(above)”或“下(below)”，是指在y方向上相对于半导体器件的衬底而
决定，其中半导体器件的衬底(如衬底102)在y方向(垂直方向或厚度方向)上位于半导体器
件最低处平面的情况下。描述空间关系的相同概念应用在本公开内容中。
[0051] 在某些实施例中，3D存储器件100是NAND闪存器件(NAND Flash memory device)，其中的存储单元是以NAND串130阵列的形式在衬底102上方垂直延伸而提供。阵列组件可包
括多个NAND串130延伸并穿过多个导体层134与介电层136对(pair)。该多个导体/介电层对
在本文也可以称为“交替导体/介电质堆叠”142。交替导体/介电质堆叠142中的导体层134
以及介电层136系在垂直方向上交替。换句话说，除了位于顶端或底端的交替导体/介电质
堆叠142，各导体层134的两侧邻接于两个介电层136，且各介电层136的两侧邻接于两个导
体层134。各导体层134可以具有相同的厚度或不同的厚度。类似的，各介电层136可以具有
相同的厚度或不同的厚度。例如，在交替导体/介电质堆叠142的第一多个导体/介电质对
中，各导体层134与介电层136的厚度范围可为约5nm至约40nm(例如为5nm至40nm)。在交替
导体/介电质堆叠142的第二多个导体/介电质对中，各导体层134与介电层136的厚度范围
可为约10nm至约40nm(例如为10nm至40nm)。在交替导体/介电质堆叠142的第三多个导体/
介电质对中，各导体层134的厚度范围可为约5nm至约40nm(例如为5nm至40nm)，而各介电层
136的厚度范围可为约50nm至约200nm(例如为50nm至200nm)。
括多个NAND串130延伸并穿过多个导体层134与介电层136对(pair)。该多个导体/介电层对
在本文也可以称为“交替导体/介电质堆叠”142。交替导体/介电质堆叠142中的导体层134
以及介电层136系在垂直方向上交替。换句话说，除了位于顶端或底端的交替导体/介电质
堆叠142，各导体层134的两侧邻接于两个介电层136，且各介电层136的两侧邻接于两个导
体层134。各导体层134可以具有相同的厚度或不同的厚度。类似的，各介电层136可以具有
相同的厚度或不同的厚度。例如，在交替导体/介电质堆叠142的第一多个导体/介电质对
中，各导体层134与介电层136的厚度范围可为约5nm至约40nm(例如为5nm至40nm)。在交替
导体/介电质堆叠142的第二多个导体/介电质对中，各导体层134与介电层136的厚度范围
可为约10nm至约40nm(例如为10nm至40nm)。在交替导体/介电质堆叠142的第三多个导体/
介电质对中，各导体层134的厚度范围可为约5nm至约40nm(例如为5nm至40nm)，而各介电层
136的厚度范围可为约50nm至约200nm(例如为50nm至200nm)。
[0052] 在某些实施例中，交替导体/介电质堆叠142相较于导体/介电层对包括更多具有不同材料和/或厚度的导体层或介电层。导体层134可以包括导体材料，其包含但不限于钨、
钴、铜、铝、掺杂硅(doped silicon)、硅化物或是上述的任意组合。介电层136可包括介电材
料，其例如包含但不限于氧化硅、氮化硅、氮氧化硅或是上述的任意组合，但不以此为限。介
电层136可包括介电材料，其包含但不限于氧化硅、氮化硅、氮氧化硅或是上述的任意组合。
钴、铜、铝、掺杂硅(doped silicon)、硅化物或是上述的任意组合。介电层136可包括介电材
料，其例如包含但不限于氧化硅、氮化硅、氮氧化硅或是上述的任意组合，但不以此为限。介
电层136可包括介电材料，其包含但不限于氧化硅、氮化硅、氮氧化硅或是上述的任意组合。
[0053] 如图1所示，各NAND串130可包括半导体通道128以及介电层129(也可称为“存储膜(memory film)”)。在某些实施例中，半导体通道128包括硅，例如非晶硅(amorphous
silicon)、多晶硅(polysilicon)或是单晶硅(single crystalline silicon)。在某些实施
例中，介电层129为复合层，包括穿隧层(tunneling layer)、储存层(storage layer)(也可
称为“电荷捕获(charge trap)/储存层”)以及阻挡层(blocking layer)。各NAND串130可以
具有圆柱体形状(cylinder shape)，例如支柱形状(pillar shape)。在某些实施例中，半导
体通道128、穿隧层、储存层以及阻挡层分别沿着该支柱的中心向外表面的方向依序配置。
穿隧层可包括氧化硅、氮化硅或是上述的任意组合。穿隧层(例如在各NAND串130的放射方
向上)的厚度范围可为约5nm至约15nm(例如为5nm至15nm)。储存层可以包括氮化硅、氮氧化
硅、硅或上述的任意组合。储存层(例如在各NAND串130的放射方向上)的厚度范围可为约
3nm至约15nm(例如为3nm至15nm)。阻挡层可以包括氧化硅、氮化硅、高介电常数(high‑k))
的介电物质，或是上述的任意组合。在某些实施中，阻挡层可包含氧化硅/氮化硅/氧化硅
(ONO)的复合层，其厚度范围为约4nm至约15nm(例如为4nm至15nm)。在另一示例中，阻挡层
可包括高介电常数介电层，例如氧化铝(Al2O3)层，其厚度范围为约1nm至约5nm(例如为1nm
至5nm)。
silicon)、多晶硅(polysilicon)或是单晶硅(single crystalline silicon)。在某些实施
例中，介电层129为复合层，包括穿隧层(tunneling layer)、储存层(storage layer)(也可
称为“电荷捕获(charge trap)/储存层”)以及阻挡层(blocking layer)。各NAND串130可以
具有圆柱体形状(cylinder shape)，例如支柱形状(pillar shape)。在某些实施例中，半导
体通道128、穿隧层、储存层以及阻挡层分别沿着该支柱的中心向外表面的方向依序配置。
穿隧层可包括氧化硅、氮化硅或是上述的任意组合。穿隧层(例如在各NAND串130的放射方
向上)的厚度范围可为约5nm至约15nm(例如为5nm至15nm)。储存层可以包括氮化硅、氮氧化
硅、硅或上述的任意组合。储存层(例如在各NAND串130的放射方向上)的厚度范围可为约
3nm至约15nm(例如为3nm至15nm)。阻挡层可以包括氧化硅、氮化硅、高介电常数(high‑k))
的介电物质，或是上述的任意组合。在某些实施中，阻挡层可包含氧化硅/氮化硅/氧化硅
(ONO)的复合层，其厚度范围为约4nm至约15nm(例如为4nm至15nm)。在另一示例中，阻挡层
可包括高介电常数介电层，例如氧化铝(Al2O3)层，其厚度范围为约1nm至约5nm(例如为1nm
至5nm)。
[0054] 在某些实施例中，NAND串130包括多个对应NAND串130的控制栅(control gate)，分别为字符线的一部分。交替导体/介电质堆叠142中的各导体层134系做为对应NAND串230
的各存储单元的控制栅。如图1所示，NAND串130可包括位于NAND串130的上端的选择栅138
(例如源极选择栅)。NAND串130可包括位于NAND串130的下端的另一选择栅140(例如漏极选
择栅)。在本文中，部件(例如NAND串130)的“上端”是在y轴方向上较远离衬底102的一端，而
部件(例如NAND串130)的“下端”是在y轴方向上较靠近衬底102的一端。如图1所示，关于各
NAND串130，源极选择栅138可以在漏极选择栅140的上方。在某些实施例中，选择栅138以及
选择栅140包括导体材料，例如(但不限于)钨、钴、铜、铝、掺杂硅、硅化物或是上述的任意组
合。
的各存储单元的控制栅。如图1所示，NAND串130可包括位于NAND串130的上端的选择栅138
(例如源极选择栅)。NAND串130可包括位于NAND串130的下端的另一选择栅140(例如漏极选
择栅)。在本文中，部件(例如NAND串130)的“上端”是在y轴方向上较远离衬底102的一端，而
部件(例如NAND串130)的“下端”是在y轴方向上较靠近衬底102的一端。如图1所示，关于各
NAND串130，源极选择栅138可以在漏极选择栅140的上方。在某些实施例中，选择栅138以及
选择栅140包括导体材料，例如(但不限于)钨、钴、铜、铝、掺杂硅、硅化物或是上述的任意组
合。
[0055] 在某些实施例中，3D存储器件100包括位于交替导体/介电质堆叠142上的源极导体层144。源极导体层144的底表面可接触于NAND串130的上端。源极导体层144可包括一个
或多个导通区(例如导通区158以及160)以及一个或多个绝缘区(例如绝缘区146)，绝缘区
会电性绝缘导通区。与半导体层(例如掺杂硅通道)不同的是，导通区158与160的导通性不
受源极选择栅138影响，因为导通区158与160包括导电材料。因此，相较于使用半导体通道
来电连接NAND串与共享源极接触件的其他3D存储器件，源极导体层144可提供一个或多个
NAND串130以及源极接触件132(例如在3D存储器件100的存储块中当作所有NAND串130的共
享源极接触件)之间的低电阻电连接。
或多个导通区(例如导通区158以及160)以及一个或多个绝缘区(例如绝缘区146)，绝缘区
会电性绝缘导通区。与半导体层(例如掺杂硅通道)不同的是，导通区158与160的导通性不
受源极选择栅138影响，因为导通区158与160包括导电材料。因此，相较于使用半导体通道
来电连接NAND串与共享源极接触件的其他3D存储器件，源极导体层144可提供一个或多个
NAND串130以及源极接触件132(例如在3D存储器件100的存储块中当作所有NAND串130的共
享源极接触件)之间的低电阻电连接。
[0056] 导通区158与160可包括比半导体材料的导电性高的导电材料，其中半导体材料举例为硅(例如掺杂或非掺杂的非晶硅、单晶硅或多晶硅)。在某些实施例中，各导通区158与
4 4
160的导电性在约20℃下至少为约1×10S/m，例如在20℃下至少为1×10 S/m。在某些实施
4 8
例中，各导通区158与60的导电性在约20℃下的范围为约1×10S/m至约1×10 S/m，例如在
4 8 4 5 5
20℃下的范围为1×10S/m至1×10S/m(例如在20℃下为1×10S/m、1×10 S/m、5×10S/m、
6 6 6 6 6 6 6 6
1×10S/m、2×10S/m、3×10S/m、4×10S/m、5×10S/m、6×10S/m、7×10 S/m、8×10S/m、
6 7 7 7 7 7 7 7
9×10S/m、1×10S/m、2×10S/m、3×10S/m、4×10S/m、5×10S/m、6×10 S/m、7×10S/m、
7 7 8
8×10S/m、9×10 S/m、1×10S/m、任何以这些数值中的任一个当作范围最低值或是以这些
数值的任两个定义出的任意范围)。导通区158与60中的导电材料可包括但不限于金属、金
属合金及金属硅化物。在某些实施例中，各导通区158与60包括一种或多种金属，例如铜
(Cu)、钴(Co)、镍(Ni)、钛(Ti)及钨(W)。前述金属也可包括任何其他适合的金属，例如银
(Ag)、铝(Al)、金(Au)、铂(Pt)等。在某些实施例中，各导通区158与60包括一种或多种金属
合金，各分别为Cu、Co、Ni、Ti及W的至少其中两个的合金(例如TiNi合金或TiNi合金与TiW合
金的组合)，或者为任何其他适合的金属合金，例如Ag、Al、Au、Pt、铁(Fe)、铬(Cr)等。在某些
实施例中，各导通区158与60包括一种或多种金属硅化物，例如铜硅化物、钴硅化物、镍硅化
物、钛硅化物及钨硅化物。前述金属硅化物也可包括任何其他适合的金属硅化物，例如银硅
化物、铝硅化物、金硅化物、铂硅化物等。
4 4
160的导电性在约20℃下至少为约1×10S/m，例如在20℃下至少为1×10 S/m。在某些实施
4 8
例中，各导通区158与60的导电性在约20℃下的范围为约1×10S/m至约1×10 S/m，例如在
4 8 4 5 5
20℃下的范围为1×10S/m至1×10S/m(例如在20℃下为1×10S/m、1×10 S/m、5×10S/m、
6 6 6 6 6 6 6 6
1×10S/m、2×10S/m、3×10S/m、4×10S/m、5×10S/m、6×10S/m、7×10 S/m、8×10S/m、
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9×10S/m、1×10S/m、2×10S/m、3×10S/m、4×10S/m、5×10S/m、6×10 S/m、7×10S/m、
7 7 8
8×10S/m、9×10 S/m、1×10S/m、任何以这些数值中的任一个当作范围最低值或是以这些
数值的任两个定义出的任意范围)。导通区158与60中的导电材料可包括但不限于金属、金
属合金及金属硅化物。在某些实施例中，各导通区158与60包括一种或多种金属，例如铜
(Cu)、钴(Co)、镍(Ni)、钛(Ti)及钨(W)。前述金属也可包括任何其他适合的金属，例如银
(Ag)、铝(Al)、金(Au)、铂(Pt)等。在某些实施例中，各导通区158与60包括一种或多种金属
合金，各分别为Cu、Co、Ni、Ti及W的至少其中两个的合金(例如TiNi合金或TiNi合金与TiW合
金的组合)，或者为任何其他适合的金属合金，例如Ag、Al、Au、Pt、铁(Fe)、铬(Cr)等。在某些
实施例中，各导通区158与60包括一种或多种金属硅化物，例如铜硅化物、钴硅化物、镍硅化
物、钛硅化物及钨硅化物。前述金属硅化物也可包括任何其他适合的金属硅化物，例如银硅
化物、铝硅化物、金硅化物、铂硅化物等。
[0057] 源极导体层144可以被图案化以在不同配置中形成具有不同数量导通区以及绝缘区的任何合适的布局。源极导体层144中导通区以及绝缘区的不同布局可以用来驱动各种
结构中的存储阵列，例如在单一存储块、多个存储块或存储块的一部分(例如一个或多个存
储指)中的NAND串阵列。在某些实施例中，为了使存储阵列的各种结构被源极导体层144驱
动，在俯视图中源极导体层144为沟渠状或板状，使得导通区(例如导通区158)可以接触
NAND串130的阵列。在某些实施例中，源极导体层144中的至少一个导通区(例如导通区160)
不与NAND串130接触(例如经由绝缘区146而电连接导通区158)。导通区160可以接触阵列组
件中任何适合的接触件，以提供该阵列组件和/或外围器件与上层(upper level)互连结构
(例如BEOL互连结构)之间的电连接。也就是说，源极导体层144可以被图案化以形成任何适
合的布局，以作为BEOL互连结构的一部分。
结构中的存储阵列，例如在单一存储块、多个存储块或存储块的一部分(例如一个或多个存
储指)中的NAND串阵列。在某些实施例中，为了使存储阵列的各种结构被源极导体层144驱
动，在俯视图中源极导体层144为沟渠状或板状，使得导通区(例如导通区158)可以接触
NAND串130的阵列。在某些实施例中，源极导体层144中的至少一个导通区(例如导通区160)
不与NAND串130接触(例如经由绝缘区146而电连接导通区158)。导通区160可以接触阵列组
件中任何适合的接触件，以提供该阵列组件和/或外围器件与上层(upper level)互连结构
(例如BEOL互连结构)之间的电连接。也就是说，源极导体层144可以被图案化以形成任何适
合的布局，以作为BEOL互连结构的一部分。
[0058] 在某些实施例中，绝缘区146延伸穿过整个厚度的源极导体层144以使导通区158以及导通区160电性绝缘。绝缘区146可包括介电材料，其包含但不限于氧化硅、氮化硅、氮
氧化硅、掺杂氧化硅、任何其他适合的介电材料、或以上材料的任意组合。可以使用图案化
工艺(例如光刻以及干/湿蚀刻)以图案化源极导体层144中的绝缘区146。然后，可以在图案
化区域通过热生长(thermal growth)和/或薄膜沉积介电材料而形成绝缘区146。通过在源
极导体层144中形成绝缘区(例如绝缘区146)可以定义出多个导通区(例如导通区158与60)
的布局。
氧化硅、掺杂氧化硅、任何其他适合的介电材料、或以上材料的任意组合。可以使用图案化
工艺(例如光刻以及干/湿蚀刻)以图案化源极导体层144中的绝缘区146。然后，可以在图案
化区域通过热生长(thermal growth)和/或薄膜沉积介电材料而形成绝缘区146。通过在源
极导体层144中形成绝缘区(例如绝缘区146)可以定义出多个导通区(例如导通区158与60)
的布局。
[0059] 在某些实施例中，NAND串130还包括位于NAND串130的半导体通道128的上端的外延层147。外延层147可包括半导体材料，例如硅。外延层147可为从半导体层(例如硅衬底)
经外延生长所形成。例如外延层147可为从硅衬底经外延生长所形成的单晶硅层(例如在3D
存储器件100中被移除以及被源极导体层144取代之前)。对各NAND串130而言，外延层147于
此可视为“外延插塞”。位于NAND串130上端的外延插塞147可同时接触源极导体层144的导
通区158与NAND串130的导体通道128，以在NAND串130以及源极导体层144之间提供电连接。
外延插塞147可垂直延伸并通过部分或整个厚度的源极选择栅138并且做为能被NAND串130
上端的源极选择栅138所控制的通道。源极选择栅138可控制外延插塞147的导通性
(coductance)。另一方面，由于位于源极选择栅138上方的源极导体层144的导通区158包括
导电材料，所以源极选择栅138不能控制导通区158的导通性。因此，NAND串130的源极侧的
控制只能在外延层147上进行。在某些实施例中，各源极选择栅138的厚度以及外延层147的
厚度可被调整。例如，源极选择栅138的厚度范围可以为约5nm至约100nm(例如5nm至
100nm)，而外延层147的厚度范围可以为约1nm至约100nm(例如1nm至100nm)。
经外延生长所形成。例如外延层147可为从硅衬底经外延生长所形成的单晶硅层(例如在3D
存储器件100中被移除以及被源极导体层144取代之前)。对各NAND串130而言，外延层147于
此可视为“外延插塞”。位于NAND串130上端的外延插塞147可同时接触源极导体层144的导
通区158与NAND串130的导体通道128，以在NAND串130以及源极导体层144之间提供电连接。
外延插塞147可垂直延伸并通过部分或整个厚度的源极选择栅138并且做为能被NAND串130
上端的源极选择栅138所控制的通道。源极选择栅138可控制外延插塞147的导通性
(coductance)。另一方面，由于位于源极选择栅138上方的源极导体层144的导通区158包括
导电材料，所以源极选择栅138不能控制导通区158的导通性。因此，NAND串130的源极侧的
控制只能在外延层147上进行。在某些实施例中，各源极选择栅138的厚度以及外延层147的
厚度可被调整。例如，源极选择栅138的厚度范围可以为约5nm至约100nm(例如5nm至
100nm)，而外延层147的厚度范围可以为约1nm至约100nm(例如1nm至100nm)。
[0060] 在某些实施例中，阵列组件还包括源极接触件132，其垂直延伸并穿过交替导体/介电质堆叠142。如图1所示，源极接触件132的上端可接触源极导体层144的导通区158并且
可经由源极导体层144的导通区158而电连接NAND串130。在某些实施例中，多个NAND串(例
如，单一存储块、多个存储块或一个存储块的一部分的NAND串阵列)可经由源极导体层144
而电连接源极接触件132。因此，源极接触件132可意指为这些NAND串的“共享(common)源极
接触件”。源极接触件132可包括导体材料，其包含但不限于W、Co、Cu、Al、硅化物或上述的任
意组合。为了使源极接触件132电性绝缘于周围交替导体/介电质堆叠142中的导体层134，
可以在源极接触件132以及交替导体/介电质堆叠142之间设置具有任何合适介电材料的介
电层。
可经由源极导体层144的导通区158而电连接NAND串130。在某些实施例中，多个NAND串(例
如，单一存储块、多个存储块或一个存储块的一部分的NAND串阵列)可经由源极导体层144
而电连接源极接触件132。因此，源极接触件132可意指为这些NAND串的“共享(common)源极
接触件”。源极接触件132可包括导体材料，其包含但不限于W、Co、Cu、Al、硅化物或上述的任
意组合。为了使源极接触件132电性绝缘于周围交替导体/介电质堆叠142中的导体层134，
可以在源极接触件132以及交替导体/介电质堆叠142之间设置具有任何合适介电材料的介
电层。
[0061] 在某些实施例中，阵列组件还包括接通阵列接触件(TAC)162，其垂直延伸并穿过交替导体/介电质堆叠142。TAC 162可延伸穿过整个厚度的交替导体/介电质堆叠142(例如
在垂直方向上的所有该导体/介电质对)。TAC 162的上端可接触源极导体层144中的导通区
160。TAC 162可通过导通区160而从外围器件载送电信号至BEOL接触层166、BEOL导体层168
以及衬垫层156。TAC 162可包括贯穿交替导体/介电质堆叠142的开口(例如通过干/湿蚀刻
工艺制作)，其被导体材料所填充。在某些实施例中，为了电性绝缘的目的，在TAC 162以及
交替导体/介电质堆叠142设有介电层164。TAC 162可包括导体材料，其包含但不限于W、Co、
Cu、Al、掺杂硅、硅化物或上述的任意组合。可通过ALD、CVD、PVD、电镀、任何其他适合工艺或
上述的任意组合而将导体材料填入TAC 162的开口。
在垂直方向上的所有该导体/介电质对)。TAC 162的上端可接触源极导体层144中的导通区
160。TAC 162可通过导通区160而从外围器件载送电信号至BEOL接触层166、BEOL导体层168
以及衬垫层156。TAC 162可包括贯穿交替导体/介电质堆叠142的开口(例如通过干/湿蚀刻
工艺制作)，其被导体材料所填充。在某些实施例中，为了电性绝缘的目的，在TAC 162以及
交替导体/介电质堆叠142设有介电层164。TAC 162可包括导体材料，其包含但不限于W、Co、
Cu、Al、掺杂硅、硅化物或上述的任意组合。可通过ALD、CVD、PVD、电镀、任何其他适合工艺或
上述的任意组合而将导体材料填入TAC 162的开口。
[0062] 如图1所示，3D存储器件100可包括位于外围互连层122之上的阵列互连层123，其接触于外围互连层122。阵列互连层123可包括位线接触件126、一个或多个导体层(例如导
体层124)以及一个或多个介电层(例如介电层121以及125)。各位线接触件126可接触对应
的NAND串130下端以个别定位(address)对应的NAND串130。导体层可包括导体材料，其包含
但不限于W、Co、Cu、Al、硅化物或上述的任意组合。介电层可包括介电材料，其包含但不限于
氧化硅、氮化硅、低介电常数材料或上述的任意组合。
体层124)以及一个或多个介电层(例如介电层121以及125)。各位线接触件126可接触对应
的NAND串130下端以个别定位(address)对应的NAND串130。导体层可包括导体材料，其包含
但不限于W、Co、Cu、Al、硅化物或上述的任意组合。介电层可包括介电材料，其包含但不限于
氧化硅、氮化硅、低介电常数材料或上述的任意组合。
[0063] 接合接口119可在外围互连层122的介电层118以及阵列互连层123的介电层121之间形成。接合接口119也可在阵列互连层123的导体层124以及外围互连层122的导体层120
之间形成。各介电层118以及介电层121可包括氮化硅或氧化硅。
之间形成。各介电层118以及介电层121可包括氮化硅或氧化硅。
[0064] 在某些实施例中，第一半导体结构170与第二半导体结构172在接合接口119处接合。第一半导体结构170可包括衬底102、在衬底102上的一个或多个外围器件以及外围互连
层122。第二半导体结构172可包括源极导体层144、阵列互连层123、交替导体/介电质堆叠
142(具有多个导体/介电层对)以及NAND串130。第一半导体结构170可包括图1所示在接合
接口119之下的组件，而第二半导体结构172可包括图1所示在接合接口119之上的组件。外
围互连层122可包括导体层120，其在接合接口119与阵列互连层123的导体层124接触。外围
互连层122也可包括介电层118，其在接合接口119与阵列互连层123的介电层121接触。
层122。第二半导体结构172可包括源极导体层144、阵列互连层123、交替导体/介电质堆叠
142(具有多个导体/介电层对)以及NAND串130。第一半导体结构170可包括图1所示在接合
接口119之下的组件，而第二半导体结构172可包括图1所示在接合接口119之上的组件。外
围互连层122可包括导体层120，其在接合接口119与阵列互连层123的导体层124接触。外围
互连层122也可包括介电层118，其在接合接口119与阵列互连层123的介电层121接触。
[0065] 如图1所示，3D存储器件100还可包括位于源极导体层144之上的BEOL互连层153。在某些实施例中，BEOL互连层153包括导体层154与168、接触层148与166、一个或多个介电
层(例如介电层152)以及一个或多个衬垫层(例如衬垫层156)。BEOL互连层153可在3D存储
器件100以及外部电路之间传送电信号。在BEOL互连层153中的导体层、接触层以及衬垫层
(例如包括接合衬垫)可包括导体材料，其包含但不限于W、Co、Cu、Al、硅化物或上述的任意
组合。在BEOL互连层153中的介电层可包括介电材料，其包含但不限于氧化硅、氮化硅、低介
电常数材料或上述的任意组合。
层(例如介电层152)以及一个或多个衬垫层(例如衬垫层156)。BEOL互连层153可在3D存储
器件100以及外部电路之间传送电信号。在BEOL互连层153中的导体层、接触层以及衬垫层
(例如包括接合衬垫)可包括导体材料，其包含但不限于W、Co、Cu、Al、硅化物或上述的任意
组合。在BEOL互连层153中的介电层可包括介电材料，其包含但不限于氧化硅、氮化硅、低介
电常数材料或上述的任意组合。
[0066] BEOL互连层153可与外围器件电连接。具体而言，BEOL互连层153的接触层166可在源极导体层144的顶表面处接触源极导体层144的导通区160。TAC 162的上端可在源极导体
层144的底表面接触源极导体层144的导通区160。TAC 162的下端可接触阵列互连层123中
的接触件。
层144的底表面接触源极导体层144的导通区160。TAC 162的下端可接触阵列互连层123中
的接触件。
[0067] 在某些实施例中，BEOL互连层153也包括源极导体层144。例如，在源极导体层144中并与接触层148连接的导通区158可使阵列组件(例如NAND串130以及源极接触件132)电
连接其他电路(例如BEOL导体层154以及衬垫层156)。类似的，在源极导体层144中并与接触
层166、TAC 162、阵列互连层123以及外围互连层122连接的导通区160可使外围器件(例如
晶体管106)电连接其他电路(例如BEOL导体层168以及衬垫层156)。在某些实施例中，作为
BEOL互连层153一部分的源极导体层144可经图案化而形成任何适合的布局，以符合所要求
的阵列组件以及外围器件的互连配置中的导通区设计。
连接其他电路(例如BEOL导体层154以及衬垫层156)。类似的，在源极导体层144中并与接触
层166、TAC 162、阵列互连层123以及外围互连层122连接的导通区160可使外围器件(例如
晶体管106)电连接其他电路(例如BEOL导体层168以及衬垫层156)。在某些实施例中，作为
BEOL互连层153一部分的源极导体层144可经图案化而形成任何适合的布局，以符合所要求
的阵列组件以及外围器件的互连配置中的导通区设计。
[0068] 图2A至图2D是用以制作外围器件以及外围互连层的范例制作方法的工艺示意图。图8为制作外围器件以及外围互连层的范例方法800的流程图。图2A至图2D以及图8所描绘
的外围器件和外围互连层是图1中描绘的外围器件(例如晶体管106)和外围互连层122。应
当理解，方法800所示的步骤并非全部，且在所示的步骤之前、之后或之间，也可以执行其他
步骤。
的外围器件和外围互连层是图1中描绘的外围器件(例如晶体管106)和外围互连层122。应
当理解，方法800所示的步骤并非全部，且在所示的步骤之前、之后或之间，也可以执行其他
步骤。
[0069] 请参考图8，方法800首先进行步骤802，其中在第一衬底上形成外围器件。该第一衬底可为硅衬底。如图2A所示，外围器件形成于第一硅衬底202上。该外围器件可包括形成
在第一硅衬底202上的多个晶体管204。晶体管204可通过多个工艺步骤所形成，其包含但不
限于光刻(photolithography)、干/湿蚀刻(dry/wet etch)、薄膜沉积(thin film
deposition)、热生长(thermal growth)、注入(implantation)、化学机械研磨(chemical
mechanical polishing，CMP)或上述的任意组合。在某些实施例中，掺杂区208形成在第一
硅衬底202内，其中掺杂区208例如可做为晶体管204的源极区和/或漏极区。在某些实施例
中，绝缘区206亦形成于第一硅衬底202内。
在第一硅衬底202上的多个晶体管204。晶体管204可通过多个工艺步骤所形成，其包含但不
限于光刻(photolithography)、干/湿蚀刻(dry/wet etch)、薄膜沉积(thin film
deposition)、热生长(thermal growth)、注入(implantation)、化学机械研磨(chemical
mechanical polishing，CMP)或上述的任意组合。在某些实施例中，掺杂区208形成在第一
硅衬底202内，其中掺杂区208例如可做为晶体管204的源极区和/或漏极区。在某些实施例
中，绝缘区206亦形成于第一硅衬底202内。
[0070] 进行方法800的步骤804，如图8所示，其中在外围器件之上形成一个或多个介电层以及导体层。如图2B所示，第一介电层210可形成在第一硅衬底202上。第一介电层210可包
括接触层209，其包括MEOL接触件，以电连接于外围器件(例如晶体管204)。
括接触层209，其包括MEOL接触件，以电连接于外围器件(例如晶体管204)。
[0071] 如图2C所示，第二介电层216形成在第一介电层210上。在某些实施例中，第二介电层216为多层组合并可由多个步骤形成。例如，第二介电层216可包括导体层212与接触层
214。导体层(例如导体层212)与接触层(例如接触层209及214)可包括由一道或多道薄膜沉
积工艺所形成的导体材料，薄膜沉积工艺包括但不限于化学气相沉积(CVD)、物理气相沉积
(PVD)、原子层沉积(ALD)、电镀(electroplating)、无电电镀(electroless plating)或上
述的任意组合。形成导体层与接触层的工艺亦可包括光刻、CMP、干/湿蚀刻或上述的任意组
合。介电层(例如第一介电层210以及第二介电层216)可由薄膜沉积工艺形成，其包括但不
限于CVD、PVD、ALD或上述的任意组合。
214。导体层(例如导体层212)与接触层(例如接触层209及214)可包括由一道或多道薄膜沉
积工艺所形成的导体材料，薄膜沉积工艺包括但不限于化学气相沉积(CVD)、物理气相沉积
(PVD)、原子层沉积(ALD)、电镀(electroplating)、无电电镀(electroless plating)或上
述的任意组合。形成导体层与接触层的工艺亦可包括光刻、CMP、干/湿蚀刻或上述的任意组
合。介电层(例如第一介电层210以及第二介电层216)可由薄膜沉积工艺形成，其包括但不
限于CVD、PVD、ALD或上述的任意组合。
[0072] 进行方法800的步骤806，如图8所示，形成外围互连层的顶部介电层与顶部导体层。在步骤804与806所形成的介电层与导体层可共同视为“互连层”(例如外围互连层)。介
电层与导体层各自可为外围互连层的一部分，可传送电信号至外围器件并自外围器件输出
电信号。如图2D所示，在第二介电层216上形成第三介电层(顶部介电层)218，以及在第三介
电层218内形成顶部导体层220。于是，形成外围互连层222。导体层(例如导体层220)可包括
由一道或多道薄膜沉积工艺所形成的导体材料，薄膜沉积工艺包括但不限于CVD、PVD、ALD、
电镀、无电电镀或上述的任意组合。形成导体层以及接触层的工艺步骤亦可包括光刻、CMP、
干/湿蚀刻或上述的任意组。介电层(例如介电层218)可包括由一道或多道薄膜沉积工艺沉
积的介电层，其工艺包括但不限于CVD、PVD、ALD或上述的任意组合。
电层与导体层各自可为外围互连层的一部分，可传送电信号至外围器件并自外围器件输出
电信号。如图2D所示，在第二介电层216上形成第三介电层(顶部介电层)218，以及在第三介
电层218内形成顶部导体层220。于是，形成外围互连层222。导体层(例如导体层220)可包括
由一道或多道薄膜沉积工艺所形成的导体材料，薄膜沉积工艺包括但不限于CVD、PVD、ALD、
电镀、无电电镀或上述的任意组合。形成导体层以及接触层的工艺步骤亦可包括光刻、CMP、
干/湿蚀刻或上述的任意组。介电层(例如介电层218)可包括由一道或多道薄膜沉积工艺沉
积的介电层，其工艺包括但不限于CVD、PVD、ALD或上述的任意组合。
[0073] 图3A至图3D为用以制作阵列组件以及阵列互连层的范例制作方法的工艺示意图。图9为制作阵列组件以及阵列互连层的范例方法900的流程图。图3A‑3D以及图9描绘的阵列
组件以及阵列互连层为描绘在图1中的阵列组件(例如NAND串130)以及阵列互连层123。应
理解的是，方法900所示的步骤并非全部，且在所示的步骤之前、之后或之间，也可以执行其
他步骤。
组件以及阵列互连层为描绘在图1中的阵列组件(例如NAND串130)以及阵列互连层123。应
理解的是，方法900所示的步骤并非全部，且在所示的步骤之前、之后或之间，也可以执行其
他步骤。
[0074] 请参考图9，方法900首先进行步骤902，在第二衬底中形成绝缘区。第二衬底可为硅衬底，例如图3A中的第二硅衬底302。阵列组件可形成在第二硅衬底302上。在某些实施例
中，绝缘区304形成在第二硅衬底302中。绝缘区304可通过热生长和/或薄膜沉积所形成。可
使用图案化工艺(例如光刻以及干/湿蚀刻)来图案化第二硅衬底302中的绝缘区304。
中，绝缘区304形成在第二硅衬底302中。绝缘区304可通过热生长和/或薄膜沉积所形成。可
使用图案化工艺(例如光刻以及干/湿蚀刻)来图案化第二硅衬底302中的绝缘区304。
[0075] 进行方法900的步骤904，如图9所示，在第二衬底上形成多个介电层对(在本文中也可意指为“交替介电质堆叠”)。如图3B所示，多个成对的第介电层308以及第二介电层310
形成在第二硅衬底302上。这些介电层对可形成交替介电质堆叠306。交替介电质堆叠306可
包括交替堆叠的第一介电层308以及与第一介电层308不同的第二介电层310。在某些实施
例中，各介电层对包括一层氮化硅以及一层氧化硅。在某些实施例中，在交替介电质堆叠
306中可以比前述介电层对有更多不同材料和/或厚度的膜层。在某些实施例中，第一介电
层308可各自具有相同厚度或不同厚度。类似的，第二介电层310可各自具有相同厚度或不
同厚度。在示例中，在交替介电质堆叠306的第一多个介电质对中，各第一介电层308以及第
二介电层310的厚度范围可为约5nm至约40nm(例如5nm至40nm)。在交替介电质堆叠306的第
二多个介电质对中，各第一介电层308以及第二介电层310的厚度范围可为约10nm至约40nm
(例如10nm至40nm)。在交替介电质堆叠306的第三多个介电质对中，各第一介电层308的厚
度范围可为约5nm至约40nm(例如5nm至40nm)，且各第二介电层310的厚度范围可为约50nm
至约200nm(例如50nm至200nm)。交替介电质堆叠306可由一道或多道薄膜沉积工艺所形成，
其包括但不限于CVD、PVD、ALD或上述的任意组合。在某些实施例中，交替介电质堆叠306可
由多个导体/介电层对所取代，其中的导体/介电层对也就是交替堆叠的导体层(例如多晶
硅)以及介电层(例如氧化硅)。
形成在第二硅衬底302上。这些介电层对可形成交替介电质堆叠306。交替介电质堆叠306可
包括交替堆叠的第一介电层308以及与第一介电层308不同的第二介电层310。在某些实施
例中，各介电层对包括一层氮化硅以及一层氧化硅。在某些实施例中，在交替介电质堆叠
306中可以比前述介电层对有更多不同材料和/或厚度的膜层。在某些实施例中，第一介电
层308可各自具有相同厚度或不同厚度。类似的，第二介电层310可各自具有相同厚度或不
同厚度。在示例中，在交替介电质堆叠306的第一多个介电质对中，各第一介电层308以及第
二介电层310的厚度范围可为约5nm至约40nm(例如5nm至40nm)。在交替介电质堆叠306的第
二多个介电质对中，各第一介电层308以及第二介电层310的厚度范围可为约10nm至约40nm
(例如10nm至40nm)。在交替介电质堆叠306的第三多个介电质对中，各第一介电层308的厚
度范围可为约5nm至约40nm(例如5nm至40nm)，且各第二介电层310的厚度范围可为约50nm
至约200nm(例如50nm至200nm)。交替介电质堆叠306可由一道或多道薄膜沉积工艺所形成，
其包括但不限于CVD、PVD、ALD或上述的任意组合。在某些实施例中，交替介电质堆叠306可
由多个导体/介电层对所取代，其中的导体/介电层对也就是交替堆叠的导体层(例如多晶
硅)以及介电层(例如氧化硅)。
[0076] 进行方法900的步骤906，如图9所示，在第二衬底上形成阵列组件的多个NAND串。如图3C所示，NAND串318形成在第二硅衬底302。交替介电质堆叠306的各第一介电层308可
分别被导体层316所取代，因此形成在交替导体/介电质堆叠314中的多个导体/介电层对。
可通过对第二介电层310具有选择性的湿蚀刻去除第一介电层308以及将导体层316填入该
结构中而使导体层316取代第一介电层308。各导体层316的厚度范围可为约5nm至约40nm
(例如5nm至40nm)。导体层316可包括导体材料，其包含但不限于W、Co、Cu、Al、掺杂硅、多晶
硅、硅化物或上述的任意组合。导体层316可利用薄膜沉积工艺来填入，例如CVD、ALD、其他
适合的工艺或上述的任意组合。
分别被导体层316所取代，因此形成在交替导体/介电质堆叠314中的多个导体/介电层对。
可通过对第二介电层310具有选择性的湿蚀刻去除第一介电层308以及将导体层316填入该
结构中而使导体层316取代第一介电层308。各导体层316的厚度范围可为约5nm至约40nm
(例如5nm至40nm)。导体层316可包括导体材料，其包含但不限于W、Co、Cu、Al、掺杂硅、多晶
硅、硅化物或上述的任意组合。导体层316可利用薄膜沉积工艺来填入，例如CVD、ALD、其他
适合的工艺或上述的任意组合。
[0077] 在某些实施例中，交替导体/介电质堆叠314中的导体层316会使用来形成对应NAND串318的选择栅以及字符线。交替介电质堆叠306中的至少一些导体层316(例如，除了
顶部的导体层316与底部的导体层316以外)可各自被用来当作对应NAND串318的字符线。如
图3C所示，交替导体/介电质堆叠314中的顶部导体层(最上端的导体层)以及底部导体层
(最下端的导体层)可各自被图案化以形成对应NAND串318的漏极选择栅330以及源极选择
栅328。在某些实施例中，交替介电质堆叠306上端的一个或多个成对的第一介电层308以及
第二介电层310会被图案化，而顶部经图案化的介电层对中的第一介电层308可被对应的导
体层316所取代，因此形成漏极选择栅330。在某些实施例中，会在交替导体/介电质堆叠314
的顶部上形成额外的导体层，并将其图案化以形成对应NAND串318的漏极选择栅。
顶部的导体层316与底部的导体层316以外)可各自被用来当作对应NAND串318的字符线。如
图3C所示，交替导体/介电质堆叠314中的顶部导体层(最上端的导体层)以及底部导体层
(最下端的导体层)可各自被图案化以形成对应NAND串318的漏极选择栅330以及源极选择
栅328。在某些实施例中，交替介电质堆叠306上端的一个或多个成对的第一介电层308以及
第二介电层310会被图案化，而顶部经图案化的介电层对中的第一介电层308可被对应的导
体层316所取代，因此形成漏极选择栅330。在某些实施例中，会在交替导体/介电质堆叠314
的顶部上形成额外的导体层，并将其图案化以形成对应NAND串318的漏极选择栅。
[0078] 在某些实施例中，形成NAND串318的制作方法还包括形成一半导体通道320，垂直延伸并穿过交替导体/介电质堆叠314。在某些实施例中，形成NAND串318的制作方法还包括
在交替导体/介电质堆叠314中的半导体通道320以及多个导体/介电层对之间形成介电层
322。介电层322可为复合介电层，例如为多个介电层的组合，其包含但不限于穿隧层、储存
层以及阻挡层。
在交替导体/介电质堆叠314中的半导体通道320以及多个导体/介电层对之间形成介电层
322。介电层322可为复合介电层，例如为多个介电层的组合，其包含但不限于穿隧层、储存
层以及阻挡层。
[0079] 穿隧层可包括介电材料，其包含但不限于氧化硅、氮化硅、氮氧化硅或上述的任意组合。来自半导体信道的电子或电洞可穿过穿隧层而穿隧到NAND串318的储存层。穿隧层的
厚度(例如在NAND串318的放射方向上)范围可为约5nm至约15nm(例如5nm至15nm)。储存层
可包括用来储存电荷的材料，以进行存储操作。储存层材料包括但不限于氮化硅、氮氧化
硅、氧化硅以及氮化硅的组合或上述的任意组合。储存层的厚度(例如在NAND串318的放射
方向上)范围可为约3nm至约15nm(例如3nm至15nm)。阻挡层可包括介电材料，其包含但不限
于氧化硅或氧化硅/氮化硅/氧化硅(ONO)的组合，其具有范围为约4nm至约15nm(例如4nm至
15nm)的厚度。阻挡层可还包括低介电常数层，例如厚度范围约1nm至约5nm(例如1nm至5nm)
的Al2O3层。介电层322可通过例如ALD、CVD、PVD工艺、任何其他适合工艺或上述的任意组合
所形成。
厚度(例如在NAND串318的放射方向上)范围可为约5nm至约15nm(例如5nm至15nm)。储存层
可包括用来储存电荷的材料，以进行存储操作。储存层材料包括但不限于氮化硅、氮氧化
硅、氧化硅以及氮化硅的组合或上述的任意组合。储存层的厚度(例如在NAND串318的放射
方向上)范围可为约3nm至约15nm(例如3nm至15nm)。阻挡层可包括介电材料，其包含但不限
于氧化硅或氧化硅/氮化硅/氧化硅(ONO)的组合，其具有范围为约4nm至约15nm(例如4nm至
15nm)的厚度。阻挡层可还包括低介电常数层，例如厚度范围约1nm至约5nm(例如1nm至5nm)
的Al2O3层。介电层322可通过例如ALD、CVD、PVD工艺、任何其他适合工艺或上述的任意组合
所形成。
[0080] 在某些实施例中，形成NAND串318的制作方法还包括在NAND串318的一端形成外延层326。如图3C所示，外延层326可形成于NAND串318的下端，作为外延插塞。外延层326可为
硅层，其接触于第二硅衬底302，并可从第二硅衬底302经外延生长而形成，并且可以对其注
入到期望的掺杂浓度(level)。
硅层，其接触于第二硅衬底302，并可从第二硅衬底302经外延生长而形成，并且可以对其注
入到期望的掺杂浓度(level)。
[0081] 在某些实施例中，步骤906还包括形成一个或多个源极接触件(例如共享源极接触件)。如图3C所示，可在第二硅衬底302上形成源极接触件324，其垂直延伸并穿过交替导体/
介电质堆叠314。源极接触件324的一端可接触第二硅衬底302。在某些实施例中，源极接触
件324可经由第二硅衬底302而电连接多个NAND串318。选择栅328可形成在NAND串318的下
端以作为开关件，开启及关闭外延层326。在某些实施例中，外延层326垂直延伸并穿过部分
或整个厚度的选择栅328。源极接触件324可包括导体材料，其包含但不限于W、Co、Cu、Al、掺
杂硅、硅化物或上述的任意组合。源极接触件324的方式可包括通过干/湿蚀刻工艺以形成
穿过交替导体/介电质堆叠314的垂直开口，然后通过填入工艺而将导体材料以及其他材料
(例如介电材料)填入该开口。该开口可通过ALD、CVD、PVD、电镀、任何其他适合工艺或上述
的任意组合来充填。
介电质堆叠314。源极接触件324的一端可接触第二硅衬底302。在某些实施例中，源极接触
件324可经由第二硅衬底302而电连接多个NAND串318。选择栅328可形成在NAND串318的下
端以作为开关件，开启及关闭外延层326。在某些实施例中，外延层326垂直延伸并穿过部分
或整个厚度的选择栅328。源极接触件324可包括导体材料，其包含但不限于W、Co、Cu、Al、掺
杂硅、硅化物或上述的任意组合。源极接触件324的方式可包括通过干/湿蚀刻工艺以形成
穿过交替导体/介电质堆叠314的垂直开口，然后通过填入工艺而将导体材料以及其他材料
(例如介电材料)填入该开口。该开口可通过ALD、CVD、PVD、电镀、任何其他适合工艺或上述
的任意组合来充填。
[0082] 进行方法900的步骤908，如图9所示，在多个NAND串之上形成阵列互连层。阵列互连层可在NAND串以及3D存储器件的其他部分(例如外围器件)之间传送电信号。如图3D所
示，阵列互连层338形成在NAND串318之上。在某些实施例中，形成阵列互连层338的制作方
法包括先形成介电层334，再于介电层334中形成位线接触件335，其接触于NAND串318。介电
层334可包括一层或多层介电材料，例如氧化硅、氮化硅、氮氧化硅或上述的任意组合。可通
过在介电层334中形成开口，然后在该开口中填入导体材料以及介电材料以形成位线接触
件335。位线接触件335可包括导体材料，其包含但不限于W、Co、Cu、Al、掺杂硅、硅化物或上
述的任意组合。可通过ALD、CVD、PVD、任何其他适合的工艺或上述的任意组合而以导体材料
以及介电材料填入位线接触件335的开口。
示，阵列互连层338形成在NAND串318之上。在某些实施例中，形成阵列互连层338的制作方
法包括先形成介电层334，再于介电层334中形成位线接触件335，其接触于NAND串318。介电
层334可包括一层或多层介电材料，例如氧化硅、氮化硅、氮氧化硅或上述的任意组合。可通
过在介电层334中形成开口，然后在该开口中填入导体材料以及介电材料以形成位线接触
件335。位线接触件335可包括导体材料，其包含但不限于W、Co、Cu、Al、掺杂硅、硅化物或上
述的任意组合。可通过ALD、CVD、PVD、任何其他适合的工艺或上述的任意组合而以导体材料
以及介电材料填入位线接触件335的开口。
[0083] 在某些实施例中，形成阵列互连层338的制作方法还包括在介电层334中形成一个或多个导体层(例如导体层340)以及一个或多个接触层(例如接触层344)。导体层340以及
接触层344可包括导体材料，其包含但不限于W、Co、Cu、Al、掺杂硅、硅化物或上述的任意组
合。导体层340以及导体接触层344可通过适合的已知BEOL方法所形成。
接触层344可包括导体材料，其包含但不限于W、Co、Cu、Al、掺杂硅、硅化物或上述的任意组
合。导体层340以及导体接触层344可通过适合的已知BEOL方法所形成。
[0084] 在某些实施例中，形成阵列互连层338的制作方法还包括形成顶部导体层342以及顶部介电层336。顶部导体层342可包括导体材料，其包含但不限于W、Co、Cu、Al、掺杂硅、硅
化物或上述的任意组合。介电层336可包括介电材料，其包含但不限于氧化硅、氮化硅、氮氧
化硅或上述的任意组合。
化物或上述的任意组合。介电层336可包括介电材料，其包含但不限于氧化硅、氮化硅、氮氧
化硅或上述的任意组合。
[0085] 图4是用以连接阵列组件以及外围器件的范例制作方法的工艺示意图。图5A至图5B与图6A至图6B是形成源极导体层的多个范例制作方法的工艺示意图。图7是在源极导体
层上形成BEOL互连层的范例制作方法的工艺示意图。图10是制作具有阵列组件以及外围器
件的3D存储器件的范例方法1000的流程图。图4至图7所绘的3D存储器件以及源极导体层的
示例是在图1中描绘的3D存储器件100以及源极导体层144。应当理解的是，方法1000所示的
步骤并非全部，且在所示的任意步骤之前、之后或之间，也可以执行其他步骤。
层上形成BEOL互连层的范例制作方法的工艺示意图。图10是制作具有阵列组件以及外围器
件的3D存储器件的范例方法1000的流程图。图4至图7所绘的3D存储器件以及源极导体层的
示例是在图1中描绘的3D存储器件100以及源极导体层144。应当理解的是，方法1000所示的
步骤并非全部，且在所示的任意步骤之前、之后或之间，也可以执行其他步骤。
[0086] 如图10所示，方法1000首先进行步骤步骤1002，将阵列组件(与阵列互连层)放置于第二衬底(例如将第二衬底颠倒翻转)之下，并且将阵列互连层对准外围互连层。如图4所
示，阵列互连层338可被设置在第二硅衬底302下方。在某些实施例中，阵列互连层338与外
围互连层222的对准是通过使阵列互连层338的导体层342对准外围互连层222的导体层220
来进行。从而，当阵列组件连接于外围器件时，导体层342可接触导体层220。
示，阵列互连层338可被设置在第二硅衬底302下方。在某些实施例中，阵列互连层338与外
围互连层222的对准是通过使阵列互连层338的导体层342对准外围互连层222的导体层220
来进行。从而，当阵列组件连接于外围器件时，导体层342可接触导体层220。
[0087] 进行方法1000的步骤1004，如图10所示，使阵列互连层连接外围互连层。可对第一衬底与第二衬底进行覆晶接合(flip‑chip bonding)来将阵列互连层连接至外围互连层。
在某些实施例中，可对第一衬底与第二衬底以面对面的方式进行混合接合(hybrid
bonding)来将阵列互连层连结至外围互连层，使3D存储器件的最终结构里的阵列互连层位
于外围互连层上并与阵列互连层接触。混合接合(如“金属/介电质混合接合”)可为直接接
合的技术(如在两表面之间形成键结，而不需利用中间层，如焊料或黏着剂)，其同时形成金
属‑金属键结及介电质‑介电质键结。如图4所示，阵列互连层338可连接于外围互连层222，
因此形成接合接口403。
在某些实施例中，可对第一衬底与第二衬底以面对面的方式进行混合接合(hybrid
bonding)来将阵列互连层连结至外围互连层，使3D存储器件的最终结构里的阵列互连层位
于外围互连层上并与阵列互连层接触。混合接合(如“金属/介电质混合接合”)可为直接接
合的技术(如在两表面之间形成键结，而不需利用中间层，如焊料或黏着剂)，其同时形成金
属‑金属键结及介电质‑介电质键结。如图4所示，阵列互连层338可连接于外围互连层222，
因此形成接合接口403。
[0088] 在连结两互连层的工艺进行前或进行当中，可利用处理工艺来提升阵列互连层338与外围互连层222之间的接合强度。在某些实施例中，介电层336与介电层218分别包括
氧化硅或氮化硅。在某些实施例中，处理工艺包括对阵列互连层338表面与外围互连层222
表面进行处理的等离子处理，使两互连层表面在介电层336与介电层218之间形成化学键。
在某些实施例中，处理工艺包括对阵列互连层338表面与外围互连层222表面进行处理的湿
式处理，使两互连层表面形成的化学键能增强两介电层336与218之间的键结强度。在某些
实施例中，处理工艺包括可在温度从约250℃至约600℃(如从250℃至600℃)进行的热处理
(thermal process)。热处理可引起导体层342与导体层220之间的相互扩散(inter‑
diffusion)。从而，在连结工艺后，导体层342可与导体层220互相混合(inter‑mixed)。导体
层342与导体层220可各自包括铜。
氧化硅或氮化硅。在某些实施例中，处理工艺包括对阵列互连层338表面与外围互连层222
表面进行处理的等离子处理，使两互连层表面在介电层336与介电层218之间形成化学键。
在某些实施例中，处理工艺包括对阵列互连层338表面与外围互连层222表面进行处理的湿
式处理，使两互连层表面形成的化学键能增强两介电层336与218之间的键结强度。在某些
实施例中，处理工艺包括可在温度从约250℃至约600℃(如从250℃至600℃)进行的热处理
(thermal process)。热处理可引起导体层342与导体层220之间的相互扩散(inter‑
diffusion)。从而，在连结工艺后，导体层342可与导体层220互相混合(inter‑mixed)。导体
层342与导体层220可各自包括铜。
[0089] 进行方法1000的步骤1006，如图10所示，在NAND串之上形成源极导体层。该前述连接工艺之后，形成有交替导体/介电质堆叠(其中设有NAND串)于其上的第二衬底可以被移
除，并且源极导体层可形成在该交替导体/介电质堆叠(其中设有NAND串)上。也就是说，在
连接工艺之后，通过在第二衬底的原始位置(例如在交替导体/介电质堆叠上)形成源极导
体层，以取代第二衬底。在某些实施例中，源极导体层可被图案化以形成一个或多个绝缘
区。
除，并且源极导体层可形成在该交替导体/介电质堆叠(其中设有NAND串)上。也就是说，在
连接工艺之后，通过在第二衬底的原始位置(例如在交替导体/介电质堆叠上)形成源极导
体层，以取代第二衬底。在某些实施例中，源极导体层可被图案化以形成一个或多个绝缘
区。
[0090] 如图5A所示，在某些实施例中，第二硅衬底302(如图4所示)会被移除，而源极导体层405形成在交替导体/介电质堆叠314上。换句话说，源极导体层405可在第二硅衬底302的
原始位置处取代第二硅衬底302。源极导体层405可包括导电材料，以使源极导体层405的导
通性不受源极导体层405下方的源极选择栅328所影响。源极导体层405中的导电材料可提
供源极接触件324以及NAND串318之间的电连接。源极导体层405中的导电材料可包括但不
限于金属、金属合金及金属硅化物。在某些实施例中，源极导体层405包括一种或多种金属，
例如Cu、Co、Ni、Ti、W或任何其他适合的金属。在某些实施例中，源极导体层405包括一种或
多种金属合金，各自为Cu、Co、Ni、Ti、W其中至少两种的合金(例如TiNi合金或TiNi合金以及
TiW合金的组合)，或是任何其他适合的金属合金。在某些实施例中，源极导体层405包括一
种或多种金属硅化物，例如铜硅化物、钴硅化物、镍硅化物、钛硅化物、钨硅化物或任何其他
适合的金属硅化物。
原始位置处取代第二硅衬底302。源极导体层405可包括导电材料，以使源极导体层405的导
通性不受源极导体层405下方的源极选择栅328所影响。源极导体层405中的导电材料可提
供源极接触件324以及NAND串318之间的电连接。源极导体层405中的导电材料可包括但不
限于金属、金属合金及金属硅化物。在某些实施例中，源极导体层405包括一种或多种金属，
例如Cu、Co、Ni、Ti、W或任何其他适合的金属。在某些实施例中，源极导体层405包括一种或
多种金属合金，各自为Cu、Co、Ni、Ti、W其中至少两种的合金(例如TiNi合金或TiNi合金以及
TiW合金的组合)，或是任何其他适合的金属合金。在某些实施例中，源极导体层405包括一
种或多种金属硅化物，例如铜硅化物、钴硅化物、镍硅化物、钛硅化物、钨硅化物或任何其他
适合的金属硅化物。
[0091] 在某些实施例中，源极导体层405的厚度范围为约20nm至约50μm，例如范围为从20nm至50μm(例如20nm、30nm、40nm、50nm、60nm、70nm、80nm、90nm、100nm、110nm、120nm、
130nm、140nm、150nm、160nm、170nm、180nm、190nm、200nm、500nm、1μm、5μm、10μm、15μm、20μm、
25μm、30μm、35μm、40μm、45μm、50μm、任何以这些数值中的任一个当作范围最低值或是以这
些数值的任两个定义出的任意范围)。在某些实施例中，源极导体层405的厚度范围为约
200nm至约5μm，例如范围为从200nm至5μm(例如200nm、300nm、400nm、500nm、600nm、700nm、
800nm、900nm、1μm、2μm、3μm、4μm、5μm、任何以这些数值中的任一个当作范围最低值或是以
这些数值的任两个定义出的任意范围)。源极导体层405可由一或多道薄膜沉积工艺所形
成，其包含但不限于CVD、PVD以及ALD工艺。
130nm、140nm、150nm、160nm、170nm、180nm、190nm、200nm、500nm、1μm、5μm、10μm、15μm、20μm、
25μm、30μm、35μm、40μm、45μm、50μm、任何以这些数值中的任一个当作范围最低值或是以这
些数值的任两个定义出的任意范围)。在某些实施例中，源极导体层405的厚度范围为约
200nm至约5μm，例如范围为从200nm至5μm(例如200nm、300nm、400nm、500nm、600nm、700nm、
800nm、900nm、1μm、2μm、3μm、4μm、5μm、任何以这些数值中的任一个当作范围最低值或是以
这些数值的任两个定义出的任意范围)。源极导体层405可由一或多道薄膜沉积工艺所形
成，其包含但不限于CVD、PVD以及ALD工艺。
[0092] 图11为形成源极导体层的范例方法的流程图。应理解的是，方法1100所示的步骤并非全部，且在所示的任意步骤之前、之后或之间，也可以执行其他步骤。请参考图11，方法
1100首先进行步骤1102，将第二衬底薄化。例如，可以薄化第二硅衬底302(在图4中示出)以
使其成为薄化的硅衬底。在某些实施例中，可从第二硅衬底302的顶表面(与和交替导体/介
电质堆叠314接触的底表面相反)薄化直至绝缘区304被暴露出。也就是说，薄化的第二衬底
的厚度可与形成在第二衬底中的绝缘区相同。
1100首先进行步骤1102，将第二衬底薄化。例如，可以薄化第二硅衬底302(在图4中示出)以
使其成为薄化的硅衬底。在某些实施例中，可从第二硅衬底302的顶表面(与和交替导体/介
电质堆叠314接触的底表面相反)薄化直至绝缘区304被暴露出。也就是说，薄化的第二衬底
的厚度可与形成在第二衬底中的绝缘区相同。
[0093] 进行方法1100的步骤1104，如图11所示，移除薄化的第二衬底。可通过研磨(grinding)、湿/干蚀刻、CMP或上述的任意组合来移除薄化的第二衬底。应理解的是，在某
些实施例中可跳过步骤1102，而第二衬底(例如图4中的第二硅衬底302)可在单一工艺中被
移除，不需先被薄化。
些实施例中可跳过步骤1102，而第二衬底(例如图4中的第二硅衬底302)可在单一工艺中被
移除，不需先被薄化。
[0094] 进行方法1100的步骤1106，如图11所示，在被移除的第二衬底的原始位置处形成源极导体层。如图5A所示，源极导体层405可形成在交替导体/介电质堆叠314上，以使源极
导体层405的底表面可接触该交替导体/介电质堆叠314的顶部介电层，并且接触NAND串318
的上端(例如外延层326)以及源极接触件324的上端。
导体层405的底表面可接触该交替导体/介电质堆叠314的顶部介电层，并且接触NAND串318
的上端(例如外延层326)以及源极接触件324的上端。
[0095] 进行方法1100的步骤1108，如图11所示，图案化源极导体层。在某些实施例中，使源极导体层图案化以形成一个或多个绝缘区。在源极导体层中留下的导电材料可形成导通
区，被绝缘区所电性绝缘。如图5B所示，绝缘区407可形成在源极导体层405中。绝缘区407可
包括介电材料，其包含但不限于氧化硅、氮化硅、氮氧化硅，掺杂氧化硅、任何其他适合的介
电材料或上述的任意组合。图案化工艺(例如光刻以及干/湿蚀刻)可用来图案化源极导体
层405中的绝缘区407。然后，可以在该图案化的区域中通过介电材料的热生长和/或薄膜沉
积来形成绝缘区407。可以图案化源极导体层405以在不同配置中形成具有不同数量导通区
以及绝缘区的任何合适的布局。源极导体层405中导通区以及绝缘区的不同布局可以用来
驱动各种结构中的存储阵列，例如在单一存储块、多个存储块或一个存储块的一部分(例如
一个或多个存储指)中的NAND串阵列。在NAND串318以及源极接触件324之间的电连接之外，
形成在源极导体层405的导通区可提供额外的电连接，例如提供外围器件以及BEOL互连结
构之间的电连接以及阵列组件以及BEOL互连结构之间的电连接。
区，被绝缘区所电性绝缘。如图5B所示，绝缘区407可形成在源极导体层405中。绝缘区407可
包括介电材料，其包含但不限于氧化硅、氮化硅、氮氧化硅，掺杂氧化硅、任何其他适合的介
电材料或上述的任意组合。图案化工艺(例如光刻以及干/湿蚀刻)可用来图案化源极导体
层405中的绝缘区407。然后，可以在该图案化的区域中通过介电材料的热生长和/或薄膜沉
积来形成绝缘区407。可以图案化源极导体层405以在不同配置中形成具有不同数量导通区
以及绝缘区的任何合适的布局。源极导体层405中导通区以及绝缘区的不同布局可以用来
驱动各种结构中的存储阵列，例如在单一存储块、多个存储块或一个存储块的一部分(例如
一个或多个存储指)中的NAND串阵列。在NAND串318以及源极接触件324之间的电连接之外，
形成在源极导体层405的导通区可提供额外的电连接，例如提供外围器件以及BEOL互连结
构之间的电连接以及阵列组件以及BEOL互连结构之间的电连接。
[0096] 图12是形成源极导体层的另一范例方法的流程图。应当理解的是，方法1200所示的步骤并非全部，且在所示的任意步骤之前、之后或之间，也可以执行其他步骤。请参考图
12，方法1200首先进行步骤1202，将第二衬底薄化。例如，可以薄化第二硅衬底302(示于图
4)以使其成为薄化的第二硅衬底417(示于图6A)。在某些实施例中，在某些实施例中，可从
第二硅衬底302的上表面(相对形成有NAND串318的底表面)薄化直至绝缘区304被暴露出。
也就是说，薄化的第二硅衬底417的厚度可与形成在第二硅衬底302中的绝缘区304相同。然
后，第二衬底可经由研磨、湿/干蚀刻、CMP或上述的任意组合而薄化。
12，方法1200首先进行步骤1202，将第二衬底薄化。例如，可以薄化第二硅衬底302(示于图
4)以使其成为薄化的第二硅衬底417(示于图6A)。在某些实施例中，在某些实施例中，可从
第二硅衬底302的上表面(相对形成有NAND串318的底表面)薄化直至绝缘区304被暴露出。
也就是说，薄化的第二硅衬底417的厚度可与形成在第二硅衬底302中的绝缘区304相同。然
后，第二衬底可经由研磨、湿/干蚀刻、CMP或上述的任意组合而薄化。
[0097] 进行方法1200的步骤1204，如图12所示，在薄化的第二衬底上形成金属层。如图6A所示，金属层419可形成在薄化的第二硅衬底417的上侧。金属层419可包括Co、Ni、Ti、W、任
何其他可形成金属硅化物的适合金属、或上述的任意组合。金属层419可由一道或多道薄膜
沉积工艺所形成，其包含但不限于CVD、PVD、ALD或上述的任意组合。在某些实施例中，金属
层419的厚度至少为约2nm(例如至少2nm)，例如范围为约2nm至约500nm(例如2nm至500nm)。
金属层419的厚度可为适合后续硅化工艺的足够厚度。
何其他可形成金属硅化物的适合金属、或上述的任意组合。金属层419可由一道或多道薄膜
沉积工艺所形成，其包含但不限于CVD、PVD、ALD或上述的任意组合。在某些实施例中，金属
层419的厚度至少为约2nm(例如至少2nm)，例如范围为约2nm至约500nm(例如2nm至500nm)。
金属层419的厚度可为适合后续硅化工艺的足够厚度。
[0098] 进行方法1200的步骤1206，如图12所示，形成金属硅化物层。可以以薄化的第二衬底中的硅以及金属层中的金属之间的反应为基础而形成该金属硅化物层。如图6B所示，源
极导体层421可为金属硅化物层，其可以通过以薄化的第二硅衬底417以及金属层419的反
应为基础的硅化工艺而形成。金属硅化物层的所形成可通过热处理(thermal treatment，
例如退火(annealing)、烧结(sintering)或任何其他适合的工艺)，而产生金属‑硅合金(亦
即硅化物)。退火工艺可包括例如快速热退火(rapid thermal annealing，RTA)以及雷射退
火(laser annealing)。绝缘区304中的介电材料不能与金属层419中的金属。因此，绝缘区
304可保留于源极导体层421中。在某些实施例中，在硅化工艺之后，金属层419中未反应的
部分可以从源极导体层421移除。此移除金属层419中未反应的部分可通过湿蚀刻、干蚀刻
或任何其他适合的工艺所进行。
极导体层421可为金属硅化物层，其可以通过以薄化的第二硅衬底417以及金属层419的反
应为基础的硅化工艺而形成。金属硅化物层的所形成可通过热处理(thermal treatment，
例如退火(annealing)、烧结(sintering)或任何其他适合的工艺)，而产生金属‑硅合金(亦
即硅化物)。退火工艺可包括例如快速热退火(rapid thermal annealing，RTA)以及雷射退
火(laser annealing)。绝缘区304中的介电材料不能与金属层419中的金属。因此，绝缘区
304可保留于源极导体层421中。在某些实施例中，在硅化工艺之后，金属层419中未反应的
部分可以从源极导体层421移除。此移除金属层419中未反应的部分可通过湿蚀刻、干蚀刻
或任何其他适合的工艺所进行。
[0099] 源极导体层421中的金属硅化物材料可依据金属层419中的该金属材料而定。例如，当金属层419包括Co、Ni、Ti或W时，那么源极导体层421会对应包括钴硅化物、镍硅化物、
钛硅化物或钨硅化物。在某些实施例中，源极导体层421中的金属硅化物材料为导电材料，
其具有够高的导电性以使源极导体层421的导通不会被源极选择栅328所影响，并且源极导
体层421可电连接NAND串318以及源极接触件324。在某些实施例中，源极导体层421中的金
4 4
属硅化物材料的导电性在约20℃下至少为约1×10S/m(例如在20℃下至少为1×10S/m)，
4 7 4
例如在约20℃下之范围为约1×10S/m至约1×10S/m(例如在20℃下的范围为1×10 S/m至
7
1×10S/m at 20℃)。
钛硅化物或钨硅化物。在某些实施例中，源极导体层421中的金属硅化物材料为导电材料，
其具有够高的导电性以使源极导体层421的导通不会被源极选择栅328所影响，并且源极导
体层421可电连接NAND串318以及源极接触件324。在某些实施例中，源极导体层421中的金
4 4
属硅化物材料的导电性在约20℃下至少为约1×10S/m(例如在20℃下至少为1×10S/m)，
4 7 4
例如在约20℃下之范围为约1×10S/m至约1×10S/m(例如在20℃下的范围为1×10 S/m至
7
1×10S/m at 20℃)。
[0100] 如图6B所示，在形成源极导体层421之前先形成的绝缘区304可保留在源极导体层421中，而被绝缘区304所电性绝缘的导通区包括由硅化工艺所形成的金属硅化物。也就是
说，在某些实施例中，在形成金属硅化物层之前可先图案化源极导体层421中的导通区以及
绝缘区(例如方法900中的步骤902)。在某些实施例中，是在形成金属硅化物层之后进行额
外的图案化工艺(也就是直接图案化源极导体层421)以形成额外的绝缘区(未示于第6B
图)。例如，进行方法1200的步骤1208，如图12所示，图案化金属硅化物层以形成绝缘区与被
绝缘区电性绝缘的导通区。应理解的是，在某些实施例中，在第二衬底(例如绝缘区304)中
的绝缘区并非必须，且源极导体层421中的绝缘区可通过在硅化工艺之后图案化源极导体
层421所形成。
说，在某些实施例中，在形成金属硅化物层之前可先图案化源极导体层421中的导通区以及
绝缘区(例如方法900中的步骤902)。在某些实施例中，是在形成金属硅化物层之后进行额
外的图案化工艺(也就是直接图案化源极导体层421)以形成额外的绝缘区(未示于第6B
图)。例如，进行方法1200的步骤1208，如图12所示，图案化金属硅化物层以形成绝缘区与被
绝缘区电性绝缘的导通区。应理解的是，在某些实施例中，在第二衬底(例如绝缘区304)中
的绝缘区并非必须，且源极导体层421中的绝缘区可通过在硅化工艺之后图案化源极导体
层421所形成。
[0101] 在形成金属硅化物层之后，图案化工艺(例如光刻以及干/湿蚀刻)可以用来图案化源极导体层421。然后，可以在图案化区域经由热生长和/或薄膜沉积介电材料而形成绝
缘区。绝缘区可包括介电材料，例如氧化硅、氮化硅、氮氧化硅，掺杂氧化硅、任何其他适合
的介电材料或上述的任意组合。在源极导体层421中的绝缘区形成后可以定义出多个导通
区的布局。源极导体层421中的导通区以及绝缘区的不同布局可用来驱动各种结构中的存
储阵列，例如在单一存储块、多个存储块或一个存储块中的一部分(例如一个或多个存储
指)的NAND串阵列。除了提供NAND串318以及源极接触件324之间的电连接以外，形成于源极
导体层421中的导通区可提供其他额外的电连接，例如在外围器件以及BEOL互连结构之间
以及在阵列组件以及BEOL互连结构之间的电连接。
缘区。绝缘区可包括介电材料，例如氧化硅、氮化硅、氮氧化硅，掺杂氧化硅、任何其他适合
的介电材料或上述的任意组合。在源极导体层421中的绝缘区形成后可以定义出多个导通
区的布局。源极导体层421中的导通区以及绝缘区的不同布局可用来驱动各种结构中的存
储阵列，例如在单一存储块、多个存储块或一个存储块中的一部分(例如一个或多个存储
指)的NAND串阵列。除了提供NAND串318以及源极接触件324之间的电连接以外，形成于源极
导体层421中的导通区可提供其他额外的电连接，例如在外围器件以及BEOL互连结构之间
以及在阵列组件以及BEOL互连结构之间的电连接。
[0102] 请再参考图10，进行方法1000的步骤1008，在源极导体层之上形成BEOL互连层。如图7所示，在源极导体层405/421之上形成BEOL互连层702。BEOL互连层702可包括介电层
409、一个或多个接触层411、一个或多个导体层413以及衬垫层415。介电层409可以是由不
同工艺步骤形成的多个介电层的组合。接触层411、导体层413以及衬垫层415可包括导体材
料，其包含但不限于W、Co、Cu、Al、掺杂硅、硅化物或上述的任意组合。介电层409可包括介电
材料，其包含但不限于氧化硅、氮化硅、氮氧化硅，低介电常数材料或上述的任意组合。在某
些实施例中，衬垫层415电连接于外部电路或组件，以在连接的阵列/外围器件以及外部电
路或组件之间传送电信号。在某些实施例中，BEOL互连层702(例如接触层411)电连接源极
导体层405/421(例如接触源极导体层405/421的导通区的顶表面)。
409、一个或多个接触层411、一个或多个导体层413以及衬垫层415。介电层409可以是由不
同工艺步骤形成的多个介电层的组合。接触层411、导体层413以及衬垫层415可包括导体材
料，其包含但不限于W、Co、Cu、Al、掺杂硅、硅化物或上述的任意组合。介电层409可包括介电
材料，其包含但不限于氧化硅、氮化硅、氮氧化硅，低介电常数材料或上述的任意组合。在某
些实施例中，衬垫层415电连接于外部电路或组件，以在连接的阵列/外围器件以及外部电
路或组件之间传送电信号。在某些实施例中，BEOL互连层702(例如接触层411)电连接源极
导体层405/421(例如接触源极导体层405/421的导通区的顶表面)。
[0103] 应理解的是，在某些实施例中，形成阵列组件/阵列互连层以及形成外围器件/外围互连层的顺序可以调整，或者阵列组件/阵列互连层的制作以及该外围器件/外围互连层
的制作可以并行。再者，根据某些实施例，在交替导体/介电质堆叠上形成源极导体层以及
连接阵列组件与外围器件的顺序可以调整。在某些实施例中，在连接阵列组件以及外围器
件之前，先在交替导体/介电质堆叠上形成源极导体层。在一示例中，在第二衬底上形成
NAND串之后，可以先成源极导体层以取代第二衬底，然后再形成阵列互连层。在另一示例
中，在第二衬底上形成NAND串之后，可先形成阵列互连层，然后可形成源极导体层以取代第
二衬底。一般而言，不限制形成源极导体层的时机，其可以在本文揭示的3D存储器件(例如
3D存储器件100)制作方法的工艺中任何适合的时机进行。
的制作可以并行。再者，根据某些实施例，在交替导体/介电质堆叠上形成源极导体层以及
连接阵列组件与外围器件的顺序可以调整。在某些实施例中，在连接阵列组件以及外围器
件之前，先在交替导体/介电质堆叠上形成源极导体层。在一示例中，在第二衬底上形成
NAND串之后，可以先成源极导体层以取代第二衬底，然后再形成阵列互连层。在另一示例
中，在第二衬底上形成NAND串之后，可先形成阵列互连层，然后可形成源极导体层以取代第
二衬底。一般而言，不限制形成源极导体层的时机，其可以在本文揭示的3D存储器件(例如
3D存储器件100)制作方法的工艺中任何适合的时机进行。
[0104] 本公开内容不同实施例提供具有源极导体层的3D存储器件，其取代其他3D存储器件中所使用的该衬底中的硅通道。通过以本文揭示的形成源极导体层的导电材料(例如金
属、金属合金和/或金属硅化物)来取代硅，可以降低3D存储器件的源极侧(例如在共享源极
接触件以及NAND串之间)的电阻，因此可以增加该组件操作速度。在某些实施例中，源极选
择栅的抹除操作的导通机制可以经由GIDL所驱动。
属、金属合金和/或金属硅化物)来取代硅，可以降低3D存储器件的源极侧(例如在共享源极
接触件以及NAND串之间)的电阻，因此可以增加该组件操作速度。在某些实施例中，源极选
择栅的抹除操作的导通机制可以经由GIDL所驱动。
[0105] 再者，与硅衬底相比，本文所揭示的源极导体层可以更易于在任何适合的布局(例如在不同的绝缘区)中进行图案化，因此能如所要求的驱动单一存储块、多重存储块或一个
存储块的一部分，从而可以增强对应存储阵列的外围器件的驱动能力。由于其导电性质，本
文所揭示的源极导体层可以被图案化并使用为互连层(例如BEOL互连的一部分)。
存储块的一部分，从而可以增强对应存储阵列的外围器件的驱动能力。由于其导电性质，本
文所揭示的源极导体层可以被图案化并使用为互连层(例如BEOL互连的一部分)。
[0106] 在某些实施例中，NAND存储器件包括衬底、交替导体/介电质堆叠、NAND串、源极导体层及源极接触件。交替导体/介电质堆叠包括多个导体/介电质对位于衬底之上。该NAND
串垂直延伸并穿过交替导体/介电质堆叠。源极导体层位于交替导体/介电质堆叠之上并接
触NAND串的第一端。源极接触件包括接触该源极导体层的第一端。NAND串经由源极导体层
而电连接源极接触件。
串垂直延伸并穿过交替导体/介电质堆叠。源极导体层位于交替导体/介电质堆叠之上并接
触NAND串的第一端。源极接触件包括接触该源极导体层的第一端。NAND串经由源极导体层
而电连接源极接触件。
[0107] 在某些实施例中，3D存储器件包括衬底、位于衬底上的外围器件、分别垂直延伸在外围器件之上的多个存储串以及在多个存储串之上的源极导体层。多个存储串的上端各自
接触源极导体层的第一表面。
接触源极导体层的第一表面。
[0108] 某些实施例揭示了形成NAND存储器件的方法。在第一衬底上形成交替导体/介电质堆叠。形成NAND串与源极接触件，此两者垂直延伸并穿过交替导体/介电质堆叠。以源极
导体层取代第一衬底，使源极导体层接触NAND串的第一端与源极接触件的第一端，并且
NAND串经由源极导体层而电连接源极接触件。
导体层取代第一衬底，使源极导体层接触NAND串的第一端与源极接触件的第一端，并且
NAND串经由源极导体层而电连接源极接触件。
[0109] 某些实施例揭示了形成3D存储器件的方法。在第一衬底上形成交替导体/介电质堆叠。形成多个存储串，垂直延伸并穿过交替导体/介电质堆叠，使多个存储串的第一端各
自接触第一衬底的第一表面。移除第一衬底。形成源极导体层，使多个存储串的各第一端接
触源极导体层的第一表面。
自接触第一衬底的第一表面。移除第一衬底。形成源极导体层，使多个存储串的各第一端接
触源极导体层的第一表面。
[0110] 某些实施例揭示了形成3D存储器件的方法。在第一衬底上形成交替导体/介电质堆叠。在第一衬底的第一侧上形成多个存储串，垂直延伸并穿过交替导体/介电质堆叠。从
第一衬底的第二侧薄化第一衬底。在薄化的第一衬底的第二侧上形成金属层。基于金属层
的至少一部分与薄化的第一衬底之间反应，形成源极导体层。
第一衬底的第二侧薄化第一衬底。在薄化的第一衬底的第二侧上形成金属层。基于金属层
的至少一部分与薄化的第一衬底之间反应，形成源极导体层。
[0111] 以上对具体实施例的描述将充分揭示本公开内容的一般性质，其他人可以无需过度实验就通过应用相关领域技术范围内的知识，轻易地针对各种应用对特定实施例进行调
整和/或修改，而不背离本公开内容的一般概念。因此，基于这里给出的教导及指导，这样的
修改及调整仍应属于本公开内容的实施例的均等意涵及范围内。应该理解的是，本文中的
措辞或术语是为了描述的目的而非限制的目的，使得本说明书的术语或措辞将由相关领域
技术人员根据教导及指导来解释。
整和/或修改，而不背离本公开内容的一般概念。因此，基于这里给出的教导及指导，这样的
修改及调整仍应属于本公开内容的实施例的均等意涵及范围内。应该理解的是，本文中的
措辞或术语是为了描述的目的而非限制的目的，使得本说明书的术语或措辞将由相关领域
技术人员根据教导及指导来解释。
[0112] 以上本公开内容的实施例已借助于功能构建块来描述，该功能构建块示出了特定功能及其关系的实现。为了描述的方便，这些功能构建块的边界/范围在本文中是被任意定
义的，在适当地实现所指定的功能及关系时，可以定义出替代边界/范围。
义的，在适当地实现所指定的功能及关系时，可以定义出替代边界/范围。
[0113] 发明内容及摘要部分可以阐述发明人所设想的本公开内容的一个或多个的示范性实施例，但并非全部的示范性实施例，并且因此不旨在以任何方式限制本公开内容及所
附权利要求的范围。
附权利要求的范围。
[0114] 本公开内容的广度及范围不应受上述任何示范性实施例所限制，而应仅根据以下权利要求及其均等物来限定。