半导体器件制造方法转让专利
申请号 : CN201980001291.7
文献号 : CN111557047B
文献日 : 2021-07-09
发明人 : 王启光 , 吴功莲
申请人 : 长江存储科技有限责任公司
摘要 :
权利要求 :
1.一种半导体器件,包括:
在所述半导体器件的衬底之上沿垂直方向堆叠的晶体管串,所述半导体器件具有沿所述垂直方向延伸的沟道结构,所述晶体管串包括分别沿所述沟道结构的从下到上的第一部分、第二部分和第三部分布置的第一晶体管子串、第二晶体管子串和第三晶体管子串,其中,所述第一晶体管子串、所述第二晶体管子串和所述第三晶体管子串中的晶体管的栅极结构通过相应的第一绝缘层、第二绝缘层和第三绝缘层隔开,所述第二绝缘层位于所述第一绝缘层之上,所述第三绝缘层位于所述第二绝缘层之上,并且所述第二绝缘层具有比所述第三绝缘层的蚀刻速率高的蚀刻速率,其中,在形成用于容纳所述沟道结构的所述第二部分的过孔时,执行了额外的蚀刻工艺,以降低所述沟道结构的所述第二部分的底侧处的临界尺寸与所述沟道结构的所述第一部分的顶侧处的临界尺寸之间的不连续性。
2.根据权利要求1所述的半导体器件,其中,所述沟道结构的所述第二部分的底侧处的临界尺寸与所述沟道结构的所述第一部分的顶侧处的临界尺寸之间的不连续性小于阈值,其中所述沟道结构的所述第二部分的底侧处的临界尺寸与所述沟道结构的所述第一部分的顶侧处的临界尺寸之间的所述不连续性由所述沟道结构的所述第二部分的底侧处的临界尺寸与所述沟道结构的所述第一部分的顶侧处的临界尺寸之差的绝对值与所述沟道结构的所述第一部分的顶侧处的临界尺寸的比值来表示。
3.根据权利要求2所述的半导体器件,其中,所述沟道结构的所述第三部分的底侧处的临界尺寸与所述沟道结构的所述第二部分的顶侧处的临界尺寸之间的不连续性小于所述阈值,其中所述沟道结构的所述第三部分的底侧处的临界尺寸与所述沟道结构的所述第二部分的顶侧处的临界尺寸之间的所述不连续性由所述沟道结构的所述第三部分的底侧处的临界尺寸与所述沟道结构的所述第二部分的顶侧处的临界尺寸之间的差值的绝对值与所述沟道结构的所述第二部分的顶侧处的临界尺寸的比值来表示。
4.根据权利要求3所述的半导体器件,其中,所述阈值处于0.05和0.15之间。
5.根据权利要求1所述的半导体器件,其中,所述第二绝缘层的体积质量密度低于所述第三绝缘层的体积质量密度。
6.根据权利要求5所述的半导体器件,其中,所述第二绝缘层是通过高密度等离子体化学气相沉积形成的氧化硅,所述第三绝缘层是基于四乙氧基硅烷(TEOS)形成的氧化硅。
7.根据权利要求1所述的半导体器件,其中,所述第二绝缘层的材料成分不同于所述第三绝缘层的材料成分。
8.根据权利要求1所述的半导体器件,其中,所述第二晶体管子串中的晶体管的数量与所述第二晶体管子串中的晶体管的数量和所述第三晶体管子串中的晶体管的数量之和的比介于10%和30%之间。
9.根据权利要求1所述的半导体器件,其中,所述第一绝缘层和所述第三绝缘层具有基本上等同的蚀刻速率。
10.一种用于制造半导体器件的方法,包括:在包括交替的第一绝缘层和第一栅极层的第一堆叠体的第一过孔中填充牺牲层,所述第一堆叠体位于所述半导体器件的衬底之上,所述第一过孔的初始顶部临界尺寸CD2init大于初始底部临界尺寸CD1init;
在所述第一堆叠体之上沿垂直方向形成包括交替的第二绝缘层和第二栅极层的第二堆叠体;
在所述第二堆叠体之上沿所述垂直方向形成包括交替的第三绝缘层和第三栅极层的第三堆叠体,其中,所述第二绝缘层以比所述第三绝缘层快的速率蚀刻,并且所述第二栅极层以比所述第三栅极层快的速率蚀刻;以及在所述第一堆叠体、所述第二堆叠体和所述第三堆叠体中形成过孔,所述过孔包括位于相应的第一堆叠体、第二堆叠体和第三堆叠体中的第一过孔、第二过孔和第三过孔,其中,在形成所述第二过孔时,执行了额外的蚀刻工艺,以降低所述第二过孔的底侧处的临界尺寸与所述第一过孔的顶侧处的临界尺寸之间的不连续性。
11.根据权利要求10所述的方法,其中,形成所述过孔进一步包括:去除所述第二堆叠体和所述第三堆叠体的部分,以形成包括所述第二过孔和所述第三过孔的组合过孔,所述组合过孔位于所述第一过孔之上,其中,所述组合过孔的初始底部临界尺寸CD3init小于CD2init,并且初始不连续性是CD2init和CD3init之间的不连续性;
蚀刻所述第二堆叠体的额外部分,以扩大所述第二过孔并且将所述初始不连续性降低为所述组合过孔的最终底部临界尺寸和所述第一过孔的最终顶部临界尺寸之间的最终不连续性,其中,所述第二绝缘层以比所述第三绝缘层快的速率蚀刻,并且所述第二栅极层以比所述第三栅极层快的速率蚀刻;以及从所述第一过孔去除所述牺牲层。
12.根据权利要求11所述的方法,其中,形成所述过孔进一步包括:在蚀刻所述第二堆叠体的额外部分的同时,去除所述第三堆叠体的额外部分,所述第三过孔的底侧处的临界尺寸与所述第二过孔的顶侧处的临界尺寸之间的不连续性小于CD2init和CD3init之间的初始不连续性。
13.根据权利要求10所述的方法,其中,所述第二绝缘层的体积质量密度低于所述第三绝缘层的体积质量密度,并且所述第二栅极层的体积质量密度低于所述第三栅极层的体积质量密度。
14.根据权利要求13所述的方法,其中形成所述第二堆叠体包括通过高密度等离子体化学气相沉积来沉积氧化硅作为所述第二绝缘层以及沉积多晶硅作为所述第二栅极层;以及形成所述第三堆叠体包括由TEOS形成氧化硅作为所述第三绝缘层以及形成氮化硅作为所述第三栅极层。
15.根据权利要求10所述的方法,其中,所述第二绝缘层的材料成分不同于所述第三绝缘层的材料成分,并且/或者所述第二栅极层的材料成分不同于所述第三栅极层的材料成分。
16.根据权利要求10所述的方法,进一步包括:在所述过孔中形成包括沟道层和栅极电介质结构的沟道结构,所述沟道结构包括分别位于所述第一过孔、所述第二过孔和所述第三过孔中的第一部分、第二部分和第三部分;以及
通过分别采用栅极金属材料代替所述第一栅极层、所述第二栅极层和所述第三栅极层而形成第一栅极结构、第二栅极结构和第三栅极结构,所述沟道结构的所述第一部分、所述第二部分和所述第三部分以及对应的第一栅极结构、第二栅极结构和第三栅极结构分别形成了晶体管串的第一晶体管子串、第二晶体管子串和第三晶体管子串。
17.根据权利要求16所述的方法,其中,所述第二晶体管子串中的晶体管的数量与所述第二晶体管子串中的晶体管的数量和所述第三晶体管子串中的晶体管的数量之和的比处于10%和30%之间。
18.根据权利要求10所述的方法,其中,所述第一绝缘层和所述第三绝缘层具有基本上等同的蚀刻速率,并且所述第一栅极层和所述第三栅极层具有基本上等同的蚀刻速率。
19.一种用于制造半导体器件的方法,包括:在第一堆叠体之上沿垂直方向形成第二堆叠体,所述第二堆叠体包括交替的第二绝缘层和第二栅极层;
在所述第二堆叠体之上沿所述垂直方向形成第三堆叠体,所述第三堆叠体包括交替的第三绝缘层和第三栅极层,其中,所述第二绝缘层以比所述第三绝缘层快的速率蚀刻,并且所述第二栅极层以比所述第三栅极层快的速率蚀刻;以及在所述第一堆叠体、所述第二堆叠体和第三堆叠体中形成过孔,所述过孔包括位于相应的第一堆叠体、第二堆叠体和第三堆叠体中的第一过孔、第二过孔和第三过孔,其中,在形成所述第二过孔时,执行了额外的蚀刻工艺,以降低所述第二过孔的底侧处的临界尺寸与所述第一过孔的顶侧处的临界尺寸之间的不连续性。
20.根据权利要求19所述的方法,其中,所述第二过孔的底侧处的临界尺寸与所述第一过孔的顶侧处的临界尺寸之间的不连续性小于阈值,其中所述第二过孔的底侧处的临界尺寸与所述第一过孔的顶侧处的临界尺寸之间的所述不连续性由所述第二过孔的底侧处的临界尺寸与所述第一过孔的顶侧处的临界尺寸之间的差值的绝对值与所述第一过孔的顶侧处的临界尺寸的比值来表示。
21.根据权利要求20所述的方法,其中,所述第三过孔的底侧处的临界尺寸与所述第二过孔的顶侧处的临界尺寸之间的不连续性小于所述阈值,其中所述第三过孔的底侧处的临界尺寸与所述第二过孔的顶侧处的临界尺寸之间的所述不连续性由所述第三过孔的底侧处的临界尺寸与所述第二过孔的顶侧处的临界尺寸之间的差值的绝对值与所述第二过孔的顶侧处的临界尺寸的比值来表示。
说明书 :
半导体器件制造方法
背景技术
杂的制造工艺。随着3D NAND存储器件向具有更多的存储单元层从而以更低的每比特成本
实现更高密度的配置变迁,对结构及其制造方法的改进变得越来越面临挑战。
发明内容
管串包括分别沿所述沟道结构的第一部分、第二部分和第三部分布置的第一晶体管子串、
第二晶体管子串和第三晶体管子串。所述第一子串、所述第二子串和所述第三子串中的晶
体管的栅极结构通过相应的第一绝缘层、第二绝缘层和第三绝缘层隔开,并且所述第二绝
缘层具有比所述第三绝缘层的蚀刻速率高的蚀刻速率。
述沟道结构的第二部分的顶侧的CD之间的不连续性小于所述阈值。所述阈值可以处于0.05
和0.15之间。
述第三绝缘层是基于四乙氧基硅烷(TEOS)形成的氧化硅。
三绝缘层可以具有基本等同的蚀刻速率。
所述半导体器件的衬底之上,所述第一过孔的初始顶部CD(CD2init)大于初始底部CD
(CD1init)。所述方法包括在所述第一堆叠体之上沿垂直方向形成包括交替的第二绝缘层和
第二栅极层的第二堆叠体以及在第二堆叠体之上沿所述垂直方向形成包括交替的第三绝
缘层和第三栅极层的第三堆叠体。所述第二绝缘层以比所述第三绝缘层快的速率蚀刻,所
述第二栅极层以比所述第三栅极层快的速率蚀刻。所述方法进一步包括在所述第一堆叠
体、第二堆叠体和第三堆叠体中形成过孔,所述过孔包括位于相应的第一堆叠体、第二堆叠
体和第三堆叠体中的第一过孔、第二过孔和第三过孔。
第一过孔以上,所述组合过孔的初始底部CD(CD3init)小于CD2init,并且初始不连续性介于
CD2init和CD3init之间。形成所述过孔进一步包括蚀刻所述第二堆叠体的额外部分,以扩大所
述第二过孔,从而将所述初始不连续性降低为所述组合过孔的最终底部CD和所述第一过孔
的最终顶部CD之间的最终不连续性,其中,所述第二绝缘层以比所述第三绝缘层快的速率
蚀刻,并且所述第二栅极层以比所述第三栅极层快的速率蚀刻。形成所述过孔进一步包括
从所述第一过孔去除所述牺牲层。
的CD之间的不连续性小于CD2init和CD3init之间的初始不连续性。
作为所述第二绝缘层以及沉积多晶硅作为所述第二栅极层,形成所述第三堆叠体包括由
TEOS形成氧化硅作为所述第三绝缘层以及形成氮化硅作为所述第三栅极层。
过孔中的第一部分、第二部分和第三部分。所述方法包括通过分别采用栅极金属材料代替
所述第一栅极层、所述第二栅极层和所述第三栅极层而形成第一栅极结构、第二栅极结构
和第三栅极结构,其中,所述沟道结构的第一部分、第二部分和第三部分以及对应的第一栅
极结构、第二栅极结构和第三栅极结构分别形成了晶体管串的第一晶体管子串、第二晶体
管子串和第三晶体管子串。
层。所述方法进一步包括:在所述第二堆叠体之上沿所述垂直方向形成第三堆叠体,所述第
三堆叠体包括交替的第三绝缘层和第三栅极层,其中,所述第二绝缘层以比所述第三绝缘
层快的速率蚀刻,并且所述第二栅极层以比所述第三栅极层快的速率蚀刻;以及在所述第
一、所述第二堆叠体和所述第三堆叠体中形成过孔。所述过孔包括位于相应的所述第一堆
叠体、所述第二堆叠体和所述第三堆叠体中的第一过孔、第二过孔和第三过孔。在示例中,
所述第二过孔的底侧的CD与所述第一过孔的顶侧的CD之间的不连续性小于阈值。在示例
中,所述第三过孔的底侧的CD与所述第二过孔的顶侧的CD之间的不连续性小于所述阈值。
附图说明
任意增大或者缩小各种特征的尺寸。
具体实施方式
成限制。例如,下文的描述当中的在第二特征上或之上形成第一特征可以包括将所述第一
特征和第二特征形成为直接接触的实施例,还可以包括可以在所述第一特征和第二特征之
间形成额外的特征从而使得所述第一特征和第二特征可以不直接接触的实施例。此外,本
公开可以在各个示例中重复附图标记和/或字母。这种重复的目的是为了简化和清楚的目
的,其本身并不指示所讨论的各种实施例和/或配置之间的关系。
术语意在包含除了附图所示的取向之外的处于使用或操作中的装置的不同取向。所述设备
可以具有其他取向(旋转90度或者处于其他取向上),并照样相应地解释文中采用的空间相
对描述词。
着晶体管密度(即,单位面积的晶体管的数量)的增大以及过孔变得更深,可能采用多个蚀
刻工艺形成所述过孔,从而(例如)形成所述过孔的下部和上部。然而,宽度不连续性(又称
为不连续性)可能出现在分隔过孔的下部和上部的边界处,从而在过孔的侧壁轮廓上产生
锐利边缘或阶梯。相应地,随后形成的沟道结构中的层可能在所述边界附近具有非均匀厚
度,因而可能对半导体器件的器件性能造成不利影响。
叠体的其他部分不同的蚀刻速率的一种或多种材料制成。
方向103堆叠的多个晶体管(例如,晶体管121b‑121q),以提高晶体管密度。串102具有沿侧
壁160形成的沟道结构165,所述侧壁160沿串102中的过孔(未示出)。沟道结构165沿垂直方
向103延伸。如图所示,垂直方向103可以垂直于衬底101的工作表面或工作面。
二子串102(2)和第三子串102(3)中的晶体管121b‑121q的栅极结构153b‑153q通过相应的
第一绝缘层124、第二绝缘层224和第三绝缘层324隔开。第一绝缘层124、第二绝缘层224和
第三绝缘层324可以使栅极结构153b‑153q相互电隔离以及使栅极结构153b‑153q与半导体
器件100中的其他结构电隔离。第一绝缘层124、第二绝缘层224和第三绝缘层324可以包括
任何适当的绝缘材料,例如氧化硅、碳氧化硅(SiCO)、氧化锗硅(SiGeO2)。
三绝缘层324的密度,因而第二绝缘层224的蚀刻速率可以高于第三绝缘层324的蚀刻速率。
例如,第二绝缘层224是通过高密度等离子体化学气相沉积(CVD)形成的氧化硅,因而不如
第三绝缘层324(例如,基于四乙氧基硅烷(TEOS)形成的氧化硅)致密。或者或此外,第二绝
缘层224的材料成分与第三绝缘层324的材料成分不同,并且以比第三绝缘层324快的速率
蚀刻。第二绝缘层224可以是由诸如SiCO、SiGeO2等的材料形成的,其不同于第三绝缘层324
的材料(例如,氧化硅),其中,SiCO和SiGeO2具有比氧化硅高的蚀刻速率。
的蚀刻速率高于第一绝缘层124的蚀刻速率。
三绝缘层324的蚀刻速率。
缘层224和第三绝缘层324可以具有基本上等同的厚度,例如25nm。
连续性Δd2小于阈值。在示例中,边界处的不连续性Δd可以被表示为Δd=|(W'‑W)|/W,其
中,W’和W分别表示所述边界以上和以下的临界尺寸(CD)。在实施例中,CD可以指侧壁160的
相对两面之间的距离。相应地,不连续性Δd1可以被标示为Δd1=|(CD3‑CD2)|/CD2,其中,
CD3和CD2分别表示第一边界171以上和以下的临界尺寸。CD3可以表示第二部分165(2)的底
侧的临界尺寸,CD2可以表示第一部分165(1)的顶侧的临界尺寸。类似地,不连续性Δd2可
以被表示为Δd2=|(CD6‑CD5)|/CD5,其中,CD6和CD5分别表示第二边界172以上和以下的
临界尺寸。CD6可以表示第三部分165(3)的底侧的临界尺寸,CD5可以表示第二部分165(2)
的顶侧的临界尺寸。所述阈值可以介于0.05和0.15之间。在示例中,所述阈值为0.1。根据制
造串102的工艺,可能出现额外的不连续性。根据本公开的各个方面,所述额外的不连续性
也小于所述阈值,因而侧壁160相对平滑,并且沟道结构165中的各层在边界171‑172附近处
的厚度相对均匀。
包括与第一部分165(1)相邻的相应栅极结构153b‑153i。包括晶体管121j‑121l的第二子串
102(2)堆叠于第一子串102(1)之上,并且是沿沟道结构165的第二部分165(2)(又称为第二
部分165(2))布置的。晶体管121j‑121l进一步包括与第二部分165(2)相邻的相应栅极结构
153j‑153l。包括晶体管121m‑121q的第三子串102(3)堆叠于第二子串102(2)之上,并且是
沿沟道结构165的第三部分165(3)(又称为第三部分165(3))布置的。晶体管121m‑121q进一
步包括与第三部分165(3)相邻的相应栅极结构153m‑153q。
一般而言,为了对在存储器件中存储数据的各个晶体管进行存取,可以如下文所述形成额
外的电路。位线(未示出)可以连接至串102的一侧,例如,经由与第二选择晶体管121r相关
联的第二接触部139。源极线(未示出)可以连接至串102的另一侧,例如,经由与第一选择结
构121a相关联的第一接触131部。第二选择晶体管121r可以设置在位线和最上存储单元
121q之间。第一选择结构121a可以设置在最下存储单元121b和源极线之间。在一些示例中,
可以通过连接至相应栅极结构的字线(未示出)控制同一层内的多个存储单元。例如,可以
通过连接至栅极结构153q的字线控制存储单元121q,可以通过另一条字线控制存储单元
121p,等等。
单元工作。在一些实施例中,例如,如图1所示,第一选择结构121a具有与存储单元121b‑
121q不同的结构和材料。第二选择晶体管121r可以具有与存储单元121b‑121q类似或等同
的结构、尺寸和材料,然而,第二选择晶体管121r也可以作为第二选择晶体管而非存储单元
工作。
多个额外的选择结构可以设置在晶体管153b以下,并且被用作串102中的第一选择结构。在
一些实施例中,第一选择结构和第二选择晶体管可以具有与存储单元类似或等同的结构。
在一些实施例中,第一选择结构和第二选择晶体管可以具有与存储单元不同的结构。例如,
栅极电介质结构137的对应于第二选择晶体管121r的部分包括阻挡绝缘层,而栅极电介质
结构137的对应于晶体管121b‑121q的部分则包括多个电介质层,例如,隧穿绝缘层134、电
荷存储层135和阻挡绝缘层136。
进一步延伸到衬底101中。在一些实施例中,第一接触部131的顶表面位于栅极结构153a的
顶表面以上并且位于栅极结构153b的底表面以下。例如,第一接触部131的顶表面位于栅极
结构153a的顶表面和栅极结构153b的底表面之间的中间位置上。第二选择晶体管121r包括
栅极结构153r。接下来可以通过氧化工艺形成第一接触部131上方的氧化物层132。
伸的各种形状之一或形状组合,例如,所述形状为柱状、圆柱状、圆锥状等。参考图1,沟道结
构165包括用于第一到第三部分165(1)‑(3)的多个形状。第一部分165(1)和第三部分165
(3)具有圆锥状,第二部分165(2)具有圆柱状。
介质结构137可以沿垂直方向103延伸。栅极电介质结构137可以具有任何适当形状、尺寸和
材料。在示例中,栅极电介质结构137具有各种形状之一或形状组合,例如,所述形状为中空
圆柱状、中空圆锥状等。
是浮栅晶体管,其中,来自沟道层133的电荷可以被通过量子隧穿过程经由隧穿绝缘层134
传送到电荷存储层135中。电荷存储层135(又称为浮栅)可以存储数据,例如电荷。
道层133可以包括一种或多种半导体材料。所述一种或多种半导体材料可以是本征的、p型
掺杂的、n型掺杂的等等。在示例中,沟道层133包括多晶硅。参考图1,绝缘层138填充沟道层
133围绕的空间。
153a‑153r的厚度可以处于20nm到50nm的范围内,例如35nm。在示例中,下绝缘层111形成于
栅极结构153a和衬底101之间,绝缘层116形成于栅极结构153a和153b之间。根据半导体器
件100的预期特征,栅极结构153a‑153r可以具有任何适当厚度。例如,栅极结构153a‑153r
的厚度可以彼此相等或者可以互不相同。
的操作,例如,在所述操作中将进行针对存储单元121b‑121q的数据写入、擦除和读取。
139电连接至位线,例如,所述第二接触部由多晶硅制成。
数量等于第二子串102(2)中的存储单元的第二数量和第三子串102(3)中的存储单元的第
三数量之和。串102中的存储单元的数量可以是64或者128等等,因而所述第一数量以及第
二和第三数量之和为32或者64等等。第二数量可以小于第三数量,并且第二数量与所述和
之比可以介于10%和30%之间。
102(2)等同或类似的结构、尺寸和材料,第五子串可以具有与第三子串102(3)等同或类似
的结构、尺寸和材料。
艺900可以用于制造图1所示的半导体器件100当中的串102。如本文所用,半导体器件可以
包括晶体管(例如,场效应晶体管和浮栅晶体管)、集成电路、半导体芯片(例如,包括3D
NAND存储器件的存储芯片、半导体管芯上的逻辑芯片)、半导体芯片的堆叠体、半导体封装
和半导体晶圆等。
一绝缘层124。可以在第一堆叠体110中形成多个第一晶体管子串,例如,第一子串102(1)。
衬底101可以是任何适当的衬底,并且可以被处理为具有各种适当特征。衬底101可以是由
任何适当半导体材料形成的,例如,硅(Si)、锗(Ge)、SiGe、化合物半导体、合金半导体等。此
外,衬底101可以包括各种层,包括形成于半导体衬底上的导电层或绝缘层。衬底101可以是
绝缘体上硅(SOI)衬底。此外,衬底101可以包括形成于绝缘体上的外延层。衬底101可以包
括各种掺杂配置,具体取决于设计要求。
刻、化学机械抛光(CMP)以及离子注入等。
的厚度的SiO2,层123包括具有10nm到100nm的厚度的氮化硅,绝缘层116包括具有130‑
180nm的厚度的SiO2。
成的,第一绝缘层124可以是通过使用具有与第一栅极层122的蚀刻速率不同的蚀刻速率的
电介质材料(例如,SiO2)形成的。在各实施例中,在后续步骤中去除层123和第一栅极层122
并且以相应的栅极结构153a‑153i予以替代。
20nm到50nm的范围内,例如,第一栅极层122的厚度可以约为35nm。可以应用诸如CVD、PVD、
ALD或其任何组合的任何适当沉积工艺来形成第一栅极层122。
等。相应地,第一栅极层122的数量可以根据第一堆叠体110中的存储单元121b‑121i的数量
而变。
模层250可以包括一个或多个硬掩模子层,例如,氮化硅或氧化硅。参考图2,掩模层250包括
子层251‑253,其中,子层251是氧化硅,子层252是氮化硅,子层253是氧化硅。在各种实施例
中,可以根据任何适当技术对所述掩模层250进行图案化,例如,所述技术可以是照射曝光
工艺(例如,光刻或者电子束曝光),其可以进一步包括光致抗蚀剂涂覆(例如,旋涂)、软烘、
掩模对准、曝光、曝光后烘焙、光致抗蚀剂显影、清洗、干燥(例如,离心甩干和/或硬烘)等。
层122和第一绝缘层124的部分,以形成开口280。开口280是采用蚀刻工艺形成的,例如,湿
法蚀刻、干法蚀刻(例如,被称为等离子体冲孔的等离子体蚀刻)或其组合。
掩模轮廓锥形化以及通过调整蚀刻工艺的参数等等来获得所述锥形轮廓。所述锥形轮廓可
以有助于后续的沉积步骤,以及提高侧壁覆盖度。在一些示例中,可以应用后续等离子体灰
化和湿法清洁去除剩余掩模层250。在图2中,掩模层250保留在第一堆叠体110之上。
Si。在示例中,第一接触部131具有190nm的厚度。一般而言,接下来可以通过氧化工艺在第
一接触部131之上形成氧化物层132。例如,氧化物层132包括具有2‑5nm的厚度的氧化硅。第
一过孔230形成于开口280中,并且位于第一接触部131和氧化物层132以上。在示例中,第一
过孔230的顶部CD,即CD2init可以处于90到160nm的范围内,例如120nm;并且底部CD,即
CD1init可以处于50nm到110nm的范围内,例如95nm;并且第一过孔230可以具有锥形轮廓,其
中,CD1init小于CD2init。
二部分310b。在一些示例中,第一过孔230被完全覆盖,然而只是部分地被第二部分310b填
充。在图3所示的示例中,第一过孔230完全被第二部分310b填充。
壁160之上形成的牺牲层310。牺牲层310可以是采用任何适当工艺形成的,例如,ALD工艺、
CVD工艺、PVD工艺或其组合。例如,牺牲层310可以是由多晶硅、钨等形成的。在示例中,牺牲
层310由多晶硅形成。
工艺去除第一部分310a。相应地,第一堆叠体110的顶表面和第二部分310b的顶表面共平
面,从而有助于接下来在第一堆叠体110之上形成第二堆叠体120。
第二绝缘层224和第二栅极层222。第三堆叠体130包括在第二堆叠体120之上交替形成的第
三绝缘层324和第三栅极层322。可以在第二堆叠体120中形成多个第二子串,例如,第二子
串102(2),并且可以在第三堆叠体130中形成多个第三子串,例如,第三子串102(3)。在示例
中,相应的第一、第二和第三子串102(1)‑(3)沿垂直方向103对准,从而在包括半导体器件
100的第一堆叠体110、第二堆叠体120和第三堆叠体130的组合堆叠体中形成多个串102。可
以应用诸如CVD、PVD、ALD或其任何组合的任何适当沉积工艺来形成第二堆叠体120和第三
堆叠体130。在实施例中,绝缘层551‑553在第三堆叠体130以上形成掩模、硬掩模或牺牲层
550。绝缘层551‑553可以包括氧化硅、氮化硅等。
出于简明的目的,省略了对第三绝缘层324和第三栅极层322的材料、厚度和功能的详细描
述。在示例中,第三绝缘层324和第三栅极层322是分别采用与第一绝缘层124和第一栅极层
122所用的工艺等同的工艺形成的。在示例中,第二栅极层222和第三栅极层322可以处于
20nm到50nm的范围内,例如35nm。
层222的蚀刻速率可以高于第三栅极层322的蚀刻速率。在实施例中,第二绝缘层224和第二
栅极层222分别是氧化硅和多晶硅,第三绝缘层324和第三栅极层322是氧化硅和氮化硅。在
示例中,第二绝缘层224中的氧化硅是通过高密度等离子体CVD形成的,第三绝缘层324中的
氧化硅是基于四乙氧基硅烷(TEOS)形成的,因而第三绝缘层324比第二绝缘层224致密。第
二栅极层222中的多晶硅可以是通过低压(LP)CVD由硅烷(SiH4)或乙硅烷(Si2H6)等形成的。
第三栅极层322中的氮化硅可以是通过LPCVD由硅烷或卤代硅烷等形成的。改变形成氮化硅
时的沉积温度能够调节第三栅极层322的膜密度和蚀刻速率。在示例中,选择氮化硅的沉积
温度,从而使第三栅极层322的蚀刻速率小于第二栅极层222的蚀刻速率。结果,第三堆叠体
130比第二堆叠体120致密。第二堆叠体120的材料成分可以不同于第三堆叠体130的材料成
分,并且第二堆叠体120的蚀刻比第三堆叠体130的快。第三绝缘层324和第三栅极层322可
以分别是氧化硅和氮化硅。第二绝缘层224和第二栅极层222可以分别是SiCO和多晶硅。第
二绝缘层224和第二栅极层222还可以分别是SiGeO2和氮氧化硅。
还可以高于第一栅极层122的蚀刻速率。
二堆叠体120和第三堆叠体130形成第一、第二和第三子串102(1)‑(3)。可以在包括第一堆
叠体110、第二堆叠体120和第三堆叠体130的组合堆叠体中形成多个串102。
中的晶体管的第三数量之和可以是32、64、96等。第二数量与所述和之比可以处于10%和
30%之间。在示例中,第二绝缘层224的数量可以处于10到20的范围内。
示,组合过孔630包括分别形成于第二堆叠体120和第三过孔130中的第二过孔631和第三过
孔632。组合过孔630可以是采用蚀刻工艺形成的。在图6所示的示例中,组合过孔630是采用
干法蚀刻形成的。
的底部CD(即,CD3init)比组合过孔630的顶部CD(即,CD4init)小。例如,CD4init可以处于90nm
到160nm的范围内,例如120nm,并且CD3init可以处于50到110nm的范围内,例如95nm。CD4init
还是第三过孔632(即,组合过孔630的上部)的顶部CD,CD3init还是第二过孔631(即,组合过
孔630的下部)的底部CD。相应地,边界171处的初始不连续性Δdinit为Δdinit=|(CD3init‑
CD2init)|/CD2init,其中,CD3init和CD2init分别是边界171以上和以下的临界尺寸。如上文所
述,在步骤S910和S960中执行的多个蚀刻工艺可以导致第一过孔230和组合过孔630的锥形
轮廓,并且相应地获得第一过孔230和第二过孔631之间的边界171处的初始不连续性Δ
dinit。在示例中,初始不连续性Δdinit可以处于0.15和0.35之间的范围内,例如0.2,从而产
生了锐利的边缘。因此,在后续工艺中形成的沟道结构165中的层可能在边界171附近具有
非均匀厚度,因而可能对器件性能造成负面影响。
如上文所述。参考图6,CD3init小于CD2init,相应地能够在边界171附近执行额外的蚀刻工艺,
从而从第二堆叠体120去除额外的部分,从而在在扩大CD3init的同时使CD2init受到的影响降
至最低。因此,降低了初始不连续性Δdinit,从而得到了更加平滑的边缘,如图7所示。
界171处的初始不连续性Δdinit,使之变为不连续性Δd1。在所述额外蚀刻工艺之后,CD2init
和CD3init分别变为CD2和CD3,其中,CD2和CD3分别表示边界171以上和以下的临界尺寸。CD2
可以处于90nm到160nm的范围内,例如120nm。CD3可以处于70nm到140nm的范围内,例如
110nm。CD4init变为CD4。在示例中,CD4与CD4init类似或等同。
120具有不同于第三堆叠体130的蚀刻速率。CD5可以处于70nm到140nm的范围内,例如
115nm。CD6可以处于70nm到140nm的范围内,例如105nm。所述额外蚀刻工艺还可以蚀刻牺牲
层310b的部分和/或第一堆叠体110的部分,从而在第一过孔230的不同部分之间的边界173
处产生不连续性。
时间等,所述额外蚀刻工艺对第二堆叠体120的蚀刻可以比对相邻结构的蚀刻更快,例如,
所述相邻结构为第三堆叠体130、牺牲层310b和第一堆叠体110。在示例中,第一堆叠体受到
最低的影响。根据本公开的各个方面,由于所述额外蚀刻工艺的原因,不连续性Δd1小于初
始不连续性Δdinit。不连续性Δd1可以小于所述阈值。其他一处或多处不连续性(如果形成
了的话)也小于初始不连续性Δdinit。所述其他一处或多处不连续性也可以小于所述阈值。
因此,组合过孔630的轮廓可以具有不连续性,然而所述不连续性相对平滑,因而接下来在
沟道结构165中形成的层可以具有相对均匀的厚度。
各种实施例中,采用诸如湿法蚀刻、干法蚀刻或其组合的蚀刻工艺去除牺牲层310b。在示例
中,所述蚀刻工艺是湿法蚀刻。所述蚀刻工艺可以是选择性的,从而去除牺牲层310b中的一
种或多种材料,并且对过孔830周围的第一堆叠体110、第二堆叠体120和第三堆叠体130产
生最低影响。过孔830的轮廓可以包括相对较小的不连续性,例如,小于初始不连续性Δ
dinit和/或所述阈值的不连续性Δd1和Δd2。
而形成的。图1所示的串102可以是采用各种各样的半导体加工技术制造的,例如,所述技术
为光刻、CVD、PVD、ALD、干法蚀刻、湿法蚀刻、CMP、离子注入等。在一些实施例中,去除第一栅
极层122、第二栅极层222和第三栅极层322以及层123,并用相应的栅极结构153a‑153r对其
予以替代,所述栅极结构包括(例如)高K层和金属层,例如W。之后,工艺900进行至步骤S999
并结束。
12微米的范围内。
行。在示例中,可以在去除牺牲层310b的步骤S970之后形成第一接触部131,而不是在图2所
示的步骤S910中形成。可以在半导体器件100之上形成各种额外的互连结构(例如,具有导
电线和/过孔的金属化层)。这样的互连结构使半导体器件100与其他接触结构和/或有源器
件电连接,以形成功能电路。还可以形成诸如钝化层、输入/输出结构等的额外器件特征。
极管、熔丝等。在各种实施例中,工艺900还可以与额外的工艺流程相结合,以制造出其他适
当电路,例如用于驱动存储单元的外围电路、用于读取存储在存储单元中的数据的感测放
大器和/或解码电路等。工艺900的步骤(包括参考图2‑9给出的任何描述)只是示例性的,而
并非意在构成限制。
改其他的工艺和结构,以达到与文中介绍的实施例相同的目的和/或实现与之相同的优点。
本领域技术人员还应当认识到这样的等价设计不脱离本公开的实质和范围,而且他们可以
在其中做出各种变化、替换和更改,而不脱离本公开的实质和范围。