半导体集成电路及耐压试验方法

摘要

本发明实现具备适于层间绝缘膜的耐压检查的构造的半导体集成电路。电压施加区域(13)与电压施加用焊盘(11)通过将密封圈(14)与中继区域利用通孔(16)进行连接，从而形成相互绝缘的、分别不同的耐压测定用布线，上述分别不同的耐压测定用布线通过向电压施加区域(13)与电压施加用焊盘(11)之间施加电压，从而能够向设置于相互邻接的布线层且绝缘的密封圈(14)间施加电压。

权利要求

1.一种半导体集成电路，其特征在于，具备：

芯片形成区域，其具有层叠有多个布线层的层叠构造；

多个密封圈，其以包围所述芯片形成区域的外侧的方式配置，并具有与所述芯片形成区域相同的层叠构造，所述多个密封圈由金属布线构成；

多个中继区域，其配置在所述芯片形成区域的外侧，并具有与所述芯片形成区域相同的层叠构造，所述多个中继区域由金属布线构成；

多个通孔，其形成在相互邻接的所述布线层之间；以及电压施加区域及电压施加用焊盘，其设置于所述多个布线层中的、在表面上形成有所述芯片形成区域及所述密封圈的处于最远离基板的位置的布线层，所述电压施加区域与所述电压施加用焊盘通过将所述密封圈与所述中继区域利用所述通孔连接，而形成相互绝缘的、分别不同的耐压测定用布线，所述分别不同的耐压测定用布线通过向所述电压施加区域与所述电压施加用焊盘之间施加电压，而能够向设置于相互邻接的所述布线层且绝缘的密封圈间施加电压。

2.根据权利要求1所述的半导体集成电路，其特征在于，还具备第二电压施加用焊盘，

通过连接所述电压施加用焊盘的耐压测定用布线和连接所述电压施加区域的耐压测定用布线施加电压的、在设置于相互邻接的所述布线层且绝缘的密封圈间形成的层间绝缘膜的厚度、与通过连接所述第二电压施加用焊盘的耐压测定用布线和连接所述电压施加区域的耐压测定用布线施加电压的、在设置于相互邻接的所述布线层且绝缘的密封圈间形成的层间绝缘膜的厚度不同。

3.根据权利要求1或2所述的半导体集成电路，其特征在于，形成于所述多个布线层中的特定的布线层的密封圈或者中继区域与形成于其他布线层的密封圈或者中继区域相比较具有向所述芯片形成区域的一侧突出的突出区域。

4.一种耐压试验方法，其特征在于，

在权利要求1的半导体集成电路中，

向所述电压施加区域与所述电压施加用焊盘之间施加电压，之后，测定在所述电压施加区域与所述电压施加用焊盘之间流动的漏电流。

5.一种耐压试验方法，其特征在于，

在权利要求2的半导体集成电路中，

向所述电压施加区域与所述电压施加用焊盘之间施加电压，之后，测定在所述电压施加区域与所述电压施加用焊盘之间流动的漏电流，向所述电压施加区域与所述第二电压施加用焊盘之间施加电压，之后，测定在所述电压施加区域与所述第二电压施加用焊盘之间流动的漏电流。

说明书

半导体集成电路及耐压试验方法

技术领域

[0001] 本发明涉及半导体集成电路的构造，特别是涉及具有可实施布线层间的耐压检查的构造的半导体集成电路及其耐压试验方法。

背景技术

[0002] 以往，半导体工艺的小型化牵引着电子设备的小型化、低价化。然而，另一方面，若在单位面积中被装入的晶体管数增大，则将晶体管间连接的布线条数也增大，因此若仅是布线宽度、布线间隔的缩小，空间不足，需要布线的多层化。当前，布线的多层化达到10层以上。

[0003] 伴随着这样的布线的多层化，由布线层间的绝缘耐压不良引起的半导体集成电路的故障的可能性也变高。层间膜厚由于制造偏差、负载效应，在晶圆面内进一步在半导体集成电路内也产生偏差。根据情况不同，有时层间膜厚以偏离管理值的程度变薄。当对那样的层间膜厚比假设薄的区域施加了高电场的情况下，即使层间的电位差为规格范围内，也担心发生层间膜绝缘破坏。

[0004] 由于层间膜绝缘破坏而使半导体集成电路不正常动作，在最坏的情况下，也有时发生由电位反转引起的闩锁，成为冒烟、着火的原因。因此，在半导体集成电路制造后，需要通过进行内部的布线层的层间绝缘膜的耐压检查，来对担心发生层间膜绝缘破坏的产品进行筛选。

[0005] 例如，专利文献1所公开的技术通过在单个的晶圆的所有半导体集成电路形成区域形成层间耐压试验专用的布线层，从而能够在每个该形成区域进行半导体集成电路的层间耐压试验。

[0006] 另外，专利文献2所公开的技术通过在具有多层布线构造的半导体装置中，在芯片上的动作电路区域的外侧的区域设置层间耐压不良检测用的区域(监控元件)，从而能够进行半导体装置的层间耐压试验。

[0007] 现有技术文献

[0008] 专利文献专利文献1：日本特开平5‑166911号公报

[0009] 专利文献2：日本特开平6‑85025号公报

发明内容

[0010] 本发明所要解决的技术问题

[0011] 然而，在专利文献1所公开的技术中，用于层间耐压试验的专用的布线层由于仅设置于半导体集成电路的一部分，因此存在如下问题，即：为不易检测伴随着半导体集成电路内的层间膜厚偏差的层间膜薄膜化作为原因的绝缘耐压不良的构造，为不适于层间绝缘膜的耐压检查的构造。

[0012] 另外，在专利文献2所公开的技术中，存在如下问题，即：在多层布线构造中，不易分别实施各层间膜的绝缘耐压不良的检测，为不适于层间绝缘膜的耐压检查的构造。

[0013] 本发明的一个方式是鉴于上述的问题所做出的，其目的在于实现具备适于层间绝缘膜的耐压检查的构造的半导体集成电路等。

[0014] 解决问题的方案

[0015] (1)本发明的一个实施方式为一种半导体集成电路，其具备：芯片形成区域，其具有层叠有多个布线层的层叠构造；多个密封圈，它们以包围上述芯片形成区域的外侧的方式配置，并具有与上述芯片形成区域相同的层叠构造，上述多个密封圈由金属布线构成；多个中继区域，它们配置在上述芯片形成区域的外侧，并具有与上述芯片形成区域相同的层叠构造，上述多个中继区域由金属布线构成；多个通孔，它们形成在相互邻接的上述布线层之间；以及电压施加区域及电压施加用焊盘，它们设置于上述多个布线层中的、在表面上形成有上述芯片形成区域及上述密封圈的处于最远离基板的位置的布线层，上述电压施加区域与上述电压施加用焊盘通过将上述密封圈与上述中继区域利用上述通孔连接，而形成相互绝缘的、分别不同的耐压测定用布线，上述分别不同的耐压测定用布线通过向上述电压施加区域与上述电压施加用焊盘之间施加电压，而能够向设置于相互邻接的上述布线层且绝缘的密封圈间施加电压。

[0016] (2)在上述(1)的结构的基础上，对于本发明的某一实施方式的半导体集成电路而言，还具备第二电压施加用焊盘，通过连接上述电压施加用焊盘的耐压测定用布线和连接上述电压施加区域的耐压测定用布线施加电压的、在设置于相互邻接的上述布线层且绝缘的密封圈间形成的层间绝缘膜的厚度与通过连接上述第二电压施加用焊盘的耐压测定用布线和连接上述电压施加区域的耐压测定用布线施加电压的、在设置于相互邻接的上述布线层且绝缘的密封圈间形成的层间绝缘膜的厚度不同。

[0017] (3)在上述(1)或(2)的结构的基础上，对于本发明的某一实施方式的半导体集成电路而言，形成于上述多个布线层中的特定的布线层的密封圈或者中继区域与形成于其他布线层的密封圈或者中继区域相比较具有向上述芯片形成区域的一侧突出的突出区域。

[0018] (4)本发明的某一实施方式为一种耐压试验方法，其中，在上述(1)的半导体集成电路中，向上述电压施加区域与上述电压施加用焊盘之间施加电压，之后，测定在上述电压施加区域与上述电压施加用焊盘之间流动的漏电流。

[0019] (5)本发明的某一实施方式为一种耐压试验方法，其中，在上述(2)的半导体集成电路中，向上述电压施加区域与上述电压施加用焊盘之间施加电压，之后，测定在上述电压施加区域与上述电压施加用焊盘之间流动的漏电流，向上述电压施加区域与上述第二电压施加用焊盘之间施加电压，之后，测定在上述电压施加区域与上述第二电压施加用焊盘之间流动的漏电流。

[0020] 发明效果

[0021] 由于密封圈以包围半导体集成电路的外侧的方式被较大范围地设置，因此通过以在密封圈的各布线层间产生电位差的方式施加电压，从而能够进行考虑到半导体集成电路内的层间膜厚的偏差的层间耐压试验。因此，能够实现具备适于层间绝缘膜的耐压检查的构造的半导体集成电路。

附图说明

[0022] 图1的(a)是本发明的第一实施方式所涉及的半导体集成电路的俯视图，(b)是上述半导体集成电路的A‑A截面的剖视图，(c)是上述半导体集成电路的B‑B截面的剖视图，(d)是上述半导体集成电路的E及F侧面的侧视图。

[0023] 图2是表示上述半导体集成电路所具备的密封圈的构造的俯视图。

[0024] 图3的(a)是本发明的第二实施方式所涉及的半导体集成电路的俯视图，(b)是上述半导体集成电路的A‑A截面的剖视图，(c)是上述半导体集成电路的B‑B截面的剖视图，(d)是上述半导体集成电路的C‑C截面的剖视图，(e)是上述半导体集成电路的E及F侧面的侧视图。

[0025] 图4是表示上述半导体集成电路所具备的密封圈的构造的俯视图。

[0026] 图5是在特定的布线层具有防水功能的情况下的上述半导体集成电路的侧视图。

具体实施方式

[0027] 〔第一实施方式〕

[0028] 以下，对本发明的第一实施方式所涉及的半导体集成电路1的构造进行说明。图1的(a)是半导体集成电路1的俯视图。半导体集成电路1具有层叠有多个金属布线层(布线层)的层叠构造。另外，半导体集成电路1具有芯片形成区域10，并以包围芯片形成区域10 的外侧的方式设置有密封圈14。图1的(b)是半导体集成电路1的 A‑A截面的剖视图，图1的(c)是半导体集成电路1的B‑B截面的剖视图，图1的(d)是半导体集成电路1的E及F侧面的侧视图。

[0029] 芯片形成区域10为供半导体集成电路(LSI)芯片形成的区域，如上述那样，多个金属布线层具有层叠的层叠构造。另外，密封圈14 是别名也被称为保护环的环状的构造体，以包围芯片形成区域10的外侧的方式配置，并具有与芯片形成区域10相同的层叠构造。密封圈14以在晶圆切割时保护半导体集成电路1的目的、以及在切割后防止由于来自芯片截面的水分侵入引起的可靠性不良的目的设置在芯片形成区域10的外侧。

[0030] 另外，为了实现上述的目的，密封圈14由与在芯片形成区域10 内的电路中使用的所有金属布线层对应的金属布线构成，在各层间设置有通孔16(在多层布线构造中，将下层的金属布线与上层的金属布线电连接的连接区域)的壁。

[0031] 如图1的(b)及(c)所示，电压施加区域13通过在钝化膜18 设置开口部H来实现。钝化膜18是以防止由于来自外部的水分、金属离子等引起的污染的目的设置在芯片表面整个面的膜。另外，在钝化膜18为了通过探测施加电压而设置开口部H。经由该开口部H而对金属布线层M6施加电压。

[0032] 通孔16形成在多个金属布线层中的、相互邻接的金属布线层之间。即，各金属布线层间通过通孔16连接。

[0033] 作为例子，在图1的(d)中示出金属布线层为6层的情况下的侧面E或F的侧视图。Ml为第一层的金属布线层，同样地从M2到 M6为第二层到第六层的金属布线层。此外，在本实施方式中，对金属布线层的总数为6层的情况进行说明，但金属布线层的总数并不限于此。另外，在相互邻接的金属布线层之间形成有层间绝缘膜15。

[0034] 此外，密封圈14的各金属布线层与芯片形成区域10内的电路中的各金属布线层电绝缘，在层间耐压试验时对密封圈14的各金属布线层施加的电压不会施加到芯片形成区域10内的布线、晶体管。

[0035] 在本实施方式中，电压施加区域13与电压施加用焊盘11将密封圈14与中继区域通过通孔16连接，由此形成相互绝缘的、分别不同的耐压测定用布线，上述分别不同的耐压测定用布线通过向电压施加区域13与电压施加用焊盘11之间施加电压，从而能够向设置于相互邻接的布线层、且绝缘的密封圈14间施加电压。在本实施方式中，由宽度较宽的(W)金属布线形成密封圈，处于最远离基板20的位置的布线层等也存在例外，但基本上在与密封圈相同的布线层由宽度较窄的(N)金属布线形成中继区域。

[0036] 密封圈与中继区域的配置如图1的(c)所示那样通过上下的布线层相互不同地配置。

[0037] 形成密封圈的金属布线一定以包围芯片形成区域10的外侧的方式设置。形成密封圈的金属布线的宽度(W)为以即使在像上述那样相互不同地配置的情况下也在切割后，在芯片截面残留金属的方式设计的尺寸。因此，通过利用密封圈的金属布线覆盖外周而保持了基于密封圈的防水功能。

[0038] 此外，中继区域不一定需要包围芯片形成区域10的外侧。图5的(a)表示仅金属布线层M3的中继区域不包围芯片形成区域10的外侧的半导体集成电路1的图，是图1的(a)所示的B‑B截面的剖视图，图5的(b)图5的(a)的半导体集成电路1的F侧面的侧视图。

[0039] 如图5的(a)和图5的(b)示，金属布线层M3的中继区域以不包围芯片形成区域10的外侧，仅在一部分的区域连接上层的金属布线和下层的布线的方式形成。另一方面，形成在比金属布线层M3的中继区域更靠芯片形成区域10侧的密封圈14以包围芯片形成领域10的外侧的方式形成。

[0040] 如上述的金属布线层M3那样，在中继区域不包围芯片形成区域 10的外侧的情况下，需要金属布线层M2、M4(相当于金属布线层M3 的下层的金属布线层、上层的金属布线层)的中继区域以包围芯片形成区域10的外侧的方式形成。根据上述结构，形成在金属布线层M2 和金属布线层M3之间，以及在金属布线层M3和金属布线层M4之间的通孔16的壁。因此，保持了半导体集成电路1的防水功能。

[0041] 另外，在本实施方式中，将上述的密封圈的金属布线与中继区域的金属布线连接，来形成与图1的(a)及(b)所记载的耐压测定部位(电压施加区域13)相连的第一耐压测定用布线，并且形成与图1 的(a)及(c)所记载的电压施加用焊盘11相连的第二耐压测定用布线。

[0042] 电压施加区域13及电压施加用焊盘11通过在钝化膜18设置开口部H来实现。钝化膜18为以防止由来自外部的水分、金属离子等引起的污染的目的设置于芯片表面整个面的膜。开口部H通过去除钝化膜18而形成。经由该开口部H而对金属布线层M6施加电压。

[0043] 电压施加区域13及电压施加用焊盘11也可以形成焊盘，但为了削减焊盘形成区域，在本实施方式中仅设为开口部。

[0044] 第一耐压测定用布线通过将设置于金属布线层M6的金属布线的开口部H、M5的中继区域、M4的密封圈、M3的中继区域、M2的密封圈、Ml的中继区域、以及基板20利用通孔16连接而形成。

[0045] 第二耐压测定用布线通过将设置于金属布线层M6的金属布线的电压施加用焊盘11、M5的密封圈、M4的中继区域、M3的密封圈、 M2的中继区域、以及M1的密封圈利用通孔16连接而形成。

[0046] 第二耐压测定布线形成在第一耐压测定布线与芯片形成区域10 之间，并通过设置在密封圈与中继区域之间的空间S绝缘。

[0047] 如上述那样，密封圈14由与在芯片形成区域10内的电路中使用的所有金属布线层分别对应的金属布线层构成，因此能够通过电压施加用焊盘11及电压施加区域13实施所有金属布线层间的耐压试验。

[0048] 在本实施方式中，层间耐压试验能够一次进行半导体集成电路1 的所有金属布线层间的检查。

[0049] 密封圈14与中继区域在耐压试验时成为不同的电位，因此需要用于进行绝缘的空间S。为了实施层间耐压试验，如图1的(c)的箭头部分所示，需要上下的层重叠的区域。该重叠能够通过如上述那样密封圈的金属布线与中继区域的金属布线相比宽幅、和将密封圈与中继区域的配置在布线层间相互不同地配置而实现。此外，为了测定层间耐压，需要将空间S设为比层间的距离大很多的距离。

[0050] 图2是示出了密封圈14的外形尺寸的关系的图。在图2的例子中，奇数层(Ml、M3、M5)的外形成是长边为a，短边为b，偶数层 (M2、M4、M6)的外形是长边为A，短边为B，成为A>a、B>b这样的关系。此外，为了易于理解，作为前述的式子的假设，密封圈14 的宽度所有层共通并设为W，另外，作为中继区域所需的宽度所有层共通并设为N，进一步绝缘所需的空间所有层共通并设为S。具体地，成为A＝a+(N+S)，B＝b+(N+S)。

[0051] 此外，也可以将上述奇数层与上述偶数层的关系互换。另外，电压施加用焊盘11如图1的(a)及(c)所记载的那样需要配置在密封圈14的内侧，但通过设置于芯片形成区域10内的死区，能够抑制半导体集成电路1的面积的增大。

[0052] <耐压试验方法>

[0053] 接下来，对层间耐压试验方法进行说明。首先，对电压施加用焊盘11及电压施加区域13施加电压。施加电压设定为相对于芯片形成区域10内的电路的动作中或者待机中可产生的金属布线层间的最大电位差，例如能够实现10年的寿命保证的值(V_est)。此外，设定值在工艺规格上，限制为不超过允许的电位差的范围。电压施加区域13 如图1的(b)所记载的那样，配置于金属布线层M2、M4、以及M6 的密封圈为相同电位(经由通孔16及中继区域而电连接)。另一方面，电压施加用焊盘11如图1的(c)所记载的那样，配置于金属布线层 Ml、M3以及M5的密封圈为相同电位。因此，能够在M(x)‑M(x+1) (x＝1～5)间同时产生V_est的电位差。V_est例如为40V左右的值。

[0054] 基板20与密封圈14的区域、及芯片形成区域10无关而在整个面共通。另外，在本说明书中，对基板20为P型基板进行说明。为了将形成在芯片形成区域10内的P型基板上的MOS晶体管的扩散区域(源极/漏极)与基板20之间设为PN接合的反向偏置的状态，需要基板20在芯片内固定在最低的电位。在本实施方式中，作为例子基板20固定在GND电平。因此，与基板20相同电位的布线固定在GND电平，对另一方(电压施加用焊盘11)施加耐压试验用的电压。

[0055] 接下来，对在电压施加用焊盘11‑电压施加区域13流动的漏电流进行测定。漏电流的测定方法使用公知方法。例如在半导体集成电路 1正常的情况下，在电压施加用焊盘11‑电压施加区域13间流动的漏电流例如为pA(微微安培)量级左右。另一方面，若规定以上的电流流动，则该半导体集成电路1判断为不良品，并从出厂产品中排除 (实施筛选)。

[0056] 〔第二实施方式〕

[0057] 以下，对本发明的第二实施方式所涉及的半导体集成电路2的构造进行说明。半导体集成电路2与第一实施方式同样地，具有层叠有多个金属布线层(布线层)的层叠构造。根据半导体集成电路不同，存在各层的层间膜厚的厚度不同的情况，但在本实施方式的半导体集成电路2中，还具备第二电压施加用焊盘(电压施加用焊盘12)，通过连接电压施加用焊盘11的耐压测定用布线和连接电压施加区域13 的耐压测定用布线被施加电压的、在设置于相互邻接的上述布线层且绝缘的密封圈间形成的层间绝缘膜的厚度与通过连接电压施加用焊盘12的耐压测定用布线和连接电压施加区域13的耐压测定用布线被施加电压的、在设置于相互邻接的上述布线层且绝缘的密封圈间形成的层间绝缘膜的厚度不同。在这样的情况下，在利用第一实施方式的方法实施层间绝缘膜的耐压检查的情况下，不易施加适于所有层的膜厚的电压。

[0058] 例如，在金属布线层Ml‑M2间的膜厚(T12)与金属布线层M2‑ M3间的膜厚(T23)之间存在T12

[0059] 因此，在施加了仅考虑到金属布线层M2‑M3间的膜厚的电压的情况下，若该电压为对于金属布线层Ml‑M2间的膜厚超过层间耐压的电压，则有可能与金属布线层Ml‑M2间的膜厚是正常的无关，而发生绝缘破坏并判定为不良。或者相反地，在施加了仅考虑到金属布线层Ml‑M2间的膜厚的电压的情况下，有可能成为针对金属布线层 M2‑M3间的膜厚耐压试验不充分的施加电压，即使在金属布线层M2‑ M3间的膜厚比假设薄的情况下也未在耐压试验中判定为不良。

[0060] 因此，在本实施方式中，在各层的层间绝缘膜厚的厚度不同的半导体集成电路2中，实现能够施加适于各层的膜厚的电压的半导体集成电路2。此外，以下，关于与第一实施方式相同的构造等省略记载。

[0061] 作为例子，在图3中示出关于分别单独实施金属布线层Ml～M4 与金属布线层M4～M6的耐压试验的情况的俯视图。电压施加区域13 及电压施加用焊盘11、12配置于图3所示的三处。

[0062] 另外，图3的(b)～(d)分别是图3的(a)所示的A‑A截面、 B‑B截面以及C‑C截面的剖视图。电压施加区域13及电压施加用焊盘11、12分别设置于多个金属布线层(Ml～M6)中的、在表面上形成有芯片形成区域10及密封圈14的处于最远离基板20的位置的金属布线层(M6)。

[0063] 电压施加用焊盘11与金属布线层M5(的密封圈)为相同电位 (经由通孔16而电连接)。另外，电压施加用焊盘12与金属布线层 Ml及M3(的密封圈)为相同电位，进一步，电压施加区域13与金属布线层M2、M4以及M6(的密封圈)为相同电位。

[0064] 图4是示出了第二实施方式中的密封圈14的外形尺寸的图。关于表示长边、短边的长度的a及b、以及A及B的关系式如前述的那样。在第二实施方式中，作为用于设置电压施加用焊盘12的区域，在金属布线层M3存在宽度S+N的突出区域17(突出区域17的长边只要有为了设置通孔16所需的任意的长度即可)。此外，突出区域17 与密封圈14为相同材料。在本实施方式中，形成于多个金属布线层中的特定的金属布线层的密封圈或者中继区域与形成于其他金属布线层的密封圈或中继区域相比较具有向芯片形成区域10的一侧突出的突出区域。

[0065] 此外，突出区域17为在多个金属布线层中的特定的金属布线层 (M3)中，与其他金属布线层相比较向芯片形成区域10的一侧突出的区域。

[0066] 此外，为了确保芯片形成区域10的布线区域较宽，在上述的例子中，为在金属布线层M3设置突出区域17的结构，但关于突出区域17，不需要形状一定为凸型，也可以是由“W+S+N”的宽幅布线包围外周的构造。

[0067] 不过，图4所示的金属布线层M3的突出区域17由于密封圈14 成为死区，因此为了确保芯片形成区域10的布线区域尽可能宽(为了使死区尽可能窄)，而设为凸型形状。此外，在图4的例子中，关于芯片形成区域10的金属布线层M3，除突出区域17以外，能够以“S+N”的量在外侧(在密封圈14侧)确保较宽。

[0068] 此外，电压施加用焊盘的所需数如上述那样。另外，电压施加用焊盘的构成材料只要是铜、铝等导电性的材料即可。此外，电压施加用焊盘的构成材料只要配合使用的工艺来选定即可。

[0069] <耐压试验方法>

[0070] 以下，对本实施方式所涉及的耐压试验方法进行说明。在本实施方式中，金属布线层M4‑M5间的膜厚(T45)与金属布线层M5‑M6 间的膜厚(T56)相等(T45＝T56)。另外，金属布线层M1‑M2间的膜厚(T12)、金属布线层M2‑M3间的膜厚(T23)、以及金属布线层 M3‑M4间的膜厚(T34)相等(T12＝T23＝T34)。

[0071] 进一步，具有T45＝T56>T12＝T23＝T34...(式1)的关系。在下述的例子中，对将耐压试验分成两次来实施的情况进行记载。

[0072] 首先，为了进行从第一层到第四层(Ml～M4)的耐压试验，对电压施加用焊盘12及电压施加区域13施加电压。此外，与前述同样地，电压施加区域13与基板20为相同电位，因此被固定在GND电平。

[0073] 电压施加用焊盘12‑电压施加区域13间的电位差(V23)设定为不超过从第一层到第四层(Ml～M4)的膜厚(T12、T23以及T34)在工艺规格上的耐压。例如，对电压施加用焊盘12施加40V、对电压施加区域13施加0V。电压施加后，测定在电压施加用焊盘12‑电压施加区域13间流动的漏电流。

[0074] 接下来，为了通过同样的步骤进行从第四层目到第六层(M4～M6) 的耐压试验，对电压施加用焊盘11及电压施加区域13施加电压。电压施加用焊盘11‑电压施加区域13间的电位差(V13)设定为不超过从第四层到第六层(M4～M6)的膜厚(T45及T56)在工艺规格上的耐压。例如，对电压施加用焊盘11施加50V，对电压施加区域13施加0V。

[0075] 由于具有上述式1的关系，因此成为V13>V23的关系。电压施加后，测定在电压施加用焊盘11‑电压施加区域13间流动的漏电流。像这样，在第二实施方式的方法中能够实施不同的两种电位差的耐压试验。此外，在第二实施方式中，通过同时对电压施加用焊盘11施加50V、对电压施加用焊盘12施加40V、对电压施加区域13施加 0V，从而也能够同时实施不同的两种电位差的耐压试验。

[0076] 同样地，在分成N次来实施耐压试验的情况下，只要将N个电压施加用焊盘及一个电压施加区域设置于密封圈14即可。根据上述的结构，即使在各层间膜的层间耐压不同的情况下，也能够施加适于各层间膜的电压。另外，如前述那样，密封圈14由于以包围芯片形成区域10的外侧的方式跨较宽范围地设置，因此通过在密封圈14设置电压施加用焊盘来进行耐压试验，能够进行考虑到作为多层布线构造的半导体集成电路2整体的层间膜厚偏差的层间耐压试验。因此，能够实现具备适于层间绝缘膜的耐压试验的构造的半导体集成电路2。

[0077] 〔本发明的方式的其他表现〕

[0078] 本发明的一个方式也能够像以下那样表现。即，本发明的一个方式所涉及的半导体集成电路由多个布线层构成，并具备电路区域，上述半导体集成电路为如下结构，即具备：导电性的密封圈，其包围上述电路区域的外侧，并设置于上述布线层；通孔壁，其在上述布线层将该布线层与在层叠方向邻接的布线层电连接；第一层间绝缘膜，其设置在上述布线层与和该布线层在层叠方向邻接的布线层之间；电压施加区域，其设置在设置于上述半导体集成电路的顶面上的上述密封圈的顶面上；以及电压施加用焊盘，其设置在上述半导体集成电路的顶面上。

[0079] 本发明的一个方式所涉及的半导体集成电路为如下结构，即具备：上述布线层；和在该布线层与邻接的布线层之间作为与上述第一层间绝缘膜不同的厚度的第二层间绝缘膜。

[0080] 本发明的一个方式所涉及的耐压试验方法为如下方法，即：一种在多层布线间具有第一层间绝缘膜，并具备电路区域的半导体集成电路的耐压试验，且是在向包围上述电路区域的外侧，并设置在设置于上述布线层的导电层的密封圈中的、设置在上述半导体集成电路的顶面上的上述密封圈的顶面上的电压施加区域与设置于上述半导体集成电路的顶面上的电压施加用焊盘之间施加电压之后，测定在上述第一层间绝缘膜中流动的漏电流。

[0081] 本发明的一个方式所涉及的耐压试验方法为如下方法，即：上述半导体集成电路具备与上述第一层间绝缘膜厚度不同的第二层间绝缘膜，在测定在上述第一层间绝缘膜流动的漏电流之后，对上述电压施加区域及与上述电压施加用焊盘不同的电压施加用焊盘施加不同的电压之后，测定在上述第二层间绝缘膜流动的漏电流。

[0082] 〔附加事项〕

[0083] 本发明并不限于上述的各实施方式，能够在权利要求所示的范围内进行各种变更，对于将在不同的实施方式中分别公开的技术手段适当组合来得到的实施方式也包含在本发明的技术范围内。进一步，通过将在各实施方式中分别公开的技术手段组合，能够形成新的技术特征。

[0084] 附图标记说明

[0085] 1、2 半导体集成电路

[0086] 10 芯片形成区域

[0087] 11～12 电压施加用焊盘；

[0088] 13 电压施加区域；

[0089] 14 密封圈

[0090] 15 层间绝缘膜

[0091] 16 通孔

[0092] 17 突出区域

[0093] 18 钝化膜

[0094] H 开口部

[0095] M1～M6 金属布线层(布线层)。