三维存储器件及其制造方法转让专利
申请号 : CN202010709035.8
文献号 : CN111653574B
文献日 : 2021-03-12
发明人 : 陈子琪 , 吴关平
申请人 : 长江存储科技有限责任公司
摘要 :
权利要求 :
1.一种形成三维(3D)NAND存储器件的方法,包括:在衬底中形成包括多个突出岛的凹陷区;
形成栅极介电质层,用以覆盖所述多个突出岛的顶表面与侧壁以及所述衬底的所述凹陷区的顶表面;
在所述栅极介电质层上形成底层牺牲层,用以环绕所述多个突出岛的侧壁;
在所述底层牺牲层与所述多个突出岛上形成包括多个交替堆叠的绝缘层与牺牲层的交替介电质堆叠;
形成穿过所述交替介电质堆叠的多个沟道孔,各沟道孔位于对应于所述多个突出岛中的一个突出岛的位置;以及
在各个沟道孔中形成存储层,其中,所述存储层的沟道层是与一个相应的突出岛电连接的,
其中,使用相同的掩模板来蚀刻所述衬底以形成所述突出岛以及蚀刻所述交替介电质堆叠来形成所述沟道孔。
2.如权利要求1所述的方法,其中,在所述底层牺牲层与所述多个突出岛上形成所述交替介电质堆叠的步骤包括:
在所述底层牺牲层上沉积第一绝缘层以掩埋所述多个突出岛;
平坦化所述第一绝缘层,使得剩余的所述第一绝缘层的顶表面高于所述多个突出岛的顶表面;以及
在所述第一绝缘层上形成多个交替的牺牲层和绝缘层。
3.如权利要求1所述的方法,其中,在包括所述多个突出岛的所述衬底中形成所述凹陷区的步骤包括:
在所述衬底上形成硬掩模层;
在所述硬掩模层上形成图案化光刻胶层;
使用所述图案化光刻胶层作为掩模以图案化所述硬掩模层;以及使用图案化的所述硬掩模层作为掩模以蚀刻所述衬底,以形成包括所述多个突出岛的所述凹陷区。
4.如权利要求1所述的方法,其中,在所述衬底中形成包括所述多个突出岛的所述凹陷区的步骤包括:
蚀刻所述衬底,以形成包括突出岛的阵列的所述凹陷区。
5.如权利要求1所述的方法,其中,在所述栅极介电质层上形成所述底层牺牲层,用以环绕所述多个突出岛的侧壁的步骤包括:填充所述底层牺牲层以掩埋所述多个突出岛;
平坦化所述底层牺牲层;以及移除所述底层牺牲层的顶部,使得剩余的所述底层牺牲层的顶表面低于所述多个突出岛的顶表面。
6.如权利要求1所述的方法,其中,在各个所述沟道孔中形成所述存储层的步骤包括:在各个沟道孔的侧壁上形成电荷捕获层;
在所述电荷捕获层的侧壁上形成与突出岛相接触的沟道层;以及形成绝缘填充层以填充所述沟道层的间隙。
7.如权利要求1所述的方法,还包括:将所述交替介电质堆叠中的所述底层牺牲层与所述牺牲层替换成导电层。
8.如权利要求7所述的方法,其中,将所述交替介电质堆叠中的所述底层牺牲层与所述牺牲层替换成所述导电层的步骤包括:形成垂直穿过所述交替介电质堆叠的一个或多个狭缝;
通过所述一个或多个狭缝蚀刻所述底层牺牲层与所述牺牲层;以及将导体材料填充到所述绝缘层之间的间隙中。
9.如权利要求8所述的方法,其中,通过所述一个或多个狭缝蚀刻所述底层牺牲层与所述牺牲层的步骤包括:
向所述一个或多个狭缝中填充对所述绝缘层与所述牺牲层之间具有高选择比的酸液。
10.如权利要求1所述的方法,还包括:在各个沟道孔的顶部形成漏极接触件,使得所述突出岛作为在各个沟道孔的底部的源极线选择器的沟道区。
11.一种三维(3D)NAND存储器件,包括:衬底,其包括在所述衬底的凹陷区中的多个突出岛;
栅极介电质层,其覆盖所述多个突出岛的顶表面与侧壁以及所述衬底的所述凹陷区的顶表面;
底层导体层,其位于所述栅极介电质层上,用以环绕所述多个突出岛的侧壁;
交替的导体/介电质堆叠,其包括位于所述底层导体层与所述多个突出岛上的多个交替堆叠的绝缘层与导体层;
多个沟道孔,其垂直穿过所述交替的导体/介电质堆叠,各个沟道孔位于一个突出岛的上方;以及
位于各个沟道孔中的存储层,其中,所述存储层的一个沟道层是与一个相应的突出岛电连接的,
其中,使用相同的掩模板来蚀刻所述衬底以形成所述突出岛以及蚀刻交替介电质堆叠来形成所述沟道孔。
12.如权利要求11所述的器件,其中,所述多个突出岛是由蚀刻所述衬底所形成的。
13.如权利要求11所述的器件,其中,所述多个突出岛是以阵列进行布置的。
14.如权利要求11所述的器件,其中,所述底层导体层的高度低于各个突出岛的高度。
15.如权利要求11所述的器件,其中,所述底层导体层的顶表面低于各个突出岛的顶表面。
16.如权利要求11所述的器件,其中,各个突出岛的顶表面低于所述交替的导体/介电质堆叠中的最低的绝缘层的顶表面。
17.如权利要求11所述的器件,其中,所述绝缘层包括二氧化硅。
18.如权利要求11所述的器件,其中,所述底层导体层与所述导体层包括钨。
19.如权利要求11所述的器件,其中,各个沟道孔中的所述存储层包括:位于各个沟道孔的侧壁上的电荷捕获层;
与所述电荷捕获层的侧壁上的突出岛相接触的沟道层;以及绝缘填充层,填充所述沟道层中的间隙。
20.如权利要求11所述的器件,还包括:漏极接触件,位于各个沟道孔的顶部;
其中,各个突出岛作为在各个沟道孔的底部的源极线选择器的沟道区。
说明书 :
三维存储器件及其制造方法
背景技术
成本。因此,平面记忆单元的储存密度接近上限。
发明内容
凹陷区的顶表面;在栅极介电质层上形成底层牺牲层,用以环绕多个突出岛的侧壁;在底层
牺牲层与多个突出岛上形成包括多个交替堆叠的绝缘层与牺牲层的交替介电质堆叠;形成
穿过交替介电质堆叠的多个沟道孔,各沟道孔位于对应于多个突出岛中的一个突出岛的位
置;以及在各个沟道孔中形成存储层,其中,存储层的一个沟道层是与一个相应的突出岛电
连接的。
化硬掩模层;以及使用图案化硬掩模层作为掩模以蚀刻衬底,以此形成包括多个突出岛的
凹陷区。
顶部,使得剩余的底层牺牲层的顶表面低于多个突出岛的顶表面。
一绝缘层的顶表面高于多个突出岛的顶表面;以及在第一绝缘层上形成多个交替的牺牲层
与绝缘层。
充层以填充沟道层的间隙。
牺牲层与牺牲层;以及将导体材料填充到绝缘层之间的间隙中。
陷区的顶表面;底层导体层,位于栅极介电质层上以环绕多个突出岛的侧壁;交替的导体/
介电质堆叠,其包括位于底层导体层与多个突出岛上的多个交替堆叠的绝缘层与导体层;
多个沟道孔,垂直穿过交替的导体/介电质堆叠,各个沟道孔位于一个突出岛的上方;以及
位于各个沟道孔中的存储层,其中,所述存储层的一个沟道层是与一个相应的突出岛电连
接的。
的间隙。
附图说明
公开内容。
具体实施方式
可以使用其他结构及布置。对于相关领域的技术人员显而易见的是,本公开内容还可以用
于各种其他应用中。
个实施例都一定需要包括此特定的特征、结构或特性,而且这些用语不一定指相同的实施
例。此外,当特定特征、结构或特性结合实施例描述时,无论是否于文中明确教示,结合其他
实施例来实现这些特征、结构或特性均属于相关领域的技术人员的知识范围内。
构或特征的复数组合,至少可部分取决于上、下文。类似地,术语诸如“一”、“一个”或“该”也
可以被理解为表达单数用法或传达复数用法,至少可部分取决于上下文。
括在某物上且两者之间具有中间特征或中间层,并且“在……之上”或“在……上方”不仅意
味着在某物之上或在某物上方的含义,而且还可以包括两者之间没有中间特征或中间层
(即,直接在某物上)的含义。
特征的关系,如图所示。除了图中描绘的方向之外,这些空间相对术语旨在涵盖使用或操作
中的器件的不同方位或方向。该器件可以其他方式取向(例如以旋转90度或以其它方向来
取向),并且同样能相应地以说明书中所使用的空间相关描述来解释。
半导体材料,例如硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)等。或者,衬底可以由非导电
材料制成,例如玻璃、塑料或蓝宝石晶圆。
以为均匀或不均匀连续结构的区域,其厚度可小于连续结构的厚度。例如,层可以位于连续
结构的顶表面及底表面之间或在连续结构的顶表面及底表面之间的任何一对水平平面之
间。层可以水平地、垂直地和/或沿着渐缩表面延伸。衬底可以是层,其可以包括一层或多
层,和/或可以在其上面和/或下面具有一层或多层。层可以包括多层。例如,互连层可以包
括一个或多个导体及接触层(其中形成有接触件、互联机和/或通孔)以及一个或多个介电
质层。
期望值的数值范围。数值范围可能由于制造工艺或公差而有轻微变化。如本文所使用的术
语“约/大约”表示可能会随着与对象半导体组件相关联的特定技术点而改变的给定量数
值。基于特定的技术点,术语“约/大约”可以指示出给定量数值,例如在该数值的10-30%内
变化(例如,该数值的±10%、±20%或±30%)。
底是沿着垂直方向延伸。本文所用的术语“垂直/垂直地”是指名义上垂直于衬底之横向表
面。
堆叠可包括多个导体层/介电质层对。交替的导体/介电质堆叠110中的导体层/介电质层对
的数目(例如32、64或96)可以决定三维存储器件中的存储单元的数目。交替的导体/介电质
堆叠中的介电质层1101与导电层1102在垂直方向上可以交替。换句话说,除了位于交替的
导体/介电质堆叠110最上方或最下方的介电质层1101与导电层1102,各导电层1102的两侧
可以邻接于两个介电质层1101,且各介电质层1101的两侧邻接于两个导电层1102。
硅(polysilicon)、掺杂硅(doped silicon)、硅化物或是以上材料的任意组合。在一些实施
例中,导电层1102包括金属层,例如钨,且介电质层1101包括氧化硅。
捕获层1301与沟道层1302的存储层可以形成于外延层122的上方。填充层1303可以形成于
存储层的内部。在一些实施例中,电荷捕获层1301可具有氧化硅/氮化硅/氧化硅(ONO)的结
构,沟道层1302可为多晶硅(polysilicon)层,且填充层1303可为氧化物层。
器(source line selector,SLS)。本文中的源极线选择器也可被称为“下部选择器”或“底
部分选择器”。
孔,通过执行选择性外延成长以在沟道孔的底部分形成外延层,在沟道孔中形成存储层,移
除牺牲层,通过进行氧化处理以在外延层的表面形成氧化硅栅极介电质层,以及进行金属
填充处理以在外延层周围形成金属栅极。这样,可以形成源极线选择器。
底的表面的平整度不佳,因此会影响外延成长的质量以及进一步影响源极线选择器器件的
性能。
此减少工艺的热需求。这样,可以确保三维存储器件的晶体管沟道的表现、源极线选择器的
开关的表现以及周边电路的器件的表现。
的示意性剖面图和/或俯视图。
硅(polysilicon)单层衬底、多晶硅与金属多层衬底、锗衬底、硅化锗(SiGe)衬底、隔离层上
覆硅(silicon on insulator,SOI)衬底、隔离层上覆锗(germanium on insulator,GOI)衬
底、砷化镓(GaAs)衬底、磷化铟(InP)衬底、碳化硅(SiC)衬底、硅与硅化锗(Si/SiGe)多层衬
底、隔离层上覆硅化锗(SGOI)多层衬底等等。在下述本文中,衬底100例如为单晶硅衬底。
件的存储单元。周边电路区可用来形成和3D NAND存储器件操作相关的一个或多个周边电
路。周边电路可包括一个或多个互补式金属氧化物半导体(CMOS)器件。
形成的,突出岛112与衬底100可具有相同的材料和晶体结构。在蚀刻处理之后,衬底100的
剩余部分可形成突出岛112。突出岛112可以被规律地设置,以形成突出岛阵列。各突出岛
112可分别对应在后续处理中形成的沟道孔。在一些实施例中,各突出岛112可具有圆柱体
形状。
氧化硅、氮化硅、氮氧化硅、非晶碳等等,或是以上材料的组合。第一光刻胶层104可为正光
刻胶或是负光刻胶。
理而形成在衬底100上。第一光刻胶层104可通过将负光刻胶材料旋涂在第一硬掩模层102
上而形成。
留以形成图案化的第一光刻胶层1041,如图5所示。
层102。这样,第一光刻胶层1041的图案可以被转移至第一硬掩模层102。图案化第一光刻胶
层1041可被清洁以及移除。
7所示为衬底100的凹陷区110的俯视示意图。如图6所示,在蚀刻处理后,被移除的衬底110
的部分可形成凹陷区110,而未移除的衬底110的部分可形成多个突出岛112。多个突出岛
112可设置为阵列以形成突出岛阵列,如图7所示。
硅。在不使用成长处理来形成突出岛112情况下,突出岛112可对后续处理所形成的源极线
选择器提供较高质量的沟道区。这样,所形成的源极线选择器的表现可以提升。
转移至光刻胶层104的掩模板以形成沟道孔,从而减少制造成本。
化硅相关的具有高介电常数(high-k)的介电材料。在一些实施例中,栅极介电质层114是通
过热氧化处理而形成的二氧化硅。在热氧化处理后,可形成栅极介电质层114以覆盖多个突
出岛112与衬底100的凹陷区110的暴露表面。位于多个突出岛112的顶表面的栅极介电质层
114在后续形成存储层时可以被移除。
环绕多个突出岛112的下部。也就是说,底层牺牲层116的顶表面低于多个突出岛112的顶表
面,如图11所示。
选择器的栅极。底层牺牲层116的材料可依据底层牺牲层116在后续被移除时的蚀刻选择特
性而决定。在一些实施例中,牺牲层的材料可为氮化硅(Si3N4)。
理以使底层牺牲层116平坦化,例如化学机械研磨(CMP)处理。如图11所示,可以进行蚀刻处
理来移除底层牺牲层116的上部,例如干蚀刻处理或湿蚀刻处理。可蚀刻底层牺牲层116至
预先决定的厚度,从而剩余的部分底层牺牲层116可环绕多个突出岛112的下部。也就是说,
底层牺牲层116的顶表面低于多个突出岛112的顶表面。
叠130的层的数目可以和牺牲层的数目有关。牺牲层在后续处理中可被置换为导体层。绝缘
层系用于分开导体层。导体层可用来做为3D NAND存储器件的控制栅极。
些层作为范例,并不因此限制本公开内容的范围。
形成第一绝缘层1201。
可被移除以达成第一绝缘层1201的平坦化。在平坦化处理后,第一绝缘层1201仍然覆盖多
个突出岛112的顶表面。这样,有利于后续制作用以形成存储单元的堆叠层。
理来形成,包括(但不限于)化学气相沉积(CVD),物理气相沉积(PVD),原子层沉积(ALD)或
是以上的任意组合。
道区。各沟道孔140可被用以形成连结至对应突出岛112的存储层。
刻胶层。可进行蚀刻处理以转移第二光刻胶层的图案至第二硬掩模层,然后可移除第二光
刻胶层。
道孔140可形成于多个突出岛112上,如图15所示。各沟道孔140分别位于一个突出岛112上,
用来形成后续处理中的存储层。
层1501的侧壁上的沟道层1502,以及被沟道层1502环绕的绝缘填充层1503。
上材料的任意组合。来自沟道层1502的电子或电洞可经由穿隧层而穿隧至储存层。储存层
可包括用以储存电荷以操作存储的材料。储存层材料包括(但不限于)氮化硅、氮氧化硅、氧
化硅与氮化硅的组合,或是以上材料的任意组合。阻挡层可包括介电材料,其包括(但不限
于)氧化硅或氧化硅/氮化硅/氧化硅(ONO)的组合。阻挡层还可包括高介电常数层,例如氧
化铝(Al2O3)层。在一些实施例中,电荷捕获层1501可包括氧化硅/氮化硅/氧化硅(ONO)结
构。
通过任何薄膜沉积处理来形成,例如ALD、CVD、PVD、任何其他合适的处理,或是以上处理的
任意组合。沟道层1502可包括半导体材料,例如多晶硅。
出岛112的顶表面。绝缘填充层1503可填入至各沟道孔140中被沟道层1502所环绕的的间隙
内。
包括(但不限于)钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、硅化物或是以上材料的任意组合。
充导电层123(例如钨)。可通过PVD、CVD、ALD、任何其他适合的处理或是以上处理的任意组
合来填充导电层123。
高选择比的酸液。在一些实施例中,磷酸(H3PO4)可被用以移除包括氮化硅材料的牺牲层122
与底层牺牲层116。
部,用以连接漏极选择器。再者,可以进行离子注入处理以在各沟道孔140的顶部形成漏极
接触件160。
说,各沟道孔140内可以形成存储单元串。源极线选择器可以位于存储单元串的底部分。源
极线选择器的沟道可为突出岛112。栅极介电质层114可形成于突出岛112的侧壁上。突出岛
112的下部可被底层导体层1231环绕。突出岛112的顶表面可接触于储存层150。
114设置在突出岛112的侧壁上与衬底100的凹陷区的顶表面上。突出岛112的阵列可以通过
蚀刻衬底100来形成。
出岛112可作为MOSFET的可选择性外延成长(SEG),底层导体层1231的顶表面可以低于各突
出岛112的阵列的顶表面以形成多个MOSFET。
叠131的底表面低于突出岛112的阵列的顶表面。突出岛112的阵列的顶表面可低于交替导
体/介电质堆叠131的最低导体层的底表面。换句话说,各突出岛112的顶表面低于交替导
体/介电质堆叠131的最低绝缘层的顶表面。这样,所形成的SEG的顶表面可低于最低控制栅
极的底表面以避免短路。
可作为源极线选择器的沟道区。
1502。
突出岛的阵列,可以不用外延成长来形成源极线选择器的沟道区,因此减少处理的热需求。
这样,可以确保三维存储器件的晶体管沟道的表现以及周边电路的器件表现。
顶表面与侧壁以及衬底的凹陷区的顶表面;在栅极介电质层上形成底层牺牲层,用以环绕
多个突出岛的侧壁;在底层牺牲层与多个突出岛上形成包括多个交替堆叠的绝缘层与牺牲
层的交替介电质堆叠;形成穿过交替介电质堆叠的多个沟道孔,各沟道孔分别对应多个突
出岛的其中一个设置;以及在各沟道孔中形成存储层,其中存储层的沟道层电连接对应的
突出岛。
化硬掩模层;以及使用图案化硬掩模层作为掩模以蚀刻衬底,以形成包括多个突出岛的凹
陷区。
一顶部分,使得剩余的底层牺牲层的顶表面低于多个突出岛的顶表面。
一绝缘层的顶表面高于多个突出岛的顶表面;以及在第一绝缘层上形成多个交替的牺牲层
与绝缘层。
绝缘填充层以填充沟道层的间隙。
牺牲层与牺牲层;将导体材料填入所述绝缘层之间的间隙。
区的顶表面;栅极介电质层,覆盖多个突出岛的顶表面与侧壁以及衬底的凹陷区的顶表面;
底层导体层,位于在栅极介电质层上以环绕多个突出岛的侧壁;交替导体/介电质堆叠,其
包括位在底层导体层上与多个突出岛上的多个交替堆叠的绝缘层与导体层;多个沟道孔,
垂直穿过交替导体/介电质堆叠,各沟道孔系位在一个突出岛上方;以及存储层,位于各沟
道孔中,其中存储层的沟道层电连接到一个对应的突出岛。
层。
种应用,而不背离本公开内容的一般构思。因此,基于这里给出的教导及指导,这样的修改
及调整仍应属于本公开内容的实施例的等同物的含义和范围内。应该理解的是,本文中的
措辞或术语是为了描述的目的而非限制的目的,使得本说明书的术语或措辞将由相关领域
技术人员根据教导及指导来解释。
义,在适当地实现所指定的功能及关系时,可以定义替代的范围。
所附权利要求范围。