多模式切换电路及稳压器

摘要

本发明提供一种多模式切换电路及稳压器，包括：脉冲产生单元，用于接收第一控制信号并根据所述第一控制信号产生第二控制信号及脉冲信号；偏置单元，连接脉冲产生单元，用于接收第一控制信号及输入电压并输出参考电压、第一偏置电压及第二偏置电压；误差放大单元，与偏置单元及脉冲产生单元连接，用于从偏置单元接收参考电压、第一偏置电压及第二偏置电压并从脉冲产生单元接收第二控制信号后提供输出电压；负载补偿单元，与脉冲产生单元、偏置单元连接，用于从脉冲产生单元接收第二控制信号及从偏置单元接收第一及第二偏置电压并提供最小负载；功率单元，与误差放大单元及负载补偿单元连接，用于提供输出电压。以防止在模式切换时出现过冲。

权利要求

1.一种多模式切换电路，其特征在于，包括：脉冲产生单元，用于接收第一控制信号并根据所述第一控制信号产生第二控制信号及脉冲信号；

偏置单元，连接所述脉冲产生单元，用于接收所述第一控制信号及输入电压并输出参考电压、第一偏置电压及第二偏置电压；

误差放大单元，与所述偏置单元及所述脉冲产生单元连接，用于从所述偏置单元接收所述参考电压、第一偏置电压及第二偏置电压并从所述脉冲产生单元接收第二控制信号后提供输出电压；

负载补偿单元，与所述脉冲产生单元、所述偏置单元连接，用于从所述脉冲产生单元接收第二控制信号及从所述偏置单元接收第一及第二偏置电压并提供最小负载；

功率单元，与所述误差放大单元及所述负载补偿单元连接，用于提供输出电压。

2.根据权利要求1所述的多模式切换电路，其特征在于，还包括过冲抑制单元，所述过冲抑制单元连接所述功率单元及所述负载补偿单元，用于对模式切换时产生的过冲电压进行抑制。

3.根据权利要求2所述的多模式切换电路，其特征在于，所述过冲抑制单元包括：第三晶体管，包括控制端、第一端及第二端，所述第三晶体管的控制端连接所述脉冲产生单元，以接收脉冲信号，所述第三晶体管的第一端连接输出电压；

第四晶体管，包括控制端、第一端及第二端，所述第四晶体管的控制端连接所述偏置单元，以接收第二偏置电压，所述第四晶体管的第一端连接所述第三晶体管的第二端，所述第四晶体管的第二端接地；

第五晶体管，包括控制端、第一端及第二端，所述第五晶体管的控制端连接所述第三晶体管的第二端，所述第五晶体管的第一端连接输出电压，所述第五晶体管的第二端接地；

第六晶体管，包括控制端、第一端及第二端，所述第六晶体管的控制端连接所述脉冲产生单元，以接收脉冲信号，所述第六晶体管的第一端连接输出电压，所述第六晶体管的第二端接地；

存储电容，包括第一端及第二端，所述第一端连接所述第三晶体管的第二端，所述存储电容的第二端接地。

4.根据权利要求3所述的多模式切换电路，其特征在于，所述负载补偿单元包括：第十八晶体管，包括控制端、第一端及第二端，所述第十八晶体管的控制端连接脉冲产生单元，以接收第二控制信号，所述第十八晶体管的第一端连接输出电压；

第十九晶体管，包括控制端、第一端及第二端，所述第十九晶体管的控制端连接所述偏置单元，以接收第一偏置电压，所述第十九晶体管的第一端连接所述第十八晶体管的第二端，所述第十九晶体管的第二端接地；

第二十晶体管，包括控制端、第一端及第二端，所述第二十晶体管的控制端连接所述偏置单元，以接收第二偏置电压，所述第二十晶体管的第一端连接输出电压，所述第二十晶体管的第二端接地。

5.根据权利要求1或3所述的多模式切换电路，其特征在于，所述负载补偿单元包括：第一电流源，包括第一端及第二端，所述第一电流源的第一端连接输入电压，所述第一电流源的第二端连接第七开关的第一端；

第二电流源，包括第一端及第二端，所述第二电流源的第一端接地，所述第二电流源的第二端连接第八开关的第二端，所述第八开关的第一端连接第七开关的第二端；

第二十一晶体管，包括控制端、第一端及第二端，所述第二十一晶体管的控制端连接所述第七开关的第二端及第八开关的第一端，所述第二十一晶体管的第二端接地；

第一电阻，包括第一端及第二端，所述第一电阻的第一端连接输出电压，所述第一电阻的第二端连接所述第二十一晶体管的第一端；

第二电容，包括第一端及第二端，所述第二电容的第一端连接所述第二十一晶体管的控制端，所述第二电容的第二端接地。

6.根据权利要求1所述的多模式切换电路，其特征在于，所述误差放大单元包括：第七晶体管至第十七晶体管；

所述第七晶体管包括控制端、第一端以及第二端，所述第七晶体管的控制端接收所述参考电压，所述第七晶体管的第一端连接第一开关的第一端；

所述第八晶体管包括控制端、第一端以及第二端，所述第八晶体管的控制端连接所述第七晶体管的控制端，所述第八晶体管的第一端连接第二开关的第二端；

所述第九晶体管包括控制端、第一端以及第二端，所述第九晶体管的第一端连接所述第一开关的第二端以及所述第二开关的第一端，所述第九晶体管的第二端接收所述输入电压；

所述第十晶体管包括控制端、第一端以及第二端，所述第十晶体管的控制端连接所述第九晶体管的控制端以及所述第九晶体管的第一端，所述第十晶体管的第一端连接所述第八晶体管的第一端，所述第十晶体管的第二端接收所述输入电压；

所述第十一晶体管包括控制端、第一端以及第二端，所述第十一晶体管的控制端连接所述第十晶体管的控制端，所述第十一晶体管的第一端连接第三开关的第一端，所述第十一晶体管的第二端接收所述输入电压；

所述第十二晶体管包括控制端、第一端以及第二端，所述第十二晶体管的控制端连接所述第十一晶体管的控制端，所述第十二晶体管的控制端连接所述第三开关的第二端以及第四开关的第二端，所述第十二晶体管的第二端接收所述输入电压；

所述第十三晶体管包括控制端、第一端以及第二端，所述第十三晶体管的控制端接收所述输出电压，所述第十三晶体管的第一端连接所述第四开关的第一端；

所述第十四晶体管包括控制端、第一端及第二端，所述第十四晶体管的控制端接收所述输出电压，所述第十四晶体管的第一端连接所述第三开关的第一端；

所述第十五晶体管包括控制端、第一端及第二端，所述第十五晶体管的控制端连接脉冲产生单元，接收所述第二控制信号，所述第十五晶体管的第一端连接所述第七晶体管、所述第八晶体管、所述第十三晶体管、所述第十四晶体管的第二端；

所述第十六晶体管包括控制端、第一端及第二端，所述第十六晶体管的控制端接收所述第一偏置电压，所述第十六晶体管的第一端连接所述第十五晶体管的第二端，所述第十六晶体管的第二端接地；

所述第十七晶体管包括控制端、第一端及第二端，所述第十七晶体管的控制端接收所述第二偏置电压，所述第十七晶体管的第一端连接所述第十五晶体管的第一端，所述第十七晶体管的第二端接地。

7.根据权利要求1所述的多模式切换电路，其特征在于，所述误差放大单元包括：第一误差放大器及第二误差放大器；

所述第一误差放大器包括：

第七晶体管，包括控制端、第一端以及第二端，所述第七晶体管的控制端接收所述参考电压；

第九晶体管，包括控制端、第一端以及第二端，所述第九晶体管的第一端以及控制端连接所述第七晶体管的第一端，所述第九晶体管的第二端接收所述输入电压；

第十二晶体管，包括控制端、第一端以及第二端，所述第十二晶体管的控制端连接所述第九晶体管的控制端，所述第十二晶体管的第二端接收输入电压；

第十三晶体管，包括控制端、第一端以及第二端，所述第十三晶体管的控制端接收所述输出电压，所述第十三晶体管的第一端连接所述第十二晶体管的第一端，所述第十三晶体管的第二端连接所述第七晶体管的第二端；

第十五晶体管，包括控制端、第一端以及第二端，所述第十五晶体管的控制端接收所述第二控制信号，第十五晶体管的第一端连接所述第七晶体管的第二端；

第十六晶体管，包括控制端、第一端以及第二端，所述第十六晶体管的控制端接收所述第一偏置电压，所述第十六晶体管的第一端连接所述第十五晶体管的第二端，所述第十六晶体管的第二端接地；

所述第二误差放大器包括：

第八晶体管，包括控制端、第一端以及第二端，所述第八晶体管的控制端接收所述参考电压；

第十晶体管，包括控制端、第一端以及第二端，所述第十晶体管的控制端以及第一端连接所述第八晶体管的第一端，所述第十晶体管的第二端接收所述输入电压；

第十一晶体管，包括控制端、第一端以及第二端，所述第十一晶体管的控制端连接所述第十晶体管的控制端，所述第十一晶体管的第二端接收所述输入电压；

第十四晶体管，包括控制端、第一端以及第二端，所述第十四晶体管的控制端接收所述输出电压，所述第十四晶体管的第一端连接所述第十一晶体管的第一端，所述第十四晶体管的第二端连接所述第八晶体管的第二端；

第十七晶体管，包括控制端、第一端以及第二端，所述第十七晶体管的控制端接收所述第二偏置电压，所述第十七晶体管的第一端连接所述第八晶体管的第二端，所述第十七晶体管的第二端接地。

8.根据权利要求1所述的多模式切换电路，其特征在于，还包括环路补偿单元及负载，所述环路补偿单元用于保证环路的稳定，所述环路补偿单元包括：第三电容，包括第一端及第二端，所述第三电容的第一端与功率开关的控制端连接，所述第三电容的第二端接地；

第四电容，包括第一端及第二端，所述第三电容的第一端连接第八开关的第一端，第二端接地，所述第八开关的第二端连接所述功率开关的控制端；

所述功率单元包括：

功率开关，包括控制端、第一端及第二端，所述功率开关的控制端连接所述误差放大单元，所述功率开关的第一端连接输入电压，所述功率开关的第二端连接输出电压。

9.根据权利要求8所述的多模式切换电路，其特征在于，所述偏置单元包括：带隙基准模块、第一晶体管及第二晶体管；所述带隙基准模块与所述脉冲产生单元连接，以接收第一控制信号；

所述第一晶体管包括控制端、第一端及第二端，所述第一晶体管的控制端及所述第一晶体管的第一端连接所述带隙基准模块，以从所述带隙基准模块接收所述第一偏置电压及第一偏置电流，所述第一晶体管的第二端连接参考地；

所述第二晶体管包括控制端、第一端及第二端，所述第二晶体管的控制端及所述第二晶体管的第一端连接所述带隙基准模块，以从所述带隙基准模块接收所述第二偏置电压及第二偏置电流I，所述第二晶体管的第二端连接参考地；

所述脉冲产生单元包括：第一至第四反相器及与门，所述第一反相器接收第一控制信号依次与第二反相器及第四反相器串联并通过与门输出脉冲信号，所述第四反相器与所述第一反向器并联，输出第二控制信号。

10.一种稳压器，其特征在于，包括如上述权利要求1‑9任一项所述的多模式切换电路。

说明书

多模式切换电路及稳压器

技术领域

[0001] 本申请涉及稳压器技术领域，特别是涉及一种多模式切换电路及稳压器。

背景技术

[0002] 低压差线性稳压器(Low dropout regulator，LDO)广泛用在系统级芯片(System on Chip，SoC)，微控制单元(Micro controller Unit，MCU)中给数字或模拟电路提供稳定
电源。在低功耗应用中，芯片一般会有多种模式，典型情况下至少有工作模式和待机模式。
工作模式下，芯片一般要处理大量数据，数字电路工作频率高，需要较高的供电电压，同时
消耗的电流非常大且变化很快，这时候需要LDO提供较大的供电电压和较高的带宽。在待机
模式下，芯片大部分器件处在关闭或固定逻辑状态，只有少量电路工作在较低的频率，较低
的供电电压也能满足工作要求，整个芯片电流主要是低频低压电路耗电和漏电流，这时候
要求LDO提供较低的供电电压和很小的静态电流，对LDO带宽要求不高，但是由于在模式切
换时由于负载突变会引起电压过冲。因此，设计一颗LDO同时满足工作模式和待机模式要
求，抑制模式切换时产生的过冲及同时具有高带宽和超低功耗特性是非常大的挑战。

发明内容

[0003] 本申请主要提供一种多模式切换电路及稳压器，所述多模式切换电路在模式切换过程中实现平稳切换，防止出现电压过冲，且在满足工作模式和待机模式要求的同时具有
高带宽和超低功耗的特性。

[0004] 为解决上述主要技术问题，本申请采用的一个技术方案是提供一种多模式切换电路，包括：

[0005] 脉冲产生单元，用于接收第一控制信号并根据所述第一控制信号产生第二控制信号及脉冲信号；

[0006] 偏置单元，连接所述脉冲产生单元，用于接收所述第一控制信号及输入电压并输出参考电压、第一偏置电压及第二偏置电压；

[0007] 误差放大单元，与所述偏置单元及所述脉冲产生单元连接，用于从所述偏置单元接收所述参考电压、第一偏置电压及第二偏置电压并从所述脉冲产生单元接收第二控制信
号后提供输出电压；

[0008] 负载补偿单元，与所述脉冲产生单元、所述偏置单元连接，用于从所述脉冲产生单元接收第二控制信号及从所述偏置单元接收第一及第二偏置电压并提供最小负载；

[0009] 功率单元，与所述误差放大单元及所述负载补偿单元连接，用于提供输出电压。

[0010] 为解决上述主要技术问题，本申请采用的另一个技术方案是提供一种稳压器：所述稳压器包括上述所述的多模式切换电路。

[0011] 本申请的有益效果是：区别于现有技术的情况，本申请通过在误差放大单元与所述负载补偿单元之间增加过冲抑制单元，以使所述多模式切换电路在进行模式切换时平稳
切换，避免出现电压过冲。

附图说明

[0012] 图1是本发明多模式切换电路的方框示意图；

[0013] 图2是本发明多模式切换电路的第一实施例的电路示意图；

[0014] 图3是本发明多模式切换电路的第二实施例的电路示意图；

[0015] 图4a是本发明多模式切换电路的第二实施例中的误差放大单元的高功耗误差放大器的电路示意图；

[0016] 图4b是本发明多模式切换电路的第二实施例中的误差放大单元的低功耗误差放大器的电路示意图；

[0017] 图5是本发明多模式切换电路的负载补偿单元的第二实施例的电路示意图；

[0018] 图6是本发明的稳压器的结构示意图。

具体实施方式

[0019] 下面将结合本申请实施方式中的附图，对本申请实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式仅仅是本申请一部分实施方式，而不是全部的实
施方式。基于本申请中的实施方式，本领域普通技术人员在没有做出创造性劳动前提下所
获得的所有其他实施方式，均属于本申请保护的范围。

[0020] 请参见图1，为本发明多模式切换电路的方框示意图。所述多模式切换电路包括：偏置单元101，用于提供参考电压VERF，误差放大单元102，与所述偏置单元101及所述脉冲
产生单元107连接，并从所述偏置单元101接收参考电压VERF，从所述脉冲产生单元107接收
第二控制信号；环路补偿单元103，与所述误差放大单元102连接，用于保证环路稳定；过冲
抑制单元104，与所述环路补偿单元103及所述脉冲产生单元107相连，以从所述脉冲产生单
元107接收脉冲信号，用于防止从工作模式切换到待机模式时出现电压过冲；负载补偿单元
105，与所述过冲抑制单元104及脉冲产生单元107连接，以从所述脉冲产生单元107接收第
二控制信号，所述负载补偿单元105用于提供最小负载；负载106，与所述负载补偿单元105
连接，所述外部负载为电阻；脉冲产生单元107，用于接收第一控制信号并根据第一控制信
号产生第二控制信号，及输出脉冲信号；功率单元108，与所述误差放大单元102、环路补偿
单元103、过冲抑制单元104、负载补偿单元105及负载106相连，用于向所述负载106提供电
压及电流。

[0021] 请参见图2，为本发明多模式切换电路第一实施例结构示意图。包括：所述偏置单元101、误差放大单元102、环路补偿单元103、过冲抑制单元104、负载补偿单元105、负载
106、脉冲产生单元107、功率单元108。

[0022] 其中，所述脉冲产生单元107包括：第一至第四反相器1071、1072、1073、1074及与门1075，所述第一反相器1071接收第一控制信号依次与第二反相器1072及第四反相器1074
串联并通过与门1075输出脉冲信号HPULSE，所述第四反相器1074与所述第一反向器1071并
联输出第二控制信号STBN。

[0023] 具体地，所述第一反相器1071、第二反相器1072的输入端及所述与门1075的第一输入端接收所述第一控制信号STB，所述第二反相器1072的输出端输出所述第二控制信号
STBN，所述第三反相器1073的输入端连接所述第一反相器1071的输出端，所述第四反相器
1074的输入端连接所述第三反相器1073的输出端，所述第四反相器1074的输出端连接所述
与门1075的第二输入端，所述与门1075的输出端输出所述脉冲信号HPULSE。

[0024] 其中，所述偏置单元101包括：带隙基准模块1011、第一晶体管M1及第二晶体管M2；所述带隙基准模块1011与所述脉冲产生单元107连接，以接收第一控制信号STB；所述第一
晶体管M1及所述第二晶体管M2的一端分别连接带隙基准模块1011以接收第一偏置电压VB1
及第二偏置电压VB2，另一端连接参考地GND。

[0025] 具体地，所述带隙基准模块1011，包括第一及第二输入端及第一至第三输出端，所述带隙基准模块1011的第一输入端连接所述第一反相器1071的输入端以接收所述第一控
制信号STB，所述带隙基准模块1011的第二输入端接收输入电压VIN，所述带隙基准模块
1011的第一输出端输出所述第一偏置电压VB1，所述带隙基准模块1011的第二输出端输出
所述第二偏置电压VB2，所述带隙基准模块1011的第三输出端连接所述误差放大单元并输
出所述参考电压VERF；第一晶体管M1，包括控制端、第一端及第二端，所述第一晶体管M1的
控制端及第一晶体管M1的第一端连接所述带隙基准模块1011，以从所述带隙基准模块1011
接收第一偏置电压VB1及第一偏置电流I1，第一晶体管M1的第二端连接参考地GND；第二晶
体管M2，包括控制端、第一端及第二端，所述第二晶体管M2的控制端及第一端连接所述带隙
基准模块1011，以从所述带隙基准模块1011接收第二偏置电压VB2及第二偏置电流I2，第二
晶体管M2的第二端连接参考地GND。

[0026] 其中，所述过冲抑制单元104包括：第三晶体管M3，包括控制端、第一端及第二端，所述第三晶体管M3的控制端连接所述脉冲产生单元107的与门的输出端，以接收脉冲信号
HPULSE，所述第三晶体管M3的第一端连接所述输出电压VOUT；第四晶体管M4，包括控制端、
第一端及第二端，所述第四晶体管M4的控制端连接带隙基准模块1011的第二输出端，以接
收第二偏置电压VB2，所述所述第四晶体管M4的第一端连接所述第三晶体管M3的第二端，所
述第四晶体管M4的第二端接地GND；第五晶体管M5，包括控制端、第一端及第二端，所述第五
晶体管M5的控制端连接所述第三晶体管M3的第二端，所述第五晶体管M5的第一端连接输出
电压VOUT，所述第五晶体管M5的第二端接地GND；第六晶体管M6，包括控制端、第一端及第二
端，所述第六晶体管M6的控制端连接所述脉冲产生单元107的与门的输出端，以接收脉冲信
号HPULSE，所述第六晶体管M6的第一端连接输出电压VOUT，所述第六晶体管M6的第二端接
地GND；存储电容Cm，包括第一端及第二端，所述存储电容Cm的第一端连接所述第三晶体管M3
的第二端，所述存储电容Cm的第二端接地GND。

[0027] 其中，所述误差放大单元102包括：第七晶体管M7至第十七晶体管M17，所述第七晶体管M7连接偏置单元101并通过第九晶体管M9连接输入电压VIN；所述第九晶体管M9与所述
第十晶体管M10、第十一晶体管M11、第十二晶体管M12依次连接；所述第十三晶体管M13连接
输出电压VOUT并通过第十二晶体管M12连接输入电压VIN；所述第十四晶体管M14通过十三
晶体管M13连接输出电压VOUT并通过第十一晶体管M11连接输入电压VIN；所述第八晶体管
M8通过第七晶体管M7连接偏置单元101并通过第十晶体管M10连接输入电压VIN；所述第十
五晶体管M15连接脉冲产生单元107及第八晶体管M8及第十六晶体管M16，所述第十六晶体
管M16连接偏置单元101并接地，所述第十七晶体管M17连接第十四晶体管M14及偏置单元
101并接地。

[0028] 具体地，所述第七晶体管M7，包括控制端、第一端及第二端，所述第七晶体管M7的控制端连接所述带隙基准模块1011的第三输出端，以接收所述参考电压VERF，所述第七晶
体管M7的第一端连接第一开关S1的第一端；第八晶体管M8，包括控制端、第一端及第二端，
所述第八晶体管M8的控制端连接所述第七晶体管M7的控制端，所述第八晶体管M8的第一端
连接第二开关的第二端；第九晶体管M9，包括控制端、第一端及第二端，所述第九晶体管M9
的第一端连接第一开关S1的第二端及第二开关的第一端，所述第九晶体管M9的第二端连接
输入电压VIN；第十晶体管M10，包括控制端、第一端及第二端，所述第十晶体管M10的控制端
连接所述第九晶体管M9的控制端及所述第九晶体管M9的第一端，所述第十晶体管M10的第
一端连接所述第八晶体管M8的第一端，所述第十晶体管M10的第二端连接输入电压VIN；第
十一晶体管M11，包括控制端、第一端及第二端，所述第十一晶体管M11的控制端连接所述第
十晶体管M10的控制端，所述第十一晶体管M11的第一端连接第三开关S3的第一端，所述第
十一晶体管M11的第二端连接输入电压VIN；第十二晶体管M12，包括控制端、第一端及第二
端，所述第十二晶体管M12的控制端连接所述第十一晶体管M11的控制端，所述第十二晶体
管M12的第一端连接所述第三开关S3的第二端及第四开关S4的第二端，所述第十二晶体管
M12的第二端连接输入电压VIN；第十三晶体管M13，包括控制端、第一端及第二端，所述第十
三晶体管M13的控制端连接输出电压VOUT，所述第十三晶体管M13的第一端连接所述第四开
关S4的第一端；第十四晶体管M14，包括控制端、第一端及第二端，所述第十四晶体管M14的
控制端连接输出电压VOUT，所述第十四晶体管M14的第一端连接所述第三开关S3的第一端；
第十五晶体管M15，包括控制端、第一端及第二端，所述第十五晶体管M15的控制端连接脉冲
产生单元107的第二反相器1072的输出端，接收第二控制信号STBN，所述第十五晶体管M15
的第一端连接第七晶体管M7、第八晶体管M8、第十三晶体管M13、第十四晶体管M14的第二
端；第十六晶体管M16，包括控制端、第一端及第二端，所述第十六晶体管M16的控制端连接
所述带隙基准模块1011第一输出端，接收第一偏置电压VB1，所述第十六晶体管M16的第一
端连接第十五晶体管M15的第二端，第二端接地GND；第十七晶体管M17，包括控制端、第一端
及第二端，所述第十七晶体管M17的控制端连接所述带隙基准模块1011第二输出端，接收第
二偏置电压VB2，所述第十七晶体管M17的第一端连接第十五晶体管M15的第一端，第二端接
地GND；第一电容C1，包括第一端及第二端，所述第一电容C1的第一端连接所述第十三晶体
管M13及第十四晶体管M14的第二端，所述第一电容C1的第二端接地GND。

[0029] 其中，所述负载补偿单元105包括：第十八晶体管M18，包括控制端、第一端及第二端，所述第十八晶体管M18的控制端连接脉冲产生单元107的第二反相器1072的输出端，以
接收第二控制信号STBN，所述第十八晶体管M18的第一端连接输出电压VOUT；第十九晶体管
M19，包括控制端、第一端及第二端，所述第十九晶体管M19的控制端连接带隙基准模块1011
的第一输出端，以接收第一偏置电压VB1，所述第十九晶体管M19的第一端连接所述第十八
晶体管M18的第二端，所述第十九晶体管M19的第二端接地GND；第二十晶体管M20，包括控制
端、第一端及第二端，所述第二十晶体管M20的控制端连接带隙基准模块1011的第二输出
端，以接收第二偏置电压VB2，所述第二十晶体管M20的第一端连接输出电压VOUT，所述第二
十晶体管M20的第二端接地GND。

[0030] 其中，所述环路补偿单元103包括：第三电容C3，包括第一端及第二端，所述第三电容C3的第一端与所述功率开关MP的控制端连接，所述第三电容C3的第二端接地GND；第四电
容C4，包括第一端及第二端，所述第四电容C4的第一端连接第八开关S8的第一端，所述第四
电容C4的第二端接地GND，所述第八开关S8的第二端连接所述功率开关MP的控制端。

[0031] 其中，所述功率单元108包括：功率开关MP，包括控制端、第一端及第二端，所述功率开关MP的控制端连接所述误差放大单元102的第四晶体管M4的第一端，所述功率开关MP
的第一端连接输入电压VIN，所述功率开关MP的第二端连接输出电压VOUT。

[0032] 具体的，所述负载106为电阻，所述第一晶体管M1、第二晶体管M2、第七晶体管M7、第八晶体管M8、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、
第十七晶体管M17、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第十八晶
体管M18、第十九晶体管M19、第二十晶体管M20及功率开关MP为NMOS管，所述第九晶体管M9、
第十晶体管M10、第十一晶体管M11、第十二晶体管M12为PMOS管。

[0033] 需要说明的是，第二控制信号STBN为所述第一控制信号STB的反相信号，且所述第一、第二控制信号为数字信号，如第一控制信号STB为低电平信号，即第二控制信号STBN为
高电平信号，再如第一控制信号STB为高电平信号，即第二控制信号STBN为低电平信号。

[0034] 具体的，当第一控制信号STB为低电平信号，如逻辑0时，所述稳压器为工作模式，所述带隙基准模块1011工作在高功耗模式，输出参考电压为VERF＝1.2V，第一偏置电流I1
＝1.5μA，第二偏置电流I2＝50nA，且所述第一开关S1、第二开关S2、第三开关S3、第四开关
S4导通，由于第一控制信号STB为低电平信号，所以经过第二反相器1072后得到的第二控制
信号STBN为高电平信号，如逻辑＝1，所述第十五晶体管M15导通，第十六晶体管M16接收第
一偏置电压VB1，所述误差放大器工作在高功耗模式，第五开关S5断开，所述第四电容C4不
起作用，第十八晶体管M18导通，第十九晶体管M19接收一偏置电压VB1及第一偏置电流I1，
所述第二十晶体管M20接收第二偏置电压VB2及第二偏置电流I2，此时，所述负载补偿单元
105的电流为所述第十九晶体管M19及所述第二十晶体管M20的电流之和，即I1+I2。此时所
述多模式切换电路输出电压VOUT＝1.2V，静态电流(除负载106所需电流之外的电流)小于
2mA，可以提供最大100mA的输出电流，负载电容小于3nF时带宽大于0.5MHz。

[0035] 当第一控制信号STB为高电平信号，如逻辑1时，所述多模式切换电路为待机模式，所述带隙基准模块1011工作在低功耗模式，输出参考电压为VERF＝0.95V，第一偏置电流I1
＝0μA，第二偏置电流I2＝50nA，且所述第一开关S1、第二开关S2、第三开关S3、第四开关S4
断开，由于STB为高电平信号，所以STBN为低电平信号，如逻辑0时，所述第十五晶体管M15关
闭，第十七晶体管M17接收第二偏置电压VB2，所述误差放大器工作在低功耗模式，第五开关
S5导通，所述第四电容C4起作用，第十八晶体管M18关闭，第二十晶体管M20接收第二偏置电
压VB2及第二偏置电流I2，此时，所述负载补偿单元105的电流为所述第二十晶体管M20的电
流，即I2。此时所述多模式切换电路输出电压VOUT＝0.95V，静态电流(除负载106所需电流
之外的电流)小于0.5μA，负载电容小于1nF时带宽大于1kHz。

[0036] 需要说明的是，在工作模式时，所述带隙基准模块1011可以输出第一偏置电流I1及第一偏置电压VB1和第二偏置电流I2及第二偏置电压VB2，但是在待机模式时，所述带隙
基准模块1011只输出第二偏置电流I2及第二偏置电压VB2。

[0037] 当所述多模式切换电路从工作模式切换至待机模式时，由于负载106突变以及功率开关MP的电压变化会引起输出电压VOUT出现过冲，在模式切换瞬间，即当第一控制信号
STB从0变为1的瞬间，会触发脉冲发生模块1041产生高电平脉冲信号HPULSE，当脉冲信号
HPULSE为高电平信号，如逻辑1时，第三晶体管M3、第五晶体管M5、第六晶体管M6导通，使所
述第五晶体管M5的控制端的电压为输出电压VOUT，所述第五晶体管M5及第六晶体管M6提供
一个下拉电流，用以抵消所述负载106及功率开关MP的电压变化的影响。在持续一段时间后
(本实施例中约为10μs)，即切换完成之后，所述脉冲信号变为低电平信号，如逻辑0，所述第
三晶体管M3、第六晶体管M6立即关闭，但是由于存储电容Cm存在，使所述第五晶体管M5的控
制端的电压通过所述第四晶体管M4放电至参考地GND，第五晶体管M5的导通阻抗逐渐变大
直至完全关闭。需要说明的是，所述第三晶体管M3及第六晶体管M6只在脉冲期间导通，所述
第五晶体管的器件尺寸根据负载的突变量来设计，第六晶体管M6的器件尺寸以及作用时间
根据功率开关MP的电压毛刺大小设计。且所述过冲抑制单元104在切换完成之后只有很小
的漏电流，不影响所述电路的电流及电压。

[0038] 在本实施例中，所述过冲抑制单元104在模式切换瞬间接收到脉冲产生单元107发出的脉冲信号HPULSE，并根据所述脉冲信号使所述第五晶体管M5及第六晶体管M6提供一个
下拉电流，用以抵消所述负载106及功率开关MP的电压变化的影响，防止产生过冲。

[0039] 请参见图3，为本发明多模式切换电路的第二实施例电路示意图。其与第一实施例的区别之处在于，本实施例中，所述误差放大单元102包括：第一误差放大器EA1(高功耗误
差放大器)及第二误差放大器EA2(低功耗误差放大器)、第五开关S5及第六开关S6，所述高
功耗误差放大器EA1连接所述第五开关S5的第一端，所述低功耗误差放大器EA2连接所述第
六开关S6的第一端，所述第五开关S5的第二端连接所述第六开关S6的第二端。当所述多模
式切换电路为工作模式时，即STB为低电平信号时，如逻辑0，第五开关S5导通，所述高功耗
误差放大器EA1与功率开关MP的控制端连接，向所述功率开关MP提供第一偏置电压VB1及第
一偏置电流I1；当所述多模式切换电路为待机模式时，即STB为高电平信号时，如逻辑1，第
六开关S6导通，所述低功耗误差放大器EA2与功率开关MP的控制端连接，向所述功率开关MP
提供第二偏置电压VB2及第二偏置电流I2。需要说明的是，在工作模式时，所述第六开关S6
也可以导通，所述低功耗误差放大器EA2也可以连接所述功率开关MP，但是在待机模式时，
所述第五开关S5必须断开。

[0040] 具体的，在本实施例中，所述高功耗误差放大器EA1相当于第一实施例中的第七晶体管M7、第九晶体管M9、第十二晶体管M12、第十三晶体管M13、第十五晶体管M15、第十六晶
体管M16，且所述第七晶体管与偏置单元连接并通过第九晶体管连接输入电压，第十三晶体
管与输出电压连接并通过第十二晶体管连接输出电压；第十五晶体管与第七晶体管及第十
三晶体管连接并通过第十六晶体管接地。具体请参见图4a，所述第七晶体管M7的控制端连
接所述带隙基准模块1011的第三输出端，以接收参考电压VERF；第九晶体管M9的第一端及
控制端连接第七晶体管M7的第一端，第九晶体管M9的第二端连接输入电压VIN；第十二晶体
管M12的控制端连接所述第九晶体管M9的控制端，第十二晶体管M12的第一端连接第十三晶
体管M13的第一端，第十二晶体管M12的第二端连接输入电压VIN；第十三晶体管M13的控制
端连接输出电压VOUT，第十三晶体管M13的第二端连接所述第七晶体管M7的第二端；第十五
晶体管M15的控制端连接第二反相器1072的输出端，接收第二控制信号STBN，第十五晶体管
M15的第一端连接第七晶体管M7第二端；第十六晶体管M16的控制端连接所述带隙基准模块
1011的第一输出端，接收第一偏置电压VB1，第十六晶体管M16的第一端连接第十五晶体管
M15的第二端，第二接地GND。所述高功耗误差放大器通过EA1_OUT控制。

[0041] 所述低功耗误差放大器EA2相当于第一实施例中的第八晶体管M8、第十晶体管M10、第十一晶体管M11、第十四晶体管M14、第十七晶体管M17，且所述第八晶体管与偏置单
元连接并通过第十晶体管连接输入电压；第十四晶体管与输出电压连接并通过第十一晶体
管连接输入电压；第十七晶体管与第八晶体管及第十四晶体管连接并接地。具体请参见图
4b，所述第八晶体管M8的控制端连接所述带隙基准模块1011的第三输出端，以接收参考电
压VERF；第十晶体管M10的控制端及第一端连接第八晶体管M8的第一端，第十晶体管M10的
第二端连接输入电压VIN；第十一晶体管M11的控制端连接所述第十晶体管M10的控制端，第
十一晶体管M11的第一端连接第十四晶体管M14的第一端，第十一晶体管M11的第二端连接
输入电压VIN；第十四晶体管M14的控制端连接输出电压VOUT，第十四晶体管M14的第二端连
接所述第八晶体管M8的第二端；第十七晶体管M17的控制端连接所述带隙基准模块1011的
第二输出端，接收第二偏置电压VB2，第十七晶体管M17的第一端连接第八晶体管M8的第二
端，第十七晶体管M17的第二端接地GND。所述低功耗误差放大器通过EA2_OUT控制。

[0042] 需要说明的是，在本实施例中，所述功率单元108中的功率开关MP的控制端连接所述第五开关S5及第六开关S6的第二端。

[0043] 在一实施例中，所述负载补偿单元105还可以为图5所示连接方式。所述负载补偿单元105包括：第一电流源AI，其第一端连接输入电压VIN，所述第一电流源AI的第二端连接
第七开关S7的第一端；第二电流源A2，其第一端接地GND，所述第二电流源AI的第二端连接
第八开关S8的第二端，所述第八开关的第一端连接第七开关S7的第二端；第二十一晶体管
M21，其控制端连接所述第七开关S7的第二端及第八开关S8的第一端，第二十一晶体管M21
的第二端连接参考地GND；第一电阻R1，其第一端连接输出电压VOUT，第一电阻R1的第二端
连接所述第二十一晶体管M21的第一端；第二电容C2，其第一端连接所述第二十一晶体管
M21的控制端，第二电容C2的第二端接地GND。

[0044] 在工作模式时，所述第七开关S7导通，第八晶体管S8断开，第一电流源A1提供第一偏置电流I1，所述第二十一晶体管M21的控制端电压VG_M21被充电至VIN，此时第一电阻R1
的第一端X到参考地GND的阻抗约等于R1；在待机模式时，所述第七开关S7断开，第八晶体管
S8导通，第二电流源A2提供第二偏置电流I2，所述第二十一晶体管M21的控制端电压VG_M21
被放电至GND，此时第一电阻R1的第一端X到参考地GND的阻抗近似无穷大。在本实施例中，
调整I1、I2及C2的大小可以控制模式的切换时间。

[0045] 需要说明的是，如果过冲主要由负载补偿电路造成，即负载106本身所需电流及电压较小时或无负载106的情况下，可采用本实施例的方式抑制过冲，在其他实施例中，也可
以使用过冲抑制单元及本实施例所述的负载补偿单元共同抑制过冲。所述第二十一晶体管
M21为NMOS管。

[0046] 请参见图6，为本发明的稳压器的结构示意图。所述稳压器500包括上述所示的多模式切换电路501。稳压器500(Voltage stabilizer)是电子工程中的一种被设计来自动维
持恒定电压的装置。一个稳压器可能是简单的“前馈”设计或者可能包含负反馈控制回路。
稳压器500还可能使用了机电机制或电子模块。根据不同的设计，稳压器可以分为直流稳压
和交流稳压。稳压器500常在电源供应系统中使用，与整流器、电子滤波器等配合工作，提供
稳定输出的电压，例如微处理器和其他元件所需的工作电压。在交流电流计机乃至发电厂
的大型发电机中，稳压器控制着输出的电压的稳定性。在一个分布式配电系统中，稳压器可
能被安装在一个子电站或者沿着导线延伸的方向上，以保证用户无论功率高低都能得到稳
定的电压。

[0047] 在本实施例中，所述模式切换电路只描述了部分相关电路，其他功能电路与现有技术中的多模式切换电路的功能电路相同，在此不再赘述。

[0048] 本发明所述的低压差性稳压器的多模式切换电路其工作模式与待机模式复用同一功率开关MP，以减小芯片面积，设置过冲抑制单元，在工作模式到待机模式切换时，触发
所述过冲抑制单元中的脉冲发生模块产生脉冲信号，以使所述第三晶体管M3及第六晶体管
M6导通，使第五晶体管M5的控制端电压为输出电压VOUT，第五晶体管M5及第六晶体管M6提
供下拉电流，消除由负载突变及功率开关引起的过冲。

[0049] 以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构变换，或直接或间接运用在其他相关的技术领域，
均同理包括在本申请的专利保护范围内。