加速机器学习操作的方法、图形处理单元和数据处理系统

摘要

一个实施例提供了包括具有在整数数据路径和浮点数据路径之间共享的加法器和乘法器的计算单元的机器学习硬件加速器，到乘法器的输入操作数的高位要在浮点操作期间被门控。

权利要求

1.一种用于加速机器学习操作的图形处理单元，所述图形处理单元包括：多处理器，所述多处理器具有单指令多线程架构，所述多处理器用于跨所述多处理器的多个线程执行至少一个单个指令，其中，寄存器堆的至少一部分被专用于所述多个线程中的每一个；

包括在所述多处理器内的第一计算单元，所述至少一个单个指令使得所述第一计算单元执行二维矩阵乘法累加操作，其中，执行所述二维矩阵乘法累加操作包括计算16位操作数的32位中间乘积并且基于所述32位中间乘积计算32位和，其中，所述第一计算单元用于根据所述至少一个单个指令的两个或更多个16位操作数计算所述32位中间乘积，对所述16位操作数执行16位浮点乘法以生成16位乘积，并将所述16位乘积转换成所述32位中间乘积。

2.如权利要求1所述的图形处理单元，所述多处理器用于执行线程组的并行线程，所述线程组中的每个线程具有独立的线程状态。

3.如权利要求2所述的图形处理单元，所述多处理器包括调度器，所述调度器用于将所述线程组的并行线程调度到所述多处理器内的多个计算单元。

4.如权利要求3所述的图形处理单元，所述多处理器内的多个计算单元包括用于执行整数操作的第二计算单元，所述调度器用于将浮点操作调度到所述第一计算单元并且将整数操作调度到所述第二计算单元，其中，所述多处理器用于同时在所述第一计算单元上执行浮点操作并且在所述第二计算单元上执行整数操作。

5.如权利要求4所述的图形处理单元，所述多处理器用于同时在所述第一计算单元上以第一精度执行第一浮点操作并且以第二精度执行第二浮点操作。

6.如权利要求1所述的图形处理单元，所述第一计算单元还包括一个或多个移位器，所述一个或多个移位器用于归一化或对齐中间结果。

7.如权利要求6所述的图形处理单元，所述第一计算单元用于基于所述32位中间乘积来计算16位和。

8.一种数据处理系统，包括：

图形处理单元，所述图形处理单元用于加速机器学习操作，所述图形处理单元包括多处理器，所述多处理器具有单指令多线程架构，所述多处理器用于跨所述多处理器的多个线程执行至少一个单个指令，其中，寄存器堆的至少一部分被专用于所述多个线程中的每一个；

包括在所述多处理器内的第一计算单元，所述至少一个单个指令使得所述第一计算单元执行二维矩阵乘法累加操作，其中，执行所述二维矩阵乘法累加操作包括计算16位操作数的32位中间乘积并且基于所述32位中间乘积计算32位和，其中，所述第一计算单元用于根据所述至少一个单个指令的两个或更多个16位操作数计算所述32位中间乘积，对所述16位操作数执行16位浮点乘法以生成16位乘积，并将所述16位乘积转换成所述32位中间乘积；以及

存储器，所述存储器与所述图形处理单元通信地耦合。

9.如权利要求8所述的数据处理系统，所述多处理器用于执行线程组的并行线程，所述线程组中的每个线程具有独立的线程状态。

10.如权利要求9所述的数据处理系统，所述多处理器包括调度器，所述调度器用于将所述并行线程调度到所述多处理器内的多个计算单元。

11.如权利要求10所述的数据处理系统，所述多处理器内的多个计算单元包括用于执行整数操作的第二计算单元，所述调度器用于将浮点操作调度到所述第一计算单元并且将整数操作调度到所述第二计算单元，其中，所述多处理器用于同时在所述第一计算单元上执行浮点操作并且在所述第二计算单元上执行整数操作。

12.如权利要求11所述的数据处理系统，所述多处理器用于同时在所述第一计算单元上以第一精度执行第一浮点操作并且以第二精度执行第二浮点操作。

13.如权利要求8所述的数据处理系统，所述第一计算单元还包括一个或多个移位器，所述一个或多个移位器用于归一化或对齐中间结果。

14.如权利要求13所述的数据处理系统，所述第一计算单元用于基于所述32位中间乘积来计算16位和。

15.一种用于加速机器学习操作的方法，所述方法包括：在图形处理单元上解码单个指令，所述图形处理单元具有单指令多线程架构；

通过所述图形处理单元内的多处理器执行所述单个指令，所述单个指令跨所述多处理器的多个线程而执行，其中，寄存器堆的至少一部分被专用于所述多个线程中的每一个；以及

响应于通过所述多处理器执行所述单个指令，在所述多处理器的第一计算单元上执行二维矩阵乘法累加操作，其中，执行所述二维矩阵乘法累加操作包括计算16位操作数的32位中间乘积并且基于所述32位中间乘积计算32位和，其中，计算所述32位中间乘积包括对所述单个指令的两个或更多个16位操作数执行16位浮点乘法以生成16位乘积，并将所述16位乘积转换成所述32位中间乘积。

16.如权利要求15所述的方法，还包括：执行线程组的并行线程，所述线程组中的每个线程具有独立的线程状态。

17.如权利要求16所述的方法，还包括：将所述线程组的并行线程调度到所述多处理器内的多个计算单元。

18.如权利要求17所述的方法，还包括：将浮点操作调度到所述第一计算单元并且将整数操作调度到第二计算单元；以及在所述第一计算单元上执行所述浮点操作的同时，通过所述多处理器内的第二计算单元执行所述整数操作。

19.如权利要求18所述的方法，还包括：同时在所述第一计算单元上以第一精度执行第一浮点操作并且以第二精度执行第二浮点操作。

20.如权利要求15所述的方法，还包括：基于所述32位中间乘积来计算16位和。

说明书

加速机器学习操作的方法、图形处理单元和数据处理系统

[0001] 本申请是申请日为2018年4月27日、申请号为201810394160.7的同名专利申请的分案申请。

[0002] 交叉引用

[0003] 本申请要求对2017年4月28日提交的美国临时申请No.62/491,699的权益，其由此通过引用被结合于本文。

技术领域

[0004] 实施例一般涉及数据处理，并且更具体地涉及经由通用图形处理单元的数据处理。

背景技术

[0005] 当前并行图形数据处理包括开发成对图形数据执行特定操作(诸如例如线性内插、曲面细分、光栅化、纹理映射、深度测试等)的系统和方法。传统上，图形处理器使用固定
功能计算单元来处理图形数据；然而，最近，已经使图形处理器的部分可编程，使此类处理
器能够支持用于处理顶点和片段数据的各种各样的操作。

[0006] 为了进一步增加性能，图形处理器通常实现诸如尝试并行处理遍及图形流水线的不同部分的尽可能多的图形数据的流水线操作的处理技术。具有单指令多线程(SIMT)架构
的并行图形处理器被设计成最大化图形流水线中的并行处理的量。在SIMT架构中，并行线
程组尝试尽可能经常地一起同步执行程序指令以增加处理效率。用于SIMT架构的软件和硬
件的一般概述可以在Shane Cook的CUDA Programming，第3章，第37‑51页(2013)和/或
Nicholas Wilt的CUDA Handbook,A Comprehensive Guide to GPU Programming,第2.6.2
至3.1.2节(2013年6月)中找到。

附图说明

[0007] 通过参考实施例可具有本发明的更具体的描述以便可以详细理解本发明的特征，所述实施例中的一些在附图中示出。然而，要注意，附图仅示出了典型实施例，并且因此不
被视为限制所有实施例的范围。

[0008] 图1是示出了配置成实现本文描述的实施例的一个或多个方面的计算机系统的框图。

[0009] 图2A‑2D示出了根据实施例的并行处理器部件。

[0010] 图3A‑3B是根据实施例的图形多处理器的框图。

[0011] 图4A‑4F示出了示范架构，在其中多个GPU通信地耦合到多个多核处理器。

[0012] 图5示出了根据实施例的图形处理流水线。

[0013] 图6示出了根据实施例的机器学习软件栈。

[0014] 图7示出了根据实施例的高度并行通用图形处理单元。

[0015] 图8示出了根据实施例的多GPU计算系统。

[0016] 图9A‑9B示出了示范深度神经网络的层。

[0017] 图10示出了示范递归神经网络。

[0018] 图11示出了深度神经网络的训练和部署。

[0019] 图12是示出分布式学习的框图。

[0020] 图13示出了适合用于使用训练模型执行推理的示范推理片上系统(SOC)。

[0021] 图14是根据实施例的多处理器单元的框图。

[0022] 图15A‑15B示出了根据实施例的执行整数和浮点融合乘‑加操作的逻辑单元的设计。

[0023] 图16示出了根据实施例的具有合并的浮点和整数数据路径的融合乘‑加逻辑单元。

[0024] 图17A‑17B示出了根据实施例的包括合并的计算电路以执行浮点和整数融合乘法累加操作的逻辑单元。

[0025] 图18A‑18B示出了执行用于机器学习的加速训练和推理操作的数据处理系统和关联的计算和逻辑单元。

[0026] 图19示出了根据实施例的激活指令模块的细节。

[0027] 图20示出了根据实施例的随机量化单元。

[0028] 图21示出了根据一个实施例的FPU编码和配置模块。

[0029] 图22示出了根据实施例的使用动态可配置计算单元处理指令的逻辑。

[0030] 图23A‑23B是示出执行由本文描述的实施例提供的GPGPU内的稀疏计算操作的逻辑的流程图。

[0031] 图24是根据实施例的处理系统的框图。

[0032] 图25是根据实施例的处理器的框图。

[0033] 图26根据实施例的图形处理器的框图。

[0034] 图27是根据一些实施例的图形处理器的图形处理引擎的框图。

[0035] 图28是由附加实施例提供的图形处理器的框图。

[0036] 图29示出了包括在一些实施例中采用的处理元件阵列的线程执行逻辑。

[0037] 图30是示出根据一些实施例的图形处理器指令格式的框图。

[0038] 图31是根据另一实施例的图形处理器的框图。

[0039] 图32A‑32B示出了根据一些实施例的图形处理器命令格式和命令序列。

[0040] 图33示出了根据一些实施例的用于数据处理系统的示范图形软件架构。

[0041] 图34是示出根据实施例的IP核的开发系统的框图。

[0042] 图35是示出根据实施例的示范片上系统集成电路的框图。

[0043] 图36是示出根据实施例的附加图形处理器的框图。

[0044] 图37是示出根据实施例的片上系统集成电路的附加示范图形处理器的框图。

具体实施方式

[0045] 在一些实施例中，图形处理单元(GPU)通信地耦合至主机/处理器核以使图形操作、机器学习操作、模式分析操作、以及各种通用GPU(GPGPU)功能加速。GPU可通过总线或另
一互连(例如，诸如PCIe或NVLink之类的高速互连)通信地耦合至主机处理器/核。在其他实
施例中，GPU可被集成在与核相同的封装或芯片上，并通过内部处理器总线/互连(即，在封
装或芯片内部)通信地耦合至核。不管GPU被连接的方式，处理器核都可以以工作描述符中
所包含的命令/指令的序列的形式将工作分配给GPU。GPU然后使用专用电路/逻辑以用于高
效地处理这些命令/指令。

[0046] 在以下描述中，阐述了很多特定细节来提供更彻底的理解。然而，将对本领域技术人员显而易见的是，可以在没有这些特定细节中的一个或多个的情况下实践本文中所描述
的实施例。在其他实例中，没有描述公知的特征以避免使本发明的实施例的细节模糊。

[0047] 系统概述

[0048] 图1是示出了配置成实现本文中所描述的实施例的一个或多个方面的计算系统100的框图。计算系统100包括处理子系统101，所述处理子系统101具有经由互连路径进行
通信的一个或多个处理器102和系统存储器104，所述互连路径可以包括存储器中枢105。存
储器中枢105可以是芯片组部件内的单独的部件，或者可以集成在所述一个或多个处理器
102内。存储器中枢105经由通信链路106与I/O子系统111耦合。I/O子系统111包括I/O中枢
107，所述I/O中枢107可以使得计算系统100能够从一个或多个输入设备108接收输入。另
外，I/O中枢107可以使得显示控制器能够向一个或多个显示设备110A提供输出，所述显示
控制器可以被包括在所述一个或多个处理器102中。在一个实施例中，与I/O中枢107耦合的
所述一个或多个显示设备110A可以包括本地的、内部的或嵌入式的显示设备。

[0049] 在一个实施例中，处理子系统101包括一个或多个并行处理器112，所述一个或多个并行处理器112经由总线或其他通信链路113耦合至存储器中枢105。通信链路113可以是
任何数量的基于标准的通信链路技术或协议(诸如但不限于PCI Express)中的一个，或者
可以是供应方特定的通信接口或通信结构。在一个实施例中，所述一个或多个并行处理器
112形成计算集中的并行或向量处理系统，所述系统包括大量处理核和/或处理集群，诸如
集成众核(MIC)处理器。在一个实施例中，所述一个或多个并行处理器112形成图形处理子
系统，所述图形处理子系统可以向经由I/O中枢107耦合的所述一个或多个显示设备110A中
的一个输出像素。所述一个或多个并行处理器112还可以包括显示控制器和显示接口(未示
出)以使能到一个或多个显示设备110B的直接连接。

[0050] 在I/O子系统111内，系统存储单元114可以连接至I/O中枢107来为计算系统100提供存储机制。I/O开关116可以用于提供接口机制，以使能I/O中枢107与可以集成到平台中
的其他部件(诸如网络适配器118和/或无线网络适配器119)和可以经由一个或多个插入式
设备120添加的各种其他设备之间的连接。网络适配器118可以是以太网适配器或另一有线
网络适配器。无线网络适配器119可以包括如下中的一个或多个：Wi‑Fi、蓝牙、近场通信
(NFC)或包括一个或多个无线电装置的其他网络设备。

[0051] 计算系统100可以包括未明确示出的其他部件，所述其他部件包括USB或其他端口连接、光存储驱动器、视频捕获设备等，也可以连接至I/O中枢107。可以使用任何合适的协
议，诸如基于PCI(外围部件互连)的协议(例如，PCI‑Express)，或任何其他总线或点对点通
信接口和/或(多个)协议，诸如NV‑Link高速互连或本领域中已知的互连协议，来实现将图1
中的各种部件互连的通信路径。

[0052] 在一个实施例中，所述一个或多个并行处理器112结合为了进行图形和视频处理而优化的电路，所述电路包括例如视频输出电路，并且构成图形处理单元(GPU)。在另一实
施例中，所述一个或多个并行处理器112结合为了进行通用处理而优化的电路，同时保持本
文中较详细地描述的基础计算架构。在又一实施例中，计算系统100的部件可以与一个或多
个其他系统元件集成在单个集成电路上。例如，所述一个或多个并行处理器112、存储器中
枢105、(多个)处理器102和I/O中枢107可以集成到片上系统(SoC)集成电路中。替代地，计
算系统100的部件可以集成到单个封装中以形成系统级封装(SIP)配置。在一个实施例中，
计算系统100的部件的至少一部分可以集成到多芯片模块(MCM)中，所述多芯片模块(MCM)
可以与其他多芯片模块互连成模块化计算系统。

[0053] 将领会，本文中示出的计算系统100是说明性的并且变化和修改是可能的。连接拓扑可以按照期望进行修改，所述连接拓扑包括桥的数量和布置、(多个)处理器102的数量和
(多个)并行处理器112的数量。例如，在一些实施例中，系统存储器104直接地而不是通过桥
连接至(多个)处理器102，而其他设备经由存储器中枢105和(多个)处理器102与系统存储
器104进行通信。在其他替代拓扑中，(多个)并行处理器112连接至I/O中枢107或直接连接
至所述一个或多个处理器102中的一个，而不是连接至存储器中枢105。在其他实施例中，I/
O中枢107和存储器中枢105可以集成到单个芯片中。一些实施例可以包括经由多个插座附
接的(多个)处理器102的两个或更多个集合，它们可以与(多个)并行处理器112的两个或更
多个实例耦合。

[0054] 本文中示出的特定部件中的一些是可选的并且可能不被包括在计算系统100的所有实现中。例如，可以支持任何数量的插入式卡或外围设备，或者可以消除一些部件。此外，
一些架构可以将不同的术语用于与图1中示出的那些部件类似的部件。例如，在一些架构中
存储器中枢105可以被称为北桥，而I/O中枢107可以被称为南桥。

[0055] 图2A示出了根据实施例的并行处理器200。并行处理器200的各种部件可以使用诸如可编程处理器、专用集成电路(ASIC)或现场可编程门阵列(FPGA)之类的一个或多个集成
电路设备来实现。根据实施例，所示出的并行处理器200是图1中示出的所述一个或多个并
行处理器112的变体。

[0056] 在一个实施例中，并行处理器200包括并行处理单元202。该并行处理单元包括I/O单元204，所述I/O单元204使能与包括并行处理单元202的其他实例的其他设备的通信。I/O
单元204可以直接连接至其他设备。在一个实施例中，I/O单元204经由诸如存储器中枢105
之类的中枢或开关接口的使用来与其他设备连接。存储器中枢105与I/O单元204之间的连
接形成通信链路113。在并行处理单元202内，I/O单元204与主机接口206和存储器交叉开关
216连接，其中主机接口206接收涉及执行处理操作的命令，并且存储器交叉开关216接收涉
及执行存储器操作的命令。

[0057] 当主机接口206经由I/O单元204接收命令缓冲器时，主机接口206可以将用于执行那些命令的工作操作引导到前端208。在一个实施例中，前端208与调度器210耦合，所述调
度器210配置成向处理集群阵列212分发命令或其他工作项目。在一个实施例中，调度器210
确保在向处理集群阵列212的处理集群分发任务之前，处理集群阵列212被恰当地配置并且
处于有效状态中。在一个实施例中，调度器210经由在微控制器上执行的固件逻辑来实现。
微控制器实现的调度器210可配置成以粗糙粒度和精细粒度来执行复杂的调度和工作分发
操作，从而使能在处理阵列212上执行的线程的上下文切换和快速抢占(rapid 
preemption)。在一个实施例中，主机软件可以经由多个图形处理门铃(doorbell)之一来检
验工作负荷用于在处理阵列212上调度。随后工作负荷可以由调度器微控制器内的调度器
210逻辑来跨处理阵列212自动地分布。

[0058] 处理集群阵列212可以包括多达“N”个处理集群(例如，集群214A、集群214B到集群214N)。处理集群阵列212的每个集群214A‑214N可以执行大量并发线程。调度器210可以使
用各种调度和/或工作分发算法来向处理集群阵列212的集群214A‑214N分配工作，所述算
法可以根据因为每个类型的程序或计算而产生的工作负荷而变化。调度可以由调度器210
动态地处理，或者可以在被配置用于由处理集群阵列212执行的程序逻辑的编译期间由编
译器逻辑部分地协助。在一个实施例中，处理集群阵列212的不同集群214A‑214N可以被分
配用于处理不同类型的程序或用于执行不同类型的计算。

[0059] 处理集群阵列212可以配置成执行各种类型的并行处理操作。在一个实施例中，处理集群阵列212配置成执行通用并行计算操作。例如，处理集群阵列212可以包括用于执行
处理任务的逻辑，所述处理任务包括视频和/或音频数据的过滤、执行包括物理操作的建模
操作，以及执行数据变换。

[0060] 在一个实施例中，处理集群阵列212配置成执行并行图形处理操作。在其中并行处理器200配置成执行图形处理操作的实施例中，处理集群阵列212可以包括用于支持此类图
形处理操作的执行的附加逻辑，包括但不限于用于执行纹理操作的纹理采样逻辑以及曲面
细分逻辑和其他顶点处理逻辑。另外，处理集群阵列212可以配置成执行图形处理相关的着
色器(shader)程序，诸如但不限于顶点着色器、曲面细分着色器、几何着色器和像素着色
器。并行处理单元202可以经由I/O单元204传送来自系统存储器的数据以用于处理。在处理
期间，经传送的数据可以被在处理期间存储到片上存储器(例如，并行处理器存储器222)，
然后写回到系统存储器。

[0061] 在一个实施例中，当并行处理单元202用于执行图形处理时，调度器210可以配置成将处理工作负荷分成近似相等大小的任务，以更好地使得图形处理操作能够分发到处理
集群阵列212的多个集群214A‑214N。在一些实施例中，处理集群阵列212的各部分可以配置
成执行不同类型的处理。例如，第一部分可以配置成执行顶点着色和拓扑生成，第二部分可
以配置成执行曲面细分和几何着色，并且第三部分可以配置成执行像素着色或其他屏幕空
间操作，以产生用于显示的渲染图像。由集群214A‑214N中的一个或多个产生的中间数据可
以存储在缓冲器中以允许中间数据在集群214A‑214N之间传输以用于进一步处理。

[0062] 在操作期间，处理集群阵列212可以接收要经由调度器210执行的处理任务，所述调度器210从前端208接收定义处理任务的命令。对于图形处理操作，处理任务可以包括要
处理的数据以及定义要如何处理数据(例如，要执行什么程序)的状态参数和命令的索引，
所述数据例如表面(补丁(patch))数据、图元(primitive)数据、顶点数据和/或像素数据。
调度器210可以配置成获取对应于任务的索引或者可以从前端208接收索引。前端208可以
配置成确保处理集群阵列212在由传入命令缓冲器(例如，批处理缓冲器、推(push)缓冲器
等)指定的工作负荷发起之前被配置成有效状态。

[0063] 并行处理单元202的一个或多个实例中的每个可以与并行处理器存储器222耦合。并行处理器存储器222可以经由存储器交叉开关216来访问，所述存储器交叉开关216可以
从处理集群阵列212以及I/O单元204接收存储器请求。存储器交叉开关216可以经由存储器
接口218访问并行处理器存储器222。存储器接口218可以包括多个分区单元(例如，分区单
元220A、分区单元220B至分区单元220N)，它们可以各自耦合至并行处理器存储器222的一
部分(例如，存储器单元)。在一个实现中，分区单元220A‑220N的数量被配置成等于存储器
单元的数量，使得第一分区单元220A具有对应的第一存储器单元224A，第二分区单元220B
具有对应的存储器单元224B，并且第N分区单元220N具有对应的第N存储器单元224N。在其
他实施例中，分区单元220A‑220N的数量可能不等于存储器设备的数量。

[0064] 在各种实施例中，存储器单元224A‑224N可以包括各种类型的存储器设备，包括动态随机存取存储器(DRAM)或图形随机存取存储器，诸如同步图形随机存取存储器(SGRAM)，
包括图形双倍数据速率(GDDR)存储器。在一个实施例中，存储器单元224A‑224N还可以包括
3D堆叠式存储器，包括但不限于高带宽存储器(HBM)。本领域技术人员将领会，存储器单元
224A‑224N的具体实现可以变化，并且可以选自各种常规设计中的一个。可以跨存储器单元
224A‑224N存储诸如帧缓冲器或纹理映射(map)之类的渲染目标，从而允许分区单元220A‑
220N并行地写入每个渲染目标的部分，以高效地使用并行处理器存储器222的可用带宽。在
一些实施例中，可以排除并行处理器存储器222的本地实例，以支持利用系统存储器连同本
地高速缓冲存储器的统一存储器设计。

[0065] 在一个实施例中，处理集群阵列212的集群214A‑214N中的任一个可以处理将写入到并行处理器存储器222内的存储器单元224A‑224N中的任何的数据。存储器交叉开关216
可以配置成将每个集群214A‑214N的输出传送到任何分区单元220A‑220N或另一集群214A‑
214N，其可以对输出执行附加处理操作。每个集群214A‑214N可以通过存储器交叉开关216
与存储器接口218进行通信以从各种外部存储器设备读取或写入到各种外部存储器设备。
在一个实施例中，存储器交叉开关216具有至存储器接口218的连接，用以与I/O单元204通
信，以及至并行处理器存储器222的本地实例的连接，从而使得不同的处理集群214A‑214N
内的处理单元能够与系统存储器或对于并行处理单元202而言非本地的其他存储器进行通
信。在一个实施例中，存储器交叉开关216可以使用虚拟信道来分离集群214A‑214N与分区
单元220A‑220N之间的业务流。

[0066] 虽然在并行处理器200内示出了并行处理单元202的单个实例，但是可以包括并行处理单元202的任何数量的实例。例如，可以在单个插入式卡上提供并行处理单元202的多
个实例，或者可以使多个插入式卡互连。即使并行处理单元202的不同实例具有不同数量的
处理核、不同量的本地并行处理器存储器和/或其他配置差异，该不同实例也可以配置成互
操作。例如并且在一个实施例中，并行处理单元202的一些实例可以包括相对于其他实例更
高精度的浮点单元。结合并行处理单元202或并行处理器200的一个或多个实例的系统可以
以多种配置和形状因数来实现，包括但不限于台式计算机、膝上型计算机或手持式个人计
算机、服务器、工作站、游戏控制台和/或嵌入式系统。

[0067] 图2B是根据实施例的分区单元220的框图。在一个实施例中，分区单元220是图2A的分区单元220A‑220N中的一个的实例。如所示出的，分区单元220包括L2高速缓存221、帧
缓冲器接口225和ROP 226(光栅操作单元)。L2高速缓存221是配置成执行从存储器交叉开
关216和ROP 226所接收的加载和存储操作的读取/写入高速缓存。L2高速缓存221向帧缓冲
器接口225输出读取未命中和紧急回写请求以用于处理。也可以经由帧缓冲器接口225向帧
缓冲器发送更新以用于处理。在一个实施例中，帧缓冲器接口225与并行处理器存储器中的
存储器单元中的一个对接，所述存储器单元诸如(例如，在并行处理器存储器222内的)图2
的存储器单元224A‑224N。

[0068] 在图形应用中，ROP 226是执行诸如模板印刷(stencil)、z检验、混合等的光栅操作的处理单元。ROP 226然后输出经处理的图形数据，其被存储在图形存储器中。在一些实
施例中，ROP 226包括压缩逻辑，用以压缩写入到存储器的深度或颜色数据以及对从存储器
读取的深度或颜色数据解压缩。压缩逻辑可以是利用多种压缩算法中的一种或多种压缩算
法的无损压缩逻辑。由ROP 226所执行的压缩的类型可以基于待压缩的数据的统计特性而
变化。例如，在一个实施例中，△颜色压缩在逐图块(per‑tile)的基础上对深度和颜色数据
执行。

[0069] 在一些实施例中，ROP 226被包括在每个处理集群(例如，图2的集群214A‑214N)内而不是分区单元220内。在此类实施例中，通过存储器交叉开关216传输针对像素数据的读
取和写入请求，而不是像素片段数据。经处理的图形数据可以显示在显示设备(诸如图1的
一个或多个显示设备110中的一个)上，被路由以用于由(多个)处理器102进一步处理，或者
被路由以用于由图2A的并行处理器200内的处理实体中的一个进一步处理。

[0070] 图2C是根据实施例的并行处理单元内的处理集群214的框图。在一个实施例中，处理集群是图2的处理集群214A‑214N中的一个的实例。处理集群214可以配置成并行地执行
多个线程，其中术语“线程”是指在一组特定输入数据上执行的特定程序的实例。在一些实
施例中，在不提供多个独立的指令单元的情况下，使用单指令多数据(SIMD)指令发布技术
来支持大量线程的并行执行。在其他实施例中，单指令多线程(SIMT)技术被用于使用公用
指令单元来支持大量一般同步的线程的并行执行，所述公用指令单元配置成向处理集群中
的每一个内的一组处理引擎发布指令。与其中所有处理引擎通常执行相同指令的SIMD执行
制度不同，SIMT执行允许不同线程以通过给定线程程序更容易地遵循有分歧的执行路径。
本领域技术人员将理解，SIMD处理制度表示SIMT处理制度的功能子集。

[0071] 处理集群214的操作可以经由向SIMT并行处理器分发处理任务的流水线管理器232来控制。流水线管理器232从图2的调度器210接收指令并且经由图形多处理器234和/或
纹理单元236来管理那些指令的执行。所示出的图形多处理器234是SIMT并行处理器的示范
实例。然而，不同架构的各种类型的SIMT并行处理器可以被包括在处理集群214内。图形多
处理器234的一个或多个实例可以被包括在处理集群214内。图形多处理器234可以处理数
据，并且数据交叉开关240可以用于将经处理的数据分发到包括其他着色器单元的多个可
能目的地中的一个。流水线管理器232可以通过为将经由数据交叉开关240分发的经处理的
数据指定目的地来促进经处理的数据的分发。

[0072] 处理集群214内的每个图形多处理器234可以包括一组相同的功能执行逻辑(例如，算术逻辑单元、加载‑存储单元等)。功能执行逻辑可以以流水线化方式进行配置，其中
可以在完成先前的指令之前发布新的指令。功能执行逻辑支持多种操作，包括整数和浮点
算术、比较操作、布尔操作、移位和各种代数函数的计算。在一个实施例中，可以利用相同的
功能单元硬件来执行不同的操作，并且可能存在功能单元的任何组合。

[0073] 传输到处理集群214的指令构成线程。跨并行处理引擎的集合执行的线程的集合是线程组。线程组对不同的输入数据执行相同的程序。线程组内的每个线程可以被指派给
图形多处理器234内的不同的处理引擎。线程组可以包括比图形多处理器234内的处理引擎
的数量更少的线程。当线程组包括比处理引擎的数量更少的线程时，处理引擎中的一个或
多个可能在该线程组被处理的周期期间空闲。线程组还可以包括比图形多处理器234内的
处理引擎的数量更多的线程。当线程组包括比图形多处理器234内的处理引擎的数量更多
的线程时，可以在连续的时钟周期内执行处理。在一个实施例中，可以在图形多处理器234
上同时执行多个线程组。

[0074] 在一个实施例中，图形多处理器234包括用于执行加载和存储操作的内部高速缓冲存储器。在一个实施例中，图形多处理器234可以放弃内部高速缓存而是使用处理集群
214内的高速缓冲存储器(例如，L1高速缓存308)。每个图形多处理器234还能够访问在所有
处理集群214之间共享并且可以用于在线程之间传送数据的分区单元(例如，图2的分区单
元220A‑220N)内的L2高速缓存。图形多处理器234还可以访问芯片外全局存储器，所述芯片
外全局存储器可以包括本地并行处理器存储器和/或系统存储器中的一个或多个。并行处
理单元202外部的任何存储器可以用作全局存储器。其中处理集群214包括图形多处理器
234的多个实例的实施例可以共享可以存储在L1高速缓存308中的公用指令和数据。

[0075] 每个处理集群214可以包括配置成将虚拟地址映射成物理地址的MMU 245(存储器管理单元)。在其他实施例中，MMU 245的一个或多个实例可以驻留在图2的存储器接口218
内。MMU 245包括一组页表条目(PTE)，其用于将虚拟地址映射成图块(tile)的物理地址并
且可选地映射成高速缓存行索引。MMU 245可以包括地址转换后备缓冲器(TLB)或高速缓
存，它们可以驻留在图形多处理器234或L1高速缓存或处理集群214内。处理物理地址以分
发表面数据访问局部性，以允许分区单元之间的高效请求交织。可以使用高速缓存行索引
来确定对高速缓存行的请求是命中还是未命中。

[0076] 在图形和计算应用中，处理集群214可以配置成使得每个图形多处理器234耦合至纹理单元236以用于执行纹理映射操作，例如确定纹理样本位置、读取纹理数据和过滤纹理
数据。根据需要，从(未示出的)内部纹理L1高速缓存或者在一些实施例中从图形多处理器
234内的L1高速缓存读取并且从L2高速缓存、本地并行处理器存储器或系统存储器获取纹
理数据。每个图形多处理器234向数据交叉开关240输出经处理任务以向另一处理集群214
提供该经处理任务用于进一步处理或以经由存储器交叉开关216将该经处理任务存储在L2
高速缓存、本地并行处理器存储器或系统存储器中。preROP 242(预先光栅操作单元)配置
成从图形多处理器234接收数据，将数据引导到ROP单元，所述ROP单元可以与如本文中所描
述的分区单元(例如，图2的分区单元220A‑220N)位于一起。preROP 242单元可以执行对颜
色混合的优化、组织像素颜色数据并执行地址转换。

[0077] 将领会，本文中所描述的核架构是说明性的并且变化和修改是可能的。任何数量的处理单元，例如图形多处理器234、纹理单元236、preROP 242等，可以被包括在处理集群
214内。进一步地，虽然仅示出一个处理集群214，但如本文中所描述的并行处理单元可以包
括处理集群214的任何数量的实例。在一个实施例中，每个处理集群214可以配置成使用分
离且不同的处理单元、L1高速缓存等来独立于其他处理集群214进行操作。

[0078] 图2D示出了根据一个实施例的图形多处理器234。在此类实施例中，图形多处理器234与处理集群214的流水线管理器232耦合。图形多处理器234具有执行流水线，所述执行
流水线包括但不限于指令高速缓存252、指令单元254、地址映射单元256、寄存器堆258、一
个或多个通用图形处理单元(GPGPU)核262和一个或多个加载/存储单元266。GPGPU核262和
加载/存储单元266经由存储器和高速缓存互连268与高速缓冲存储器272和共享存储器270
耦合。

[0079] 在一个实施例中，指令高速缓存252从流水线管理器232接收要执行的指令流。所述指令被高速缓存在指令高速缓存252中并被分派以用于由指令单元254执行。指令单元
254可以将指令分派为线程组(例如，线程束(warp))，其中线程组的每个线程被指派给
GPGPU核262内的不同执行单元。指令可以通过指定统一地址空间内的地址来访问本地、共
享或全局地址空间中的任何地址空间。地址映射单元256可以用于将统一地址空间中的地
址转换成可由加载/存储单元266访问的不同存储器地址。

[0080] 寄存器堆258为图形多处理器324的功能单元提供一组寄存器。寄存器堆258为连接至图形多处理器324的功能单元(例如，GPGPU核262、加载/存储单元266)的数据路径的操
作数提供临时存储。在一个实施例中，在功能单元中的每个之间对寄存器堆258进行划分，
使得每个功能单元被分配寄存器堆258的专用部分。在一个实施例中，在正由图形多处理器
324执行的不同线程束之间对寄存器堆258进行划分。

[0081] GPGPU核262可以每个包括用于执行图形多处理器324的指令的浮点单元(FPU)和/或整数算术逻辑单元(ALU)。根据实施例，GPGPU核262可以在架构方面类似，或者可以在架
构方面不同。例如并且在一个实施例中，GPGPU核262的第一部分包括单精度FPU和整数ALU，
而GPGPU核的第二部分包括双精度FPU。在一个实施例中，FPU可以实现针对浮点算术的IEEE 
754‑2008标准或使能可变精度浮点算术。图形多处理器324可以附加地包括一个或多个固
定功能或特殊功能单元，用以执行诸如复制矩形或像素混合操作之类的特定功能。在一个
实施例中，GPGPU核中的一个或多个还可以包括固定或特殊功能逻辑。

[0082] 在一个实施例中，GPGPU核262包括能够对多组数据执行单指令的SIMD逻辑。在一个实施例中，GPGPU核262可以物理地执行SIMD4、SIMD8和SIMD16指令，并且逻辑地执行
SIMD1、SIMD2和SIMD32指令。用于GPGPU核的SIMD指令可以由着色器编译器在编译时间生
成，或者可以在执行针对单程序多数据(SPMD)或SIMT架构编写和编译的程序时自动生成。
针对SIMT执行模型而配置的程序的多个线程可以经由单SIMD指令而执行。例如且在一个实
施例中，执行相同或类似操作的八个SIMT线程可以经由单个SIMD8逻辑单元并行地执行。

[0083] 存储器和高速缓存互连268是互连网络，所述互连网络将图形多处理器324的功能单元中的每个连接至寄存器堆258和共享存储器270。在一个实施例中，存储器和高速缓存
互连268是允许加载/存储单元266在共享存储器270与寄存器堆258之间实现加载和存储操
作的交叉开关互连。寄存器堆258可以以与GPGPU核262相同的频率进行操作，因此GPGPU核
262与寄存器堆258之间的数据传送具有非常低的等待时间。共享存储器270可以用于使能
在图形多处理器234内的功能单元上执行的线程之间的通信。例如，高速缓冲存储器272可
以用作数据高速缓存，以高速缓存在功能单元与纹理单元236之间传送的纹理数据。共享存
储器270也可以用作经高速缓存的受管理的程序。除了在高速缓冲存储器272内存储的经自
动地高速缓存的数据之外，在GPGPU核262上执行的线程还可以在共享存储器内以编程方式
存储数据。

[0084] 图3A‑3B示出了根据实施例的附加图形多处理器。所示出的图形多处理器325、350是图2C的图形多处理器234的变体。所示出的图形多处理器325、350可以被配置为能够同时
执行大量执行线程的流式多处理器(SM)。

[0085] 图3A示出了根据附加实施例的图形多处理器325。图形多处理器325包括与图2D的图形多处理器234有关的执行资源单元的多个附加实例。例如，图形多处理器325可以包括
指令单元332A‑332B、寄存器堆334A‑334B和(多个)纹理单元344A‑344B的多个实例。图形多
处理器325还包括多组图形或计算执行单元(例如，GPGPU核336A‑336B、GPGPU核337A‑337B、
GPGPU核338A‑338B)和多组加载/存储单元340A‑340B。在一个实施例中，执行资源单元具有
公用指令高速缓存330、纹理和/或数据高速缓冲存储器342和共享存储器346。

[0086] 各种部件可以经由互连结构327进行通信。在一个实施例中，互连结构327包括一个或多个交叉开关，用以使能图形多处理器325的各种部件之间的通信。在一个实施例中，
互连结构327是分开的高速网络结构层，图形多处理器325的每个部件堆叠在该分开的高速
网络结构层上。图形多处理器325的部件经由互连结构327与远程部件通信。例如，GPGPU核
336A‑336B、337A‑337B以及3378A‑338B可以各自经由互连结构327与共享存储器346通信。
互连结构327可以仲裁图形多处理器325内的通信以确保部件之间的公平带宽分配。

[0087] 图3B示出了根据附加实施例的图形多处理器350。该图形处理器包括多组执行资源356A‑356D，其中每组执行资源包括多个指令单元、寄存器堆、GPGPU核和加载存储单元，
如图2D和图3A中所示出的。执行资源356A‑356D可以与(多个)纹理单元360A‑360D一致地工
作以用于纹理操作，同时共享了指令高速缓存354和共享存储器362。在一个实施例中，执行
资源356A‑356D可以共享指令高速缓存354和共享存储器362以及纹理和/或数据高速缓冲
存储器358A‑358B的多个实例。各种部件可以经由与图3A的互连结构327类似的互连结构
352进行通信。

[0088] 本领域技术人员将理解，图1、2A‑2D和3A‑3B中所描述的架构就本发明的实施例的范围而言是描述性的而非限制性的。因此，本文中所描述的技术可以在任何恰当地配置的
处理单元上实现，所述处理单元包括但不限于一个或多个移动应用处理器、一个或多个台
式计算机或服务器中央处理单元(CPU)(包括多核CPU)、一个或多个并行处理单元(诸如图2
的并行处理单元202)、以及一个或多个图形处理器或专用处理单元，而不脱离本文中所描
述的实施例的范围。

[0089] 在一些实施例中，如本文中所描述的并行处理器或GPGPU通信地耦合至主机/处理器核以使图形操作、机器学习操作、模式分析操作和各种通用GPU(GPGPU)功能加速。GPU可
以通过总线或其他互连(例如，诸如PCIe或NVLink之类的高速互连)通信地耦合至主机处理
器/核。在其他实施例中，GPU可以集成在与核相同的封装或芯片上并且通过内部处理器总
线/互连(即，在封装或芯片内部)通信地耦合至所述核。不管GPU被连接的方式，处理器核都
可以以工作描述符中包含的命令/指令序列的形式向GPU分配工作。GPU然后使用专用电路/
逻辑以用于高效地处理这些命令/指令。

[0090] 用于GPU到主机处理器互连的技术

[0091] 图4A示出了其中多个GPU 410‑413通过高速链路440‑443(例如，总线、点对点互连等)通信地耦合至多个多核处理器405‑406的示范架构。在一个实施例中，高速链路440‑443
支持4GB/s、30GB/s、80GB/s或更高的通信吞吐量，这取决于实现。可以使用各种互连协议，
包括但不限于PCIe 4.0或5.0和NVLink 2.0。然而，本发明的基本原理不限于任何特定的通
信协议或吞吐量。

[0092] 另外，在一个实施例中，GPU 410‑413中的两个或更多个通过高速链路444‑445互连，所述高速链路444‑445可以使用与用于高速链路440‑443的那些协议/链路相同或不同
的协议/链路来实现。类似地，多核处理器405‑406中的两个或更多个可以通过高速链路433
连接，所述高速链路433可以是以20GB/s、30GB/s、120GB/s或更高来操作的对称多处理器
(SMP)总线。替代地，图4A中示出的各种系统部件之间的所有通信可以使用相同的协议/链
路(例如，通过公用互连结构)来完成。然而，如所提及的，本发明的基本原理不限于任何特
定类型的互连技术。

[0093] 在一个实施例中，每个多核处理器405‑406分别经由存储器互连430‑431通信地耦合至处理器存储器401‑402，并且每个GPU 410‑413分别通过GPU存储器互连450‑453通信地
耦合至GPU存储器420‑423。存储器互连430‑431和450‑453可以利用相同或不同的存储器访
问技术。作为示例而非限制，处理器存储器401‑402和GPU存储器420‑423可以是易失性存储
器，诸如动态随机存取存储器(DRAM)(包括堆叠式DRAM)、图形DDR SDRAM(GDDR)(例如，
GDDR5、GDDR6)或高带宽存储器(HBM)，和/或可以是非易失性存储器，诸如3D XPoint或
Nano‑RAM。在一个实施例中，存储器的某个部分可以是易失性存储器并且另一部分可以是
非易失性存储器(例如，使用两级存储器(2LM)层级结构(hierarchy))。

[0094] 如以下所描述的，尽管各种处理器405‑406和GPU 410‑413可以分别物理地耦合至特定存储器401‑402、420‑423，但可以实现统一的存储器架构，其中相同的虚拟系统地址空
间(也称为“有效地址”空间)分布在所有各种物理存储器之中。例如，处理器存储器401‑402
可以每个包括64GB的系统存储器地址空间，并且GPU存储器420‑423可以每个包括32GB的系
统存储器地址空间(在该示例中导致总共256GB的可寻址存储器)。

[0095] 图4B示出了依照一个实施例的多核处理器407与图形加速模块446之间的互连的附加细节。图形加速模块446可以包括集成在经由高速链路440耦合至处理器407的线卡上
的一个或多个GPU芯片。替代地，图形加速模块446可以集成在与处理器407相同的封装或芯
片上。

[0096] 所示出的处理器407包括多个核460A‑460D，每个具有转换后备缓冲器461A‑461D和一个或多个高速缓存462A‑462D。所述核可以包括用于执行指令和处理数据的各种其他
部件(例如，指令获取单元、分支预测单元、解码器、执行单元、重排序缓冲器等)，其未被示
出以避免模糊本发明的基本原理。高速缓存462A‑462D可以包括1级(L1)和2级(L2)高速缓
存。另外，一个或多个共享高速缓存426可以被包括在高速缓存层级结构中并由核460A‑
460D的集合共享。例如，处理器407的一个实施例包括24个核，每个具有它自己的L1高速缓
存、12个共享的L2高速缓存和12个共享的L3高速缓存。在该实施例中，L2高速缓存和L3高速
缓存中的一个由两个相邻核共享。处理器407和图形加速器集成模块446与系统存储器441
连接，所述系统存储器441可以包括处理器存储器401‑402。

[0097] 通过一致性总线464经由核间通信来为各种高速缓存462A‑462D、456和系统存储器441中存储的数据和指令维持一致性。例如，每个高速缓存可以具有与其相关联的高速缓
存一致性逻辑/电路，以响应于所检测的对特定高速缓存行的读取或写入而通过一致性总
线464进行通信。在一个实现中，通过一致性总线464实现高速缓存窥探协议以窥探高速缓
存访问。高速缓存窥探/一致性技术被本领域技术人员良好地理解，并且将不在这里详细地
描述以避免模糊本发明的基本原理。

[0098] 在一个实施例中，代理电路425将图形加速模块446通信地耦合至一致性总线464，从而允许图形加速模块446作为核的对等体参与高速缓存一致性协议。具体地，接口435通
过高速链路440(例如，PCIe总线、NVLink等)向代理电路425提供连接性，并且接口437将图
形加速模块446连接至高速链路440。

[0099] 在一个实现中，加速器集成电路436代表图形加速模块446的多个图形处理引擎431、432、N提供高速缓存管理、存储器访问、上下文管理和中断管理服务。图形处理引擎
431、432、N可以每个包括单独的图形处理单元(GPU)。替代地，图形处理引擎431、432、N可以
包括GPU内的不同类型的图形处理引擎，诸如图形执行单元、媒体处理引擎(例如，视频编码
器/解码器)、采样器和位块传输引擎。换言之，图形加速模块可以是具有多个图形处理引擎
431‑432、N的GPU，或图形处理引擎431‑432、N可以是集成在公用封装、线卡或芯片上的单独
的GPU。

[0100] 在一个实施例中，加速器集成电路436包括存储器管理单元(MMU)439，用于执行诸如虚拟到物理存储器转换(也称为有效到实存储器转换)之类的各种存储器管理功能和用
于访问系统存储器441的存储器访问协议。MMU 439还可以包括转换后备缓冲器(TLB)(未示
出)，用于高速缓存虚拟/有效到物理/实际地址转换。在一个实现中，高速缓存438存储命令
和数据，用于由图形处理引擎431‑432、N高效访问。在一个实施例中，使高速缓存438和图形
存储器433‑434、N中存储的数据与核高速缓存462A‑462D、456和系统存储器411保持一致。
如所提及的，这可以经由代理电路425来完成，所述代理电路425代表高速缓存438和存储器
433‑434、N参与高速缓存一致性机制(例如，向高速缓存438发送与处理器高速缓存462A‑
462D、456上的高速缓存行的修改/访问相关的更新并从高速缓存438接收更新)。

[0101] 一组寄存器445为由图形处理引擎431‑432、N执行的线程存储上下文数据，并且上下文管理电路448管理线程上下文。例如，上下文管理电路448可以执行保存和恢复操作以
在上下文切换(例如，其中保存第一线程并且存储第二线程以使得第二线程可以由图形处
理引擎执行)期间保存和恢复各种线程的上下文。例如，在上下文切换时，上下文管理电路
448可以将当前寄存器值存储到(例如，由上下文指针标识的)存储器中的指定区域。其于是
可以在返回到该上下文时恢复寄存器值。在一个实施例中，中断管理电路447接收并处理从
系统设备所接收的中断。

[0102] 在一个实现中，由MMU 439将来自图形处理引擎431的虚拟/有效地址转换成系统存储器411中的实/物理地址。加速器集成电路436的一个实施例支持多个(例如，4个、8个、
16个)图形加速器模块446和/或其他加速器设备。图形加速器模块446可以专用于在处理器
407上执行的单个应用，或者可以在多个应用之间共享。在一个实施例中，呈现虚拟化的图
形执行环境，其中图形处理引擎431‑432、N的资源与多个应用或虚拟机(VM)共享。资源可以
被细分成“切片(slice)”，所述切片被基于与VM和/或应用相关联的处理要求和优先级而分
配给不同的VM和/或应用。

[0103] 因此，加速器集成电路充当到图形加速模块446的系统的桥，并提供地址转换和系统存储器高速缓存服务。另外，加速器集成电路436可以为主机处理器提供虚拟化设施以管
理对图形处理引擎、中断和存储器管理的虚拟化。

[0104] 因为图形处理引擎431‑432、N的硬件资源被显式地映射到由主机处理器407看到的实际地址空间，所以任何主机处理器都可以使用有效地址值对这些资源进行直接寻址。
在一个实施例中，加速器集成电路436的一个功能是图形处理引擎431‑432、N的物理分离，
使得它们对系统表现为独立单元。

[0105] 如所提及的，在所示出的实施例中，一个或多个图形存储器433‑434、M分别耦合至图形处理引擎431‑432、N中的每个。图形存储器433‑434、M存储正由图形处理引擎431‑432、
N中的每个处理的指令和数据。图形存储器433‑434、M可以是易失性存储器，诸如DRAM(包括
堆叠式DRAM)、GDDR存储器(例如，GDDR5、GDDR6)或HBM，和/或可以是非易失性存储器，诸如
3D XPoint或Nano‑Ram。

[0106] 在一个实施例中，为了减少高速链路440上的数据业务，使用偏置技术来确保图形存储器433‑434、M中存储的数据是将被图形处理引擎431‑432、N最频繁地使用并且核460A‑
460D优选不使用(至少不频繁地使用)的数据。类似地，偏置机制试图使核(并且优选地不是
图形处理引擎431‑432、N)所需的数据保持在核的高速缓存462A‑462D、456和系统存储器
411内。

[0107] 图4C示出了其中加速器集成电路436集成在处理器407内的另一实施例。在该实施例中，图形处理引擎431‑432、N经由接口437和接口435(再次，其可以利用任何形式的总线
或接口协议)通过高速链路440与加速器集成电路436直接通信。加速器集成电路436可以执
行与关于图4B所描述的那些操作相同的操作，但考虑到其紧密接近于一致性总线462和高
速缓存462A‑462D、426，可能以较高的吞吐量执行操作。

[0108] 一个实施例支持不同的编程模型，其包括专用进程编程模型(没有图形加速模块虚拟化)和共享编程模型(具有虚拟化)。共享编程模型可以包括由加速器集成电路436控制
的编程模型和由图形加速模块446控制的编程模型。

[0109] 在专用进程模型的一个实施例中，图形处理引擎431‑432、N在单个操作系统下专用于单个应用或进程。该单个应用可以将其他应用请求汇集到图形引擎431‑432、N，从而在
VM/分区内提供虚拟化。

[0110] 在专用进程编程模型中，图形处理引擎431‑432、N可以由多个VM/应用分区共享。共享的模型要求系统管理程序将图形处理引擎431‑432、N虚拟化，以允许由每个操作系统
的访问。对于没有管理程序的单分区系统，图形处理引擎431‑432、N由操作系统拥有(own)。
在两个情况下，操作系统可以将图形处理引擎431‑432、N虚拟化以提供对每个进程或应用
的访问。

[0111] 对于共享编程模型，图形加速模块446或单独的图形处理引擎431‑432、N使用进程句柄来选择进程元素。在一个实施例中，进程元素被存储在系统存储器411中并且可使用本
文中所描述的有效地址到实际地址转换技术来寻址。进程句柄可以是在向图形处理引擎
431‑432、N登记它的上下文(即，调用系统软件以向进程元素链表添加进程元素)时提供给
主机进程的实现特定的值。进程句柄的较低16位可以是进程元素链表内的进程元素的偏
移。

[0112] 图4D示出了示范加速器集成切片490。如本文中所使用的，“切片”包括加速器集成电路436的处理资源的指定部分。系统存储器411内的应用有效地址空间482存储进程元素
483。在一个实施例中，响应于来自在处理器407上执行的应用480的GPU调用481而存储进程
元素483。进程元素483包含针对对应的应用480的进程状态。进程元素483中包含的工作描
述符(WD)484可以是应用所请求的单个作业，或者可以包含指向作业队列的指针。在后面的
情况下，WD 484是指向应用的地址空间482中的作业请求队列的指针。

[0113] 图形加速模块446和/或单独的图形处理引擎431‑432、N可以由系统中的进程的全部或子集所共享。本发明的实施例包括用于建立进程状态并向图形加速模块446发送WD 
484以在虚拟化环境中开始作业的基础结构。

[0114] 在一个实现中，专用进程编程模型是实现特定的。在该模型中，单个进程拥有图形加速模块446或单独的图形处理引擎431。因为图形加速模块446由单个进程拥有，所以管理
程序针对拥有的分区来初始化加速器集成电路436，并且操作系统在图形加速模块446被指
派时针对拥有的进程来初始化加速器集成电路436。

[0115] 在操作中，加速器集成切片490中的WD获取单元491获取下一个WD 484，所述下一个WD 484包括对要由图形加速模块446的图形处理引擎中的一个完成的工作的指示。来自
WD 484的数据可以被存储在寄存器445中并由如所示出的MMU 439、中断管理电路447和/或
上下文管理电路448使用。例如，MMU 439的一个实施例包括用于访问OS虚拟地址空间485内
的段/页表486的段/页行走电路(walk circuitry)。中断管理电路447可以处理从图形加速
模块446所接收的中断事件492。当执行图形操作时，由MMU 439将图形处理引擎431‑432、N
生成的有效地址493转换成实际地址。

[0116] 在一个实施例中，针对每个图形处理引擎431‑432、N和/或图形加速模块446复制同一组寄存器445，并且可以由管理程序或操作系统初始化该同一组寄存器445。这些复制
的寄存器中的每个可以被包括在加速器集成切片490中。表1中示出了可以由管理程序初始
化的示范寄存器。

[0117] 表1‑管理程序初始化的寄存器

[0118] 1 切片控制寄存器2 实际地址(RA)调度的进程区域指针
3 权限掩蔽覆盖寄存器
4 中断向量表条目偏移
5 中断向量表条目限制
6 状态寄存器
7 逻辑分区ID
8 实际地址(RA)管理程序加速器利用记录指针
9 存储描述寄存器

[0119] 表2中示出了可以由操作系统初始化的示范寄存器。

[0120] 表2‑操作系统初始化的寄存器

[0121]1 进程和线程标识
2 有效地址(EA)上下文保存/恢复指针
3 虚拟地址(VA)加速器利用记录指针
4 虚拟地址(VA)存储段表指针
5 权限掩蔽
6 工作描述符

[0122] 在一个实施例中，每个WD 484特定于特定图形加速模块446和/或图形处理引擎431‑432、N。其包含图形处理引擎431‑432、N做其工作所需的所有信息，或者其可以是指向
在其处应用已经建立要完成的工作的命令队列的存储器位置的指针。

[0123] 图4E示出了共享模型的一个实施例的附加细节。该实施例包括其中存储了进程元素列表499的管理程序实际地址空间498。管理程序实际地址空间498可经由管理程序496来
访问，所述管理程序496将用于操作系统495的图形加速模块引擎虚拟化。

[0124] 共享编程模型允许来自系统中的分区的全部或子集的进程的全部或子集使用图形加速模块446。有两个编程模型，其中图形加速模块446由多个进程和分区共享：时间切片
共享和图形定向共享。

[0125] 在该模型中，系统管理程序496拥有图形加速模块446并且使其功能对所有操作系统495可用。为使图形加速模块446支持由系统管理程序496进行的虚拟化，图形加速模块
446可以遵守以下要求：1)应用的作业请求必须是自主的(即，不需要在作业之间维持状
态)，或者图形加速模块446必须提供上下文保存和恢复机制。2)图形加速模块446保证在指
定时间量内完成应用的作业请求，包括任何转换故障，或者图形加速模块446提供抢占对作
业的处理的能力。3)当以定向共享编程模型操作时，必须在进程之间保证图形加速模块446
的公平性。

[0126] 在一个实施例中，对于共享模型，要求应用480利用图形加速模块446类型、工作描述符(WD)、权限掩蔽寄存器(AMR)值以及上下文保存/恢复区域指针(CSRP)来做出操作系统
495系统调用。图形加速模块446类型描述了用于系统调用的目标加速功能。图形加速模块
446类型可以是系统特定的值。WD被特别针对图形加速模块446来格式化，并且可以采用以
下形式：图形加速模块446命令、指向用户定义结构的有效地址指针、指向命令队列的有效
地址指针、或用于描述要由图形加速模块446完成的工作的任何其他数据结构。在一个实施
例中，AMR值是用于当前进程的AMR状态。传递给操作系统的值与设置AMR的应用类似。如果
加速器集成电路436和图形加速模块446的实现不支持用户权限掩蔽覆盖寄存器(UAMOR)，
则操作系统可以在在管理程序调用中传递AMR之前向AMR值应用当前UAMOR值。在将AMR置于
进程元素483中之前，管理程序496可以可选地应用当前权限掩蔽覆盖寄存器(AMOR)值。在
一个实施例中，CSRP是寄存器445中的一个，其包含应用的地址空间482中的区域的有效地
址以用于使图形加速模块446保存和恢复上下文状态。如果不要求在作业之间保存状态或
当作业被抢占时，该指针是可选的。上下文保存/恢复区域可以是固定的(pinned)系统存储
器。

[0127] 在接收到系统调用时，操作系统495可以验证应用480已注册并被给予使用图形加速模块446的权限。操作系统495然后利用表3中示出的信息来调用管理程序496。

[0128] 表3‑OS对管理程序调用参数

[0129]1 工作描述符(WD)
2 (可能被掩蔽的)权限掩蔽寄存器(AMR)值
3 有效地址(EA)上下文保存/恢复区域指针(CSRP)
4 进程ID(PID)和可选的线程ID(TID)
5 虚拟地址(VA)加速器利用记录指针(AURP)
6 存储段表指针(SSTP)的虚拟地址
7 逻辑中断服务号(LISN)

[0130] 在接收到管理程序调用时，管理程序496验证操作系统495已注册并被给予使用图形加速模块446的权限。管理程序496然后将进程元素483放入针对对应的图形加速模块446
类型的进程元素链表中。进程元素可以包括表4中示出的信息。

[0131] 表4‑进程元素信息

[0132] 1 工作描述符(WD)2 (可能被掩蔽的)权限掩蔽寄存器(AMR)值
3 有效地址(EA)上下文保存/恢复区域指针(CSRP)
4 进程ID(PID)和可选的线程ID(TID)
5 虚拟地址(VA)加速器利用记录指针(AURP)
6 存储段表指针(SSTP)的虚拟地址
7 逻辑中断服务号(LISN)
8 从管理程序调用参数导出的中断向量表
9 状态寄存器(SR)值
10 逻辑分区ID(LPID)
11 实际地址(RA)管理程序加速器利用记录指针
12 存储描述符寄存器(SDR)

[0133] 在一个实施例中，管理程序初始化多个加速器集成切片490寄存器445。

[0134] 如图4F中所示出的，本发明的一个实施例采用可经由用于访问物理处理器存储器401‑402和GPU存储器420‑423的公用虚拟存储器地址空间来寻址的统一存储器。在该实现
中，在GPU 410‑413上执行的操作利用相同的虚拟/有效存储器地址空间来访问处理器存储
器401‑402，并且反之亦然，由此简化可编程性。在一个实施例中，将虚拟/有效地址空间的
第一部分分配给处理器存储器401，将第二部分分配给第二处理器存储器402，将第三部分
分配给GPU存储器420，以此类推。整个虚拟/有效存储器空间(有时称为有效地址空间)由此
跨处理器存储器401‑402和GPU存储器420‑423中的每个分布，从而允许任何处理器或GPU利
用映射到任何物理存储器的虚拟地址来访问该存储器。

[0135] 在一个实施例中，MMU 439A‑439E中的一个或多个内的偏置/一致性管理电路494A‑494E确保主机处理器(例如，405)与GPU 410‑413的高速缓存之间的高速缓存一致性，
并且实现指示其中应当存储某些类型的数据的物理存储器的偏置技术。虽然在图4F中示出
了偏置/一致性管理电路494A‑494E的多个实例，但可以在一个或多个主机处理器405的MMU
内和/或在加速器集成电路436内实现偏置/一致性电路。

[0136] 一个实施例允许将GPU附接的存储器420‑423映射为系统存储器的部分，并使用共享虚拟存储器(SVM)技术进行访问，但不会遭受与全系统高速缓存一致性相关联的典型性
能缺陷。GPU附接的存储器420‑423被作为系统存储器来访问而没有繁重的高速缓存一致性
开销的能力为GPU卸载提供有利的操作环境。该布置允许主机处理器405软件设置操作数并
访问计算结果，而不具有传统I/O直接存储器访问(DMA)数据拷贝的开销。此类传统拷贝涉
及驱动器调用、中断和存储器映射的I/O(MMIO)访问，其相对于简单存储器访问来说都是低
效的。同时，访问GPU附接的存储器420‑423而没有高速缓存一致性开销的能力对于卸载计
算的执行时间而言可能是关键的。例如，在具有大量流式写入存储器业务的情况下，高速缓
存一致性开销可以显著减小由GPU410‑413看到的有效写入带宽。操作数设置的效率、结果
访问的效率以及GPU计算的效率都在确定GPU卸载的效力中发挥作用。

[0137] 在一个实现中，在GPU偏置与主机处理器偏置之间的选择由偏置跟踪器数据结构驱动。例如，可以使用偏置表，所述偏置表可以是每一GPU附接存储器页包括1或2位的页粒
度结构(即，以存储器页的粒度来控制)。可以在一个或多个GPU附接存储器420‑423的被偷
存储器范围中实现偏置表，在GPU 410‑413中具有或不具有偏置高速缓存(例如，以高速缓
存频繁/最近使用的偏置表的条目)。替代地，可以在GPU内维持整个偏置表。

[0138] 在一个实现中，在对GPU存储器的实际访问之前访问与对GPU附接存储器420‑423的每次访问相关联的偏置表条目，从而引起以下操作。首先，将来自GPU410‑413的在GPU偏
置中发现其页的本地请求直接转发到对应的GPU存储器420‑423。(例如，通过如以上讨论的
高速链路)将来自GPU的在主机偏置中发现其页的本地请求转发到处理器405。在一个实施
例中，来自处理器405的在主机处理器偏置中发现所请求的页的请求完成像正常存储器读
取那样的请求。替代地，可以将涉及GPU偏置页的请求转发给GPU 410‑413。如果GPU当前未
正在使用该页，则GPU然后可以将该页转换成主机处理器偏置。

[0139] 可以通过基于软件的机制、基于硬件辅助的软件的机制，或者对于一组有限的情况基于纯硬件的机制，来改变页的偏置状态。

[0140] 用于改变偏置状态的一个机制采用API调用(例如OpenCL)，所述API调用继而调用GPU的设备驱动器，所述设备驱动器继而向GPU发送引导它改变偏置状态的消息(或将命令
描述符入队)，并且对于某些转换，在主机中执行高速缓存转储清除操作。高速缓存转储清
除操作是从主机处理器405偏置到GPU偏置的转换所需的，但不是相反转换所需的。

[0141] 在一个实施例中，通过暂时渲染主机处理器405不可高速缓存的GPU偏置页来维持高速缓存一致性。为了访问这些页，处理器405可以向GPU 410请求访问，所述GPU410可能或
可能不立即准予访问，这取决于实现。因此，为了减少处理器405与GPU 410之间的通信，有
利的是确保GPU偏置页是GPU所需但不是主机处理器405所需的那些页，并且反之亦然。

[0142] 图形处理流水线

[0143] 图5示出了根据实施例的图形处理流水线500。在一个实施例中，图形处理器可以实现所示出的图形处理流水线500。图形处理器可以被包括在如本文中所描述的并行处理
子系统(诸如图2的并行处理器200)内，其在一个实施例中是图1的(多个)并行处理器112的
变体。各种并行处理系统可以经由如本文中所描述的并行处理单元(例如，图2的并行处理
单元202)的一个或多个实例来实现图形处理流水线500。例如，着色器单元(例如，图3的图
形多处理器234)可以配置成执行顶点处理单元504、曲面细分控制处理单元508、曲面细分
评估处理单元512、几何处理单元516和片段/像素处理单元524中的一个或多个的功能。数
据组装器502，图元组装器506、514、518，曲面细分单元510，光栅化器522和光栅操作单元
526的功能还可以由处理集群(例如，图3的处理集群214)内的其他处理引擎和对应的分区
单元(例如，图2的分区单元220A‑220N)来执行。图形处理流水线500还可以使用用于一个或
多个功能的专用处理单元来实现。在一个实施例中，图形处理流水线500的一个或多个部分
可以由通用处理器(例如，CPU)内的并行处理逻辑来执行。在一个实施例中，图形处理流水
线500的一个或多个部分可以经由存储器接口528访问芯片上存储器(例如，如图2中的并行
处理器存储器222)，所述存储器接口528可以是图2的存储器接口218的实例。

[0144] 在一个实施例中，数据组装器502是收集表面和图元的顶点数据的处理单元。数据组装器502然后向顶点处理单元504输出包括顶点属性的顶点数据。顶点处理单元504是可
编程执行单元，所述可编程执行单元执行顶点着色器程序，从而如由顶点着色器程序所指
定那样对顶点数据进行光照(lighting)和变换。顶点处理单元504读取在高速缓存、本地或
系统存储器中存储的供在处理顶点数据中使用的数据，并且可以被编程成将顶点数据从基
于对象的坐标表示变换成世界空间坐标空间或归一化的设备坐标空间。

[0145] 图元组装器506的第一实例从顶点处理单元504接收顶点属性。图元组装器506根据需要读取所存储的顶点属性并构造图形图元以用于由曲面细分控制处理单元508进行处
理。图形图元包括如由各种图形处理应用编程接口(API)所支持的三角形、线段、点、补丁
等。

[0146] 曲面细分控制处理单元508将输入顶点视为针对几何补丁的控制点。所述控制点从来自补丁的输入表示(例如，补丁的基础)变换成适于在由曲面细分评估处理单元512进
行的表面评估中使用的表示。曲面细分控制处理单元508还可以计算针对几何补丁的边缘
的曲面细分因子。曲面细分因子适用于单个边缘，并量化与边缘相关联的依赖于视图的细
节等级。曲面细分单元510配置成接收针对补丁的边缘的曲面细分因子并将补丁细分成诸
如线、三角形或四边形图元之类的多个几何图元，所述多个几何图元被传输到曲面细分评
估处理单元512。曲面细分评估处理单元512对细分的补丁的参数化坐标进行操作以生成与
几何图元相关联的每个顶点的顶点属性和表面表示。

[0147] 图元组装器514的第二实例从曲面细分评估处理单元512接收顶点属性，根据需要读取所存储的顶点属性，并构造图形图元以用于由几何处理单元516处理。几何处理单元
516是可编程执行单元，所述可编程执行单元执行几何着色器程序以如由几何着色器程序
所指定那样变换从图元组装器514所接收的图形图元。在一个实施例中，几何处理单元516
被编程成将图形图元细分成一个或多个新的图形图元并且计算用于将新的图形图元光栅
化的参数。

[0148] 在一些实施例中，几何处理单元516可以在几何流中添加或删除元素。几何处理单元516向图元组装器518输出指定新的图形图元的参数和顶点。图元组装器518从几何处理
单元516接收参数和顶点，并构建图形图元以由视口缩放、拣选(cull)和剪辑(clip)单元
520进行处理。几何处理单元516读取并行处理器存储器或系统存储器中存储的数据以供在
处理几何数据中使用。视口缩放、拣选和剪辑单元520执行剪辑、拣选和视口缩放，并向光栅
化器522输出经处理的图形图元。

[0149] 光栅化器522可以执行深度拣选和其他基于深度的优化。光栅化器522还对新图形图元执行扫描转换以生成片段并向片段/像素处理单元524输出那些片段和关联的覆盖数
据。片段/像素处理单元524是配置成执行片段着色器程序或像素着色器程序的可编程执行
单元。片段/像素处理单元524变换从光栅化器522所接收的片段或像素，如由片段或像素着
色器程序所指定的那样。例如，片段/像素处理单元524可以被编程成执行包括但不限于纹
理映射、着色、混合、纹理校正和透视校正的操作，以产生输出到光栅操作单元526的着色片
段或像素。片段/像素处理单元524可以读取并行处理器存储器或系统存储器中存储的数
据，以供在处理片段数据时使用。片段或像素着色器程序可以配置成根据针对处理单元所
配置的采样速率以样本、像素、图块或其他粒度进行着色。

[0150] 光栅操作单元526是处理单元，其执行包括但不限于模板印刷、z检验、混合等的光栅操作，并且将像素数据作为经处理的图形数据输出以存储在图形存储器(例如，如图2中
的并行处理器存储器222，和/或如图1中的系统存储器104)中，以显示在一个或多个显示设
备110上或者用于由一个或多个处理器102或(多个)并行处理器112中的一个进行进一步处
理。在一些实施例中，光栅操作单元526配置成压缩写入到存储器的z或颜色数据，并解压缩
从存储器读取的z或颜色数据。

[0151] 机器学习概述

[0152] 机器学习算法是可以基于一组数据来学习的算法。机器学习算法的实施例可以被设计成对数据集内的高级抽象进行建模。例如，图像识别算法可以用于确定给定的输入属
于若干种类别中的哪一个；回归算法可以在给定输入的情况下输出数值；并且模式识别算
法可以用于生成翻译文本或执行文本至语音和/或语音识别。

[0153] 一个示范类型的机器学习算法是神经网络。存在许多类型的神经网络；一个简单类型的神经网络是前馈网络。可将前馈网络实现为非循环图，其中节点被布置在层中。通
常，前馈网络拓扑包括输入层和输出层，所述输入层和输出层通过至少一个隐藏层而分离。
隐藏层将由输入层接收到的输入变换成对在输出层中生成输出有用的表示。网络节点经由
边而全连接至相邻层中的节点，但每个层内的节点之间不存在边。在前馈网络的输入层的
节点处接收的数据经由激活函数被传播(即，“前馈”)至输出层的节点，所述激活函数基于
系数(“权重”)来计算网络中的每个连续层的节点的状态，所述系数分别与连接所述层的边
中的每个相关联。取决于由执行的算法所表示的特定模型，来自神经网络算法的输出可以
采取各种形式。

[0154] 在可以使用机器学习算法对特定问题进行建模之前，使用训练数据集来训练该算法。训练神经网络涉及选择网络拓扑、使用表示通过网络建模的问题的一组训练数据，以及
调整权重直到网络模型针对训练数据集的所有实例表现具有最小误差。例如，在用于神经
网络的监督学习训练过程期间，将由网络响应于输入表示训练数据集中的实例而产生的输
出与该实例的“正确的”经标记的输出相比较，计算表示输出与经标记的输出之间的差异的
误差信号，并且当将误差信号向后传播穿过网络的层时，调整与连接相关联的权重以使误
差最小化。当根据训练数据集的实例所生成的每个输出的误差被最小化时，网络被认为是
“经训练的”。

[0155] 机器学习算法的准确度可能被用于训练该算法的数据集的质量显著影响。训练过程可以是计算密集的，并且在常规通用处理器上可能需要大量时间。因此，使用并行处理硬
件来训练许多类型的机器学习算法。这对于优化神经网络的训练是特别有用的，因为在调
整神经网络中的系数时执行的计算本身自然地有助于并行实现。具体地，许多机器学习算
法和软件应用已被适配成在通用图形处理设备内使用并行处理硬件。

[0156] 图6是机器学习软件栈600的广义图。机器学习应用602可以被配置成使用训练数据集来训练神经网络或被配置成使用经训练的深度神经网络来实现机器智能。机器学习应
用602可以包括可以被用于在部署之前训练神经网络的专门软件和/或神经网络的训练和
推断功能。机器学习应用602可以实现任何类型的机器智能，包括但不限于图像识别、映射
和定位、自主导航、语音合成、医学成像或语言翻译。

[0157] 可以经由机器学习块架604使能针对机器学习应用602的硬件加速。机器学习块架604可以提供机器学习图元库。机器学习图元是机器学习算法通常执行的基本操作。在没有
机器学习块架604的情况下，将要求机器学习算法的开发者创建和优化与机器学习算法相
关联的主要计算逻辑，然后在开发出新的并行处理器时重新优化该计算逻辑。相反，机器学
习应用可以被配置成使用由机器学习块架604提供的图元来执行必要的计算。示范图元包
括张量卷积、激活函数以及池化，它们是在训练卷积神经网络(CNN)时执行的计算操作。机
器学习块架604还可以提供图元以实现由许多机器学习算法执行的基本线性代数子程序，
诸如矩阵和向量操作。

[0158] 机器学习块架604可以处理从机器学习应用602接收的输入数据，并生成至计算块架606的适当输入。计算块架606可以使提供给GPGPU驱动器608的基本指令抽象化，以使得
机器学习块架604能够经由GPGPU硬件610来利用硬件加速而不要求机器学习块架604非常
熟悉GPGPU硬件610的架构。另外，计算块架606可以使能跨多种类型和各代GPGPU硬件610的
针对机器学习块架604的硬件加速。

[0159] GPGPU机器学习加速

[0160] 图7图示了根据实施例的高度并行通用图形处理单元700。在一个实施例中，通用处理单元(GPGPU)700可以被配置成在处理与训练深度神经网络相关联的类型的计算工作
负荷时特别高效。另外，GPGPU 700可以直接链接至GPGPU的其他实例以创建多GPU集群，以
改进特别深的神经网络的训练速度。

[0161] GPGPU 700包括用于使能与主机处理器的连接的主机接口702。在一个实施例中，主机接口702是PCI Express接口。然而，主机接口还可以是供应方特定的通信接口或通信
结构。GPGPU 700从主机处理器接收命令，并使用全局调度器704将与那些命令相关联的执
行线程分发给一组计算集群706A‑706H。计算集群706A‑706H共享高速缓冲存储器708。高速
缓冲存储器708可以充当计算集群706A‑706H内的高速缓冲存储器中的高级高速缓存。

[0162] GPGPU 700包括存储器714A‑714B，所述存储器714A‑714B经由一组存储器控制器712A‑712B与计算集群706A‑H耦合。在各种实施例中，存储器714A‑714B可以包括各种类型
的存储器设备，包括动态随机存取存储器(DRAM)或图形随机存取存储器，诸如同步图形随
机存取存储器(SGRAM)(包括图形双数据速率(GDDR)存储器)或3D堆叠式存储器(包括但不
限于高带宽存储器(HBM))。

[0163] 在一个实施例中，每个计算集群706A‑706H包括一组图形多处理器，诸如图4A的图形多处理器400。计算集群的图形多处理器包括多个类型的整数和浮点逻辑单元，所述单元
可以在一系列精度(包括适合于机器学习计算的精度)下执行计算操作。例如且在一个实施
例中，计算集群706A‑706H中的每个中的浮点单元的至少一个子集可以被配置成执行16位
或32位浮点操作，而浮点单元的不同子集可以被配置成执行64位浮点操作。

[0164] GPGPU 700的多个实例可以被配置成作为计算集群进行操作。由计算集群用于同步和数据交换的通信机制跨实施例变化。在一个实施例中，GPGPU 700的多个实例通过主机
接口702来通信。在一个实施例中，GPGPU 700包括使GPGPU 700与GPU链路710耦合的I/O中
枢709，所述GPU链路710使能至GPGPU的其他实例的直接连接。在一个实施例中，GPU链路710
耦合至专用GPU至GPU桥，所述桥使能GPGPU700的多个实例之间的通信和同步。在一个实施
例中，GPU链路710与高速互连相耦合，以将数据传输至其他GPGPU或并行处理器和接收数
据。在一个实施例中，GPGPU700的多个实例位于单独的数据处理系统中并且经由网络设备
进行通信，所述网络设备可经由主机接口702来访问。在一个实施例中，除主机接口702之外
或作为对主机接口702的替代，GPU链路710可以被配置成使能至主机处理器的连接。

[0165] 虽然GPGPU 700的所图示配置可以被配置成训练神经网络，但是一个实施例提供了GPGPU 700的替代配置，其可以被配置成用于部署在高性能或低功率推断平台内。在推断
配置中，GPGPU 700包括相对于训练配置更少的计算集群706A‑706H。另外，与存储器714A‑
714B相关联的存储器技术可能在推断配置与训练配置之间不同。在一个实施例中，GPGPU 
700的推断配置可以支持推断特定的指令。例如，推断配置可以提供对一个或多个8位整数
点积指令的支持，所述指令通常用在针对已部署的神经网络的推断操作期间。

[0166] 图8图示了根据实施例的多GPU计算系统800。多GPU计算系统800可以包括处理器802，所述处理器802经由主机接口开关804耦合至多个GPGPU 806A‑806D。在一个实施例中，
主机接口开关804是将处理器802耦合至PCI express总线的PCI express开关设备，处理器
802可以通过所述PCI express总线与该组GPGPU 806A‑806D通信。所述多个GPGPU 806A‑
806D中的每个可以是图7的GPGPU 700的实例。GPGPU806A‑806D可以经由一组高速点对点
GPU至GPU链路816互连。高速GPU至GPU链路可以经由专用GPU链路(诸如如图7中的GPU链路
710)连接至GPGPU 806A‑806D中的每个。P2P GPU链路816使能GPGPU 806A‑806D中的每个之
间的直接通信，而不要求通过处理器802连接至的主机接口总线的通信。在GPU至GPU业务涉
及P2PGPU链路的情况下，主机接口总线仍然可用于系统存储器访问或例如经由一个或多个
网络设备与多GPU计算系统800的其他实例通信。虽然在所图示的实施例中GPGPU806A‑806D
经由主机接口开关804连接至处理器802，但是在一个实施例中处理器802包括对P2P GPU链
路816的直接支持并且可以直接连接至GPGPU 806A‑806D。

[0167] 机器学习神经网络实现

[0168] 由本文中所描述的实施例提供的计算架构可以被配置成执行特别适合于训练和部署用于机器学习的神经网络的类型的并行处理。可以将神经网络概括为具有图表关系的
功能的网络。如本领域中公知的，存在机器学习中所使用的多种类型的神经网络实现。一个
示范类型的神经网络是如先前描述的前馈网络。

[0169] 第二个示范类型的神经网络是卷积神经网络(CNN)。CNN是用于处理具有已知的网格状拓扑的数据(诸如图像数据)的专门前馈神经网络。因此，CNN通常用于计算视觉和图像
识别应用，但它们也可用于其他类型的模式识别，诸如语音和语言处理。CNN输入层中的节
点被组织成一组“滤波器”(由视网膜中发现的感受域激发的特征检测器)，并且每一组滤波
器的输出被传播至网络的连续层中的节点。用于CNN的计算包括将卷积数学操作应用于每
个滤波器以产生该滤波器的输出。卷积是由两个函数执行以产生第三个函数的专门种类的
数学操作，所述第三个函数是两个原始函数中的一个的修改版本。在卷积网络术语中，卷积
的第一个函数可以被称为输入，而第二个函数可以被称为卷积核。输出可被称为特征映射。
例如，至卷积层的输入可以是多维数据阵列，其定义输入图像的各种颜色分量。卷积核可以
是多维参数阵列，其中通过针对神经网络的训练过程来适配所述参数。

[0170] 递归神经网络(RNN)是一类包括层之间的反馈连接的前馈神经网络。RNN使能通过跨神经网络的不同部分共享参数数据对序列数据进行建模。RNN的架构包括循环。循环表示
变量的目前值在未来的时间对它自己的值的影响，因为来自RNN的输出数据的至少一部分
被用作用于处理序列中的后续输入的反馈。由于语言数据可以包括的可变本质，该特征使
RNN对语言处理特别有用。

[0171] 以下描述的图呈现了示范前馈、CNN和RNN网络，并且描述了用于分别训练和部署那些类型的网络中的每个的一般过程。将理解，这些描述就本文中所描述的任何特定实施
例而论是示范且非限制性的，并且一般而言可以将所图示的概念一般地应用于深度神经网
络和机器学习技术。

[0172] 以上描述的示范神经网络可以用于执行深度学习。深度学习是使用深度神经网络进行的机器学习。与仅包括单个隐藏层的浅层神经网络相反，深度学习中使用的深度神经
网络是由多个隐藏层组成的人工神经网络。训练更深的神经网络一般是更加计算密集的。
然而，网络的附加隐藏层使能多步模式识别，所述多步模式识别相对于浅层机器学习技术
导致减少的输出误差。

[0173] 深度学习中使用的深度神经网络通常包括前端网络以执行耦合至表示数学模型的后端网络的特征识别，所述数学模型可以基于提供给该模型的特征表示来执行操作(例
如，对象分类、语音识别等)。深度学习使得能够执行机器学习，而不要求针对模型执行手工
制作的特征工程。相反，深度神经网络可以基于输入数据内的统计结构或相关性来学习特
征。所学习的特征可以被提供给数学模型，所述数学模型可以将所检测的特征映射成输出。
网络使用的数学模型一般专门用于要执行的特定任务，并且不同的模型将用于执行不同的
任务。

[0174] 一旦将神经网络结构化，就可以将学习模型应用于网络以将网络训练成执行特定任务。学习模型描述如何调整模型内的权重以减少网络的输出误差。误差的反向传播是一
个用于训练神经网络的常用方法。向网络呈现输入向量以用于进行处理。使用损失函数将
网络的输出与期望的输出相比较，并且针对输出层中的每个神经元计算误差值。然后，向后
传播误差值，直到每个神经元具有粗略地表示其对原始输出的贡献的关联误差值。网络然
后可以使用诸如诸如随机梯度下降算法之类的算法从那些误差中学习，以更新神经网络的
权重。

[0175] 图9A‑9B图示了示范卷积神经网络。图9A图示CNN内的各种层。如图9A中所示，用于对图像处理进行建模的示范CNN可以接收输入902，所述输入902描述输入图像的红、绿和蓝
(RGB)分量。输入902可以由多个卷积层(例如，卷积层904、卷积层906)处理。来自所述多个
卷积层的输出可以可选地由一组全连接层908处理。全连接层中的神经元具有至前一层中
的所有激活函数的全连接，如先前针对前馈网络所描述的。来自全连接层908的输出可以用
于从网络中生成输出结果。可以使用矩阵乘法而非卷积来计算全连接层908内的激活。并非
所有的CNN实现都使用全连接层908。例如，在一些实现中，卷积层906可以生成CNN的输出。

[0176] 卷积层被稀疏地连接，这不同于全连接层908中发现的传统神经网络配置。传统神经网络层被全连接，使得每个输出单元与每个输入单元交互。然而，卷积层被稀疏地连接，
因为域的卷积的输出(而非域中的每个节点的相应状态值)被输入至后续层的节点，如所图
示的。与卷积层相关联的核执行卷积操作，所述卷积操作的输出被发送至下一层。在卷积层
内执行的降维是使得CNN能够进行缩放以处理大图像的一个方面。

[0177] 图9B图示在CNN的卷积层内的示范计算阶段。可以在卷积层914的三个阶段中处理至CNN的卷积层的输入912。这三个阶段可以包括卷积阶段916、检测器阶段918和池化阶段
920。卷积层914然后可以将数据输出至连续的卷积层。网络的最后的卷积层可以生成输出
特征映射数据或提供至全连接层的输入，例如以生成用于至CNN的输入的分类值。

[0178] 在卷积阶段916中并行执行若干个卷积，以产生一组线性激活。卷积阶段916可以包括仿射变换，所述仿射变换是可以被指定为线性变换加平移的任何变换。仿射变换包括
旋转、平移、缩放和这些变换的组合。卷积阶段计算连接至输入中的特定区域的函数(例如，
神经元)的输出，所述特定区域可以被确定为与神经元相关联的局部区域。神经元计算神经
元的权重与神经元连接至的局部输入中的区域之间的点积。来自卷积阶段916的输出定义
由卷积层914的连续阶段处理的一组线性激活。

[0179] 线性激活可以由检测器阶段918处理。在检测器阶段918中，每个线性激活由非线性激活函数处理。非线性激活函数增加整体网络的非线性性质，而不影响卷积层的感受域。
可使用若干类型的非线性激活函数。一个特定类型是修正线性单元(ReLU)，其使用被定义
为f(x)＝max(0,x)的激活函数，使得激活被在零处阈值化。

[0180] 池化阶段920使用池化函数，所述池化函数用附近的输出的概括统计来代替卷积层906的输出。池化函数可以用于将平移不变性引入到神经网络中，使得对输入的小平移不
改变池化输出。局部平移的不变性在其中输入数据中的特征的存在比该特征的精确位置更
加重要的场景中可以是有用的。可以在池化阶段920期间使用各种类型的池化函数，包括最
大池化、平均池化和l2‑范数池化。另外，一些CNN实现不包括池化阶段。相反，此类实现代替
并且附加的卷积阶段相对于先前的卷积阶段具有增加的步幅。

[0181] 来自卷积层914的输出然后可以由下一层922处理。下一层922可以是附加的卷积层或是全连接层908中的一个。例如，图9A的第一卷积层904可以输出至第二卷积层906，而
第二卷积层可以输出至全连接层908中的第一层。

[0182] 图10图示了示范递归神经网络1000。在递归神经网络(RNN)中，网络的先前状态影响网络的当前状态的输出。可以使用多种函数以多种方式来建立RNN。RNN的使用一般围绕
着使用数学模型以基于先前的输入序列来预测未来。例如，RNN可用于执行统计语言建模以
在给定先前的字序列的情况下预测即将到来的字。可以将所图示的RNN 1000描述为具有接
收输入向量的输入层1002、用于实现递归函数的隐藏层1004、用于使能先前状态的‘存储
器’的反馈机制1005，以及用于输出结果的输出层1006。RNN 1000基于时间步长进行操作。
经由反馈机制1005基于先前的时间步长来影响RNN在给定的时间步长处的状态。针对给定
的时间步长，由先前状态和在当前时间步长处的输入来定义隐藏层1004的状态。在第一时
间步长处的初始输入(x1)可以由隐藏层1004处理。第二输入(x2)可以由隐藏层1004使用在
处理初始输入(x1)期间所确定的状态信息来处理。可以将给定的状态计算为st＝f(Uxt+
Wst‑1)，其中U和W是参数矩阵。函数f一般为非线性，诸如双曲正切函数(Tanh)或修正函数f
(x)＝max(0,x)的变体。然而，隐藏层1004中使用的特定数学函数可以根据RNN 1000的特定
实现细节而变化。

[0183] 除所描述的基本CNN和RNN网络之外，还可使能那些网络的变化。一个示例RNN变体是长短期记忆(LSTM)RNN。LSTM RNN能够学习对于处理较长的语言序列来说可能必要的长
期依赖。CNN的变体是卷积深度信念网络，其具有类似于CNN的结构并且以类似于深度信念
网络的方式受训练。深度信念网络(DBN)是由随机(随机的)变量的多个层组成的生成式神
经网络。可以使用贪婪的无监督学习来逐层训练DBN。DBN的学习到的权重然后可以用于通
过为神经网络确定一组最佳初始权重来提供预训练神经网络。

[0184] 图11图示了深度神经网络的训练和部署。一旦已针对任务将给定的网络结构化，就使用训练数据集1102来训练神经网络。已开发出各种训练块架1104以使能训练过程的硬
件加速。例如，图6的机器学习块架604可被配置为训练块架604。训练块架604可以与未经训
练的神经网络1106挂钩，并且使得能够使用本文中所描述的并行处理资源来训练未经训练
的神经网以生成经训练的神经网1108。

[0185] 为了开始训练过程，可随机地或通过使用深度信念网络进行预训练来选取初始权重。然后以监督或无监督的方式来执行训练循环。

[0186] 监督学习是一种学习方法，其中诸如当训练数据集1102包括与输入的期望输出成对的该输入时，或者在训练数据集包括具有已知的输出的输入并且神经网络的输出被手动
地分级的情况下，将训练作为调停操作来执行。网络处理输入并且将所产生的输出与一组
预期或期望的输出相比较。然后通过系统来反向传播误差。训练块架1104可以进行调整，以
调整控制未经训练的神经网络1106的权重。训练块架1104可以提供工具来监测未经训练的
神经网络1106多么好地朝着适合于基于已知的输入数据生成正确的答案的模型收敛。当调
整网络的权重以改善由神经网络生成的输出时，训练过程反复地发生。训练过程可以继续，
直到神经网络达到与经训练的神经网1108相关联的统计上期望的准确度。然后可以部署经
训练的神经网络1108以实现任何数量的机器学习操作。

[0187] 无监督学习是一种学习方法，其中网络试图使用未标记的数据来训练其本身。因此，针对无监督学习，训练数据集1102将包括输入数据而不具有任何关联的输出数据。未经
训练的神经网络1106可以学习未标记的输入内的分组，并且可以确定个体输入如何与整体
数据集相关。无监督训练可以用于生成自组织映射，所述自组织映射是一个类型的经训练
的神经网络1107，其能够执行在降低数据维度中有用的操作。无监督训练还可以用于执行
异常检测，所述异常检测允许标识输入数据集中偏离正常数据模式的数据点。

[0188] 还可采用监督和无监督训练的变化。半监督学习是其中训练数据集1102包括相同分布的经标记数据和未标记数据的混合的技术。增量学习是监督学习的变体，其中连续地
使用输入数据以进一步训练模型。增量学习使得经训练的神经网络1108能够适应于新数据
1112，而不忘记在初始训练期间灌输在网络内的知识。

[0189] 不管是监督的还是无监督的，用于特别深的神经网络的训练过程对于单个计算节点而言可能是过于计算密集的。可以使用计算节点的分布式网络而非使用单个计算节点来
加速训练过程。

[0190] 图12是图示分布式学习的框图。分布式学习是使用多个分布式计算节点来执行神经网络的监督或无监督训练的训练模型。分布式计算节点可以每个包括一个或多个主机处
理器以及通用处理节点中的一个或多个，诸如如图7中的高度并行的通用图形处理单元
700。如所图示的，分布式学习可以执行模型并行性(parallelism)1202、数据并行性1204或
模型和数据并行性1204的组合。

[0191] 在模型并行性1202中，分布式系统中的不同计算节点可以针对单个网络的不同部分执行训练计算。例如，可以由分布式系统的不同处理节点来训练神经网络的每层。模型并
行性的益处包括缩放到特别大的模型的能力。分裂与神经网络的不同层相关联的计算使得
能够训练非常大的神经网络，其中所有层的权重将不被装配到单个计算节点的存储器中。
在一些实例中，模型并行性在执行大型神经网络的无监督训练中可以是特别有用的。

[0192] 在数据并行性1204中，分布式网络的不同节点具有模型的完整实例，并且每个节点接收数据的不同部分。然后组合来自不同节点的结果。虽然用于数据并行性的不同方法
是有可能的，但是数据并行训练方法都要求组合结果并使模型参数在每个节点之间同步的
技术。用于组合数据的示范方法包括参数求平均和基于更新的数据并行性。参数求平均关
于训练数据的子集上来训练每个节点，并且将全局参数(例如，权重、偏置)设置成来自每个
节点的参数的平均值。参数求平均使用维持参数数据的中心参数服务器。基于更新的数据
并行性类似于参数求平均，除了传送对模型的更新而非将来自节点的参数传送到参数服务
器。另外，可以以分散的方式执行基于更新的数据并行性，其中更新被压缩并且在节点之间
传送。

[0193] 例如，可以在其中每个计算节点包括多个GPU的分布式系统中实现经组合的模型和数据并行性1206。每个节点可以具有模型的完整实例，其中每个节点内的单独的GPU用于
训练模型的不同部分。

[0194] 分布式训练相对于单个机器上的训练具有增加的开销。然而，本文中所描述的并行处理器和GPGPU可以各自实现用于减少分布式训练的开销的各种技术，包括用于使能高
带宽GPU至GPU数据传送和加速的远程数据同步的技术。

[0195] 示范机器学习应用

[0196] 可以应用机器学习来解决多种技术问题，包括但不限于计算机视觉、自主驾驶和导航、语音识别以及语言处理。计算机视觉传统上已是机器学习应用的最活跃研究领域中
的一个。计算机视觉的应用范围为从重现人类视觉能力(诸如识别脸)到创建新类别的视觉
能力。例如，计算机视觉应用可以被配置成从视频中可见的物体中感生的振动来识别声波。
并行处理器加速的机器学习使得能够使用比先前可行的训练数据集显著更大的训练数据
集来训练计算机视觉应用，并且使得能够使用低功率并行处理器来部署推断系统。

[0197] 并行处理器加速的机器学习具有自主驾驶应用，包括车道和道路标志识别、障碍避开、导航和驾驶控制。加速的机器学习技术可以用于基于数据集来训练驱动模型，所述数
据集定义对特定训练输入的适当响应。本文中所描述的并行处理器可以使得能够快速训练
用于自主驾驶解决方案的日益复杂的神经网络，并且使得能够将低功率推断处理器部署在
适合于集成到自主运载工具中的移动平台中。

[0198] 并行处理器加速的深度神经网络已使能用于自动语音识别(ASR)的机器学习方法。ASR包括创建在给定输入声序列的情况下计算最可能的语言序列的函数。使用深度神经
网络的加速的机器学习已使得能够代替先前用于ASR的隐马尔可夫模型(HMM)和高斯混合
模型(GMM)。

[0199] 并行处理器加速的机器学习还可以用于加速自然语言处理。自动学习程序可以使用统计推断算法以产生对于错误的或不熟悉的输入而言鲁棒的模型。示范自然语言处理器
应用包括人类语言之间的自动机器翻译。

[0200] 可以将用于机器学习的并行处理平台分成训练平台和部署平台。训练平台一般是高度并行的，并且包括优化以加速多GPU单节点训练和多节点多GPU训练。适合于训练的示
范并行处理器包括图7的高度并行的通用图形处理单元700和图8的多GPU计算系统800。相
反，部署的机器学习平台一般包括适合于在诸如相机、自主机器人和自主运载工具之类的
产品中使用的低功率并行处理器。

[0201] 图13图示了适合于使用经训练的模型来执行推断的示范推断片上系统(SOC)1300。SOC 1300可以对处理部件进行集成，所述处理部件包括媒体处理器1302、视觉处理器
1304、GPGPU 1306和多核处理器1308。SOC 1300可以附加地包括片上存储器1305，所述片上
存储器1305可以使能可由处理部件中的每个访问的共享片上数据池。可以针对低功率操作
来优化处理部件，以使得能够部署至多种机器学习平台，包括自主运载工具和自主机器人。
例如，可以将SOC 1300的一个实现用作用于自主运载工具的主控制系统的一部分。在SOC 
1300被配置成供自主运载工具中使用的情况下，SOC被设计和配置成用于符合部署管辖权
的相关功能安全标准。

[0202] 在操作期间，媒体处理器1302和视觉处理器1304可以一致地工作以加速计算机视觉操作。媒体处理器1302可以使能对多个高分辨率(例如，4K、8K)视频流的低等待时间解
码。可以将已解码的视频流写入到片上存储器1305中的缓冲器。视觉处理器1304然后可以
在使用经训练的图像识别模型来处理已解码的视频的帧的准备中解析已解码的视频并且
对已解码的视频的帧执行初步处理操作。例如，视觉处理器1304可以加速用来对高分辨率
视频数据执行图像识别的用于CNN的卷积操作，而后端模型计算由GPGPU 1306执行。

[0203] 多核处理器1308可以包括控制逻辑，以帮助由媒体处理器1302和视觉处理器1304执行的共享存储器操作以及数据传送的定序和同步。多核处理器1308还可以充当应用处理
器，以执行可以使用GPGPU 1306的推断计算能力的软件应用。例如，可以以在多核处理器
1308上执行的软件中实现导航和驾驶逻辑的至少一部分。此类软件可以直接向GPGPU 1306
发布计算工作负荷，或可以将计算工作负荷发布给多核处理器1308，所述多核处理器1308
可以将那些操作的至少一部分卸载到GPGPU 1306。

[0204] GPGPU 1306可以包括计算集群，诸如高度并行的通用图形处理单元700内的计算集群706A‑706H的低功率配置。GPGPU 1306内的计算集群可以支持被特别优化以对经训练
的神经网络执行推断计算的指令。例如，GPGPU 1306可以支持用于执行低精度计算(诸如8
位和4位整数向量操作)的指令。

[0205] 用于高效机器学习操作的专用硬件

[0206] 本文描述的实施例提供可以用于抽象化执行机器学习计算的许多底层计算细节的高级机器学习计算图元。本文描述的高级图元使软件逻辑能够请求高级机器学习操作，
同时抽象化那些操作的底层实现细节。例如并且在一个实施例中，软件逻辑可以使用给定
的滤波器集合请求图像的卷积操作。可以执行单个高级指令，所述指令具有操作数来定义
存储滤波器和/或内核数据的缓冲器的地址和输入和输出缓冲器地址。GPGPU然后可以将高
级卷积指令分成由GPGPU的底层计算单元执行的多个子操作。在一个实施例中，提供了对基
本线性算法子程序(BLAS)的一个或多个子例程的直接硬件支持，尽管实施例可以为其它子
例程库提供硬件支持。编译器逻辑和关联的运行时间库可以编译利用支持的高级计算子例
程的源代码，并输出编译的源代码(其调用到机器学习宏指令单元中)。

[0207] 用来执行用于机器学习的计算操作的指令和逻辑

[0208] 用于计算机视觉和机器学习的硬件加速器可以将诸如对象、面部和语音识别的应用的能量效率改进数量级的幅度。这些加速器使用互连的处理元件(PE)阵列，其中乘‑加电
路是用于映射被用于CNN计算操作的关键算法的占主导地位的性能、面积和能量。例如，一
些机器学习硬件加速器使用窄位宽(16b)固定点乘‑加数据路径构建块来满足在低功率或
嵌入式空间中SoC的严格存储器、面积和功率预算。可以对于具有由浮点数/计算所提供的
较高动态范围的某些数据集和算法实现更好的结果质量，同时仍保持相同的存储器占用空
间(footprint)(16b操作数)。用来适应两种类型数值计算的先前硬件解决方案采用单独的
固定点和浮点数据路径或PE，引起实现这种灵活性的高面积成本。相反，本文描述的实施例
提供利用现有的有符号整数乘‑加电路来实现浮点尾数乘‑加操作的合并的整数/浮点融合
乘‑加和乘‑累加数据路径。在一个实施例中，通过仅添加对于对齐/归一化移位和指数单元
所要求的电路，在组合浮点/整数单元中使能浮点支持而不增加输入/输出数据宽度和数据
存储器占用空间。利用单个控制信号来在每周期基础上在浮点和整数计算模式之间进行切
换。

[0209] 由实施例提供的组合的整数/浮点单元被补充可以集成到GPGPU中的多种类型的机器学习加速单元。本文描述的实施例提供了用来使能将融合‑乘‑加操作与神经网络激活
函数(例如修正线性单元函数(RELU)、S形函数或硬S形函数)组合的附加指令的逻辑。

[0210] 一个实施例使16位浮点编码的扩展能够支持来自标准IEEE 754半精度浮点格式的备选编码。IEEE半精度浮点格式指定1位符号、5位指数和10位小数部分。本文描述的实施
例可以基于要编码的数据的模式来选择性地支持FP16数据的备选编码。在一个实施例中，
支持的备选格式指定1位符号，具有8位指数和7位小数分量。一个实施例允许用1位符号、3
位指数和12位小数分量进行编码。在此类实施例中，不同指令集合支持不同的浮点编码，允
许开发者基于程序代码中指定的指令来选择编码。在一个实施例中，当对浮点数据进行舍
入或下采样时，可以使用不同浮点编码，例如从累加的32位浮点值到16位值。

[0211] 本文描述的合并的浮点单元可以在每周期基础上选择性地执行16位整数或浮点操作。一个实施例使能动态重新配置本文描述的浮点单元以使能多格式支持。例如，使用多
通道配置，16位整数或浮点单元可以配置成执行两通道32位操作或四通道64位操作。此类
逻辑使能对要被集群以用于较高精度训练操作的低精度推理操作优化的浮点逻辑。

[0212] 一个实施例提供用于低精度网络的随机舍入单元和统计累加器。随机舍入使能对低精度深度神经网络的经典量化和舍入的增加的准确度。舍入单元可以以不同的模式工
作。第一模式是使用随机数生成器来控制舍入单元的随机模式。第二模式使用随后输入上
的输出的概率分布，并利用耦合到GPGPU存储器的近数据统计估计器单元。

[0213] 本文描述的技术可以在具有经由机器学习加速器单元提供的机器学习优化的通用计算系统内实现。由本文描述的实施例提供的多处理器在图14中示出。

[0214] 图14是根据实施例的多处理器单元1400的框图。多处理器单元1400可以是图2D的图形多处理器234的变形。多处理器单元1400包括获取和解码单元1402、分支单元1404、寄
存器堆1406、线程管理器1406、单指令多线程单元(SIMT单元1410)以及电压和频率管理器
1420。获取和解码单元1402可以获取用于由多处理器单元1400执行的指令。分支单元1404
可以基于执行的跳指令来计算指令指针调整。寄存器堆1406可以存储由SIMT单元1410使用
的通用和架构寄存器。线程管理器1406可以在SIMT单元1410的计算单元之间分发和重新分
发线程。在一个实施例中，SIMT单元1410配置成执行单个指令作为多个线程，其中指令的每
个线程由单独计算单元执行。在一个实施例中，计算单元1411至计算单元1418每个包括整
数ALU(例如，ALU 1411A‑1418A)和浮点单元(例如FPU 1411B‑1418B)。SIMT单元1410内的每
个计算单元1411‑1418的电压和频率可以由电压和频率管理器1420动态地管理，当计算单
元的部件被启用和禁用时，该电压和频率管理器1420可以增加或减少供应给各种计算单元
的电压和时钟频率。

[0215] 在一些之前使能配置中，每个计算单元可以执行整数指令或浮点指令的单个线程。如果ALU 1411A‑1418A中的任何一个被分配任务以执行整数指令的线程，则相应的FPU 
1411B‑FPU1418B不可用于执行浮点指令的线程，并且可在对应的ALU1411A‑ALU 1418A的操
作期间被功率门控。例如，当ALU 1411A可以执行整数指令的线程，而FPU 1413B执行浮点指
令的线程时，FPU 1411B被功率门控，同时ALU 1411A是活动的。本文描述的实施例通过例如
使ALU 1411A能够执行指令的线程，同时FPU1411B执行不同指令的线程来克服此类限制。此
外，一个实施例提供对混合精度或混合数据类型操作数的支持，使得单个计算单元可以对
具有浮点和整数操作数的指令和/或具有不同精度的操作数同时执行操作。

[0216] 本文描述的实施例通过使每个计算单元内的所有逻辑单元可用于执行计算而使能用于计算单元集群的增加的操作吞吐量。在此类实施例中，计算单元内的、被设计成以多
个精度或多个数据类型中的一个选择性地执行计算的逻辑单元可以配置成对于由计算单
元支持的每个精度或数据类型执行多个同时操作。对于给定的计算单元1411‑1418、ALU 
1411A‑1418A可以执行整数操作，而FPU 1411B‑1418B执行浮点操作。这些操作可以对于单
个指令或对于多个指令执行。在一个实施例中，使能混合精度指令的新类，其中一个或多个
操作数具有一种数据类型或精度，而一个或多个不同操作数具有不同的数据类型或精度。
例如，指令可以接受包括浮点和整数数据类型的两个或更多个多元素操作数，并且单个指
令在每数据类型或每精度基础上执行。

[0217] 可重新配置的16位浮点/整数融合乘‑加单元

[0218] 由本文描述的实施例提供的逻辑单元设计具有单周期和多周期等待时间，同时对于融合的乘‑加(例如，跨周期不具相依性的3操作数输入)和乘‑累加(例如，跨周期具数据
相依性的2操作数输入)两者的单周期吞吐量。相反，本领域中已知的逻辑单元设计实现融
合乘‑加，而不考虑多周期等待时间和单周期吞吐量乘‑累加操作，这可能是关键机器学习
操作(例如点积操作)的执行的限制因子。

[0219] 本文描述的一个实施例提供了合并的整数/浮点融合乘‑加数据路径，其利用现有的有符号整数乘‑加电路来还实现浮点尾数乘‑加操作。在仅添加对对齐/归一化移位和指
数单元所要求的电路的情况下，使能浮点支持。输入/输出数据宽度和数据存储器占用空间
保持相同，其中仅单个控制信号被要求来在每周期基础上在两种计算模式之间切换。

[0220] 一个实施例提供了合并的16位整数/浮点融合乘‑加设计，其对具有单独整数/浮点数据路径的常规单周期设计进行改进。本文描述的设计实现了合并的int16/float16数
据路径的乘‑加电路，其将总面积减少多达29％。一个实施例提供了改进的浮点数据路径，
其具有仅对于加数的对齐，连同对总面积减少贡献11％的组合的求反(negation)和舍入增
量器。一个实施例提供具有两个输入和双周期等待时间、单周期吞吐量的乘‑累加变形。一
个实施例提供了备选电路，其通过在增加的面积中以仅11％的成本使累加器宽度加倍来显
著增加累加准确度。

[0221] 图15A‑15B示出了根据实施例的用来执行整数和浮点融合乘‑加操作的逻辑单元的设计。图15A示出了逻辑单元1500的常规设计，其使能融合乘‑加操作，同时保持完整的中
间乘积准确度和范围。在IEEE半精度浮点(float16)或有符号16b整数(int16)模式中，对三
个16位输入操作数1501执行融合乘‑加操作(o＝a*b+c)。将输入提供给16位浮点数据路径
1510或16位整数数据路径1520，其中输出端口(o 1530)基于操作模式1532选择适当的结果
(f16 1518或i16o 1528)。int 16结果(i16o 1528)选择并舍入到由有符号16bx16b乘法器
1521和32b加法器1522生成的32b有符号整数结果(isum 1525)的最近高半部分。float16数
据路径1510右移位(1511)无符号11bx11b乘法器1617的乘积的较小者的尾数并在经由22位
尾数加法器1513处理乘积前右移位加数以用于在对齐移位器1512A处对齐。22位前导零预
感器(LZA 1519)基于到加法器的输入预测由22位尾数加法器1513执行的浮点加法结果的
最高有效位位置的位置。在将中间结果提供给舍入逻辑1516之前，由归一化移位器1515执
行左移位(1514)。

[0222] 图15B是根据实施例的乘‑加逻辑单元1540的框图。图15B的逻辑单元1540保持单独的16位浮点/整数电路，同时对逻辑单元1500的浮点数据路径改进。在一个实施例中，逻
辑单元1540的设计通过仅对加数执行对齐(与乘法操作并行(1541))而从关键路径去除对
齐移位器1512B。较宽的33位和只要求对于高位的11位增量器。此外，对于减法操作，加法器
的输出可以被求反以产生无符号尾数。在一个实施例中，通过组合递增操作与最后舍入增
量器(1542)，将增量器从逻辑单元1540的数据路径的关键路径去除。相反，图15A的逻辑单
元1500要求增量器在加法器之后完成任何要求的二进制补码求反操作。利用逻辑单元1540
的16位浮点数据路径的关键路径的减少引起较小的门，并允许与逻辑单元1500相关的11％
的面积减少，同时保持相同的单周期等待时间。

[0223] 图16示出了根据实施例的具有合并的浮点和整数数据路径的融合乘‑加逻辑单元1600。整数数据路径的16位×16位有符号乘法器1602A和32位加法器1604被重新用于浮点
尾数操作，其中门控高操作数位以产生11位尾数(1602B)的结果。当使能浮点模式时，输入
开关1601A‑1601C用于将输入操作数(a、b、c)的高6位重引导到指数单元1608。来自输入的
符号和指数值被打包并经由固定的3位符号操作数总线1609A和15位指数总线1609B提供给
指数单元1608。对于16位浮点操作，共享的32位加法器使用1位增量器1605来创建33位和的
(多个)高位1606。指数单元1608内以及对齐移位器1612和归一化移位器1613中的旁路电路
(1610A、1610B)确保固定对齐/归一化，其具有在用于整数模式的那些单元中的最小切换活
动，而零高尾数位确保在浮点模式中的乘法器的未使用部分内无切换活动。舍入逻辑1616
和浮点数据路径的增量器被重新用于整数模式，以通过舍入计算整数结果i16o的较低10
位。i16o的高6位通过将该操作映射到现有的指数增量器1611来计算，该增量器1611还在浮
点模式中执行来自尾数数据路径的任何舍入溢出操作。当处理完成时，可以经由输出1630
提供16位浮点或整数值。

[0224] 图17A示出了根据实施例的包括合并计算电路以执行浮点和整数融合‑乘‑累加操作的逻辑单元1700。逻辑单元1700包括指数单元1708和尾数单元1709、两个16位输入端口
1701和16位输出端口1730。输入端口1701包括用来将输入数据的符号位和指数位切换到指
数单元1708的开关。当执行整数操作时使用指数单元1708和尾数单元1709。在一个实施例
中，逻辑单元支持用于16位固定点模式的8.8输入和16.0输出格式。逻辑单元1700支持双周
期等待时间和单周期吞吐量要求。一些所示电路在操作模式之间共享，包括用于整数和浮
点模式两者的有符号乘法器1702A‑1702B和32位加法器1704。在第二周期中的累加期间，16
位累加器输入1703A被断言，其中累加器的值被提供给32位加法器1704。累加器输入1703A
的高10位(例如，c[15：6])专属于16位整数操作。对于两种计算模式，在第一周期中执行乘
法，以及在第二周期中执行加法/舍入。

[0225] 图17A的逻辑单元1700使用三种关键技术来使能高效的合并设计。首先，用于累加操作的图16的单周期合并设计的直接流水线化将会在第一周期中通过加数对齐将吞吐量
减少一半，或者在第二周期的关键路径中通过右移位计算和33b对齐增加周期时间。相反，
逻辑单元1700的设计利用指数单元1708的定时/区域非关键性来预计算对齐移位器1713的
较大(或较小)尾数和右移量。在一个实施例中，逻辑单元1700执行双周期操作，同时通过将
输出反馈回第二周期作为加数输入来保持单周期吞吐量，挑选仅用于22位对齐的较小尾数
并且使用之前由第二阶段计算的乘法器输出和累加器指数在第一周期中预计算较小尾数/
右移位量。

[0226] 第二，16位整数模式中的舍入到最近的操作利用8.8固定点格式，并且消除了将整数舍入映射到浮点舍入增量器的需要。在加法器之前，通过复用器逻辑1705在位位置15插
入1来代替0以实现相同的舍入操作。

[0227] 第三，触发器被重新用于两种模式之间的互斥信号，例如指数计算(例如，Eun 1707、右移位1710)和乘积(1711)的高10b。第二周期中的定时路径减少还通过组合求反/舍
入增量器并且通过使用基于远/近路径的优化来减少通过对齐移位器1713和归一化移位器
1714的关键路径来实现。

[0228] 如图17B中所示的，通过仅将累加器的宽度加倍到32位，双周期乘‑累加设计的准确度显著增加。累加器可以基于具有5位指数和22位尾数(隐式前导1未存储)的中间结果，
以16.16固定点格式和16位浮点结果累加16位整数结果。在各种实施例中，中间结果的22位
尾数可以被舍入、截断或量化成IEEE标准尾数。逻辑单元1740的设计主要将加倍累加器的
成本限制成尾数数据路径中的输出触发器和最后增量器，因为在乘法器之后的剩余数据路
径已经适应用于乘积的附加宽度。在一个实施例中，较高准确度使能将舍入简化为简单的
截断以从32位累加器生成16位输出1750。后指数归一化增量器从逻辑单元1740中的指数单
元1708去除。相反，当加法器的输出要被求反时，求反增量器1742在尾数中执行最后增量以
计算二进制补码。在第二周期中的累加期间，32位累加器输入1703B被断言，其中累加器的
值提供给32位加法器1704。累加器输入1703B的高10位(例如，c[31:22])专属于16位整数操
作。此设计的合成总面积相对于图17A的逻辑单元1700的设计仅呈现11％面积增加，同时加
倍累加器精度。

[0229] 尽管上面描述对于16位操作数而提供，但是这些技术可以容易地扩展到更大的数据宽度以实现类似的目标。此外，虽然描述了IEEE半精度输出，但是本文描述的设计也可以
被调整以支持非标准浮点格式。此外，不同的非标准浮点格式可以用于中间值，如下面所描
述的。

[0230] 上面描述的实施例提供了可重新配置的16位浮点/整数融合乘‑加单元的各种实现，其提供了相对于现有设计的多个优点。所提出的设计不影响浮点或整数存储的存储器
占用空间。所提出的设计仅增加乘法器面积而不改变浮点数据路径的剩余部分。相反，本领
域已知的逻辑设计将整个浮点有效位数/尾数扩展到与整数相同的宽度，而用于符号和指
数的附加存储区域是单独的并仅专属于浮点数，引起浮点数存储的占用空间和寄存器堆大
小的增加。现有的设计也增加了整个尾数数据路径的宽度，这可以引起显著的面积增加。提
供单周期(例如，图16的逻辑单元1600)和多周期(例如，图17A的逻辑单元1700和图17B的逻
辑单元1740)设计，其中多周期在初始等待时间后，每个周期生成输出。图17B的逻辑单元
1740提供了合并的浮点/整数乘‑累加设计，其具有是输入操作数两倍宽的本地累加器宽
度。这使能像点积的操作的高得多的累加准确度，而不会冲击输入操作数的存储器存储占
用空间，并且影响设计的一小部分(对于仅11％总面积冲击)。此外，每个逻辑单元将整数操
作的一部分映射到现有的指数数据路径上，以在对于整数模式重新配置时最大化电路重新
使用。此外，对于具有减法操作的浮点操作，图15B的逻辑单元1540和图17A的1700为了减少
的延迟和面积将二进制补码增量组合到舍入增量中。

[0231] 机器学习数据处理系统和加速逻辑

[0232] 一个实施例使用图14的多处理器单元1400以及图15A‑17B的一个或多个浮点/整数逻辑单元可以用作机器学习数据处理系统的构建块，其包括被优化以执行在使用深度神
经网络执行训练或推理时通常执行的计算操作类型的硬件、软件和固件。图18A‑18B示出了
用来例如经由使用深度神经网络来执行用于机器学习的加速训练和推理操作的数据处理
系统和关联的计算和逻辑单元。图18A示出了由本文描述的实施例提供的示范机器学习数
据处理系统。图18B示出了根据一个实施例的机器学习加速器的部件。

[0233] 图18A的数据处理系统1800是具有包括机器学习加速逻辑的GPGPU 1820、处理器1802和统一存储器1810的异构处理系统。处理器1802和GPGPU 1820可以是如本文所描述的
任何处理器和GPGPU/并行处理器。处理器1802可以执行存储在系统存储器1812中的用于编
译器1815的指令。编译器1815在处理器1802上执行以将源代码1814A编译成编译代码
1814B。编译代码1814B可以包括可以由处理器1802执行的代码和/或可以由GPGPU 1820执
行的代码。在编译期间，编译器1815可以执行操作以插入元数据，包括关于在编译代码
1814B中存在的数据并行性级别的提示和/或关于与要基于编译代码1814B分派的线程关联
的数据本地性的提示。编译器1815可以包括执行此类操作或者可以在运行时间库1816的帮
助下执行的操作所需的信息。运行时间库1816还可以促进编译器1815编译源代码1814A，并
且还可以包括在运行时间与编译代码1814B链接以促进在GPGPU 1820上执行编译的指令的
指令。

[0234] 统一存储器1810表示可以由处理器1802和GPGPU 1820访问的统一地址空间。统一存储器包括系统存储器1812以及GPGPU存储器1818。GPGPU存储器1818包括GPGPU 1820内的
GPGPU本地存储器1834A‑1834B并且还可以包括系统存储器1812中的一些或全部。例如，存
储在系统存储器1812中的编译代码1814B也可以被映射到GPGPU存储器1818中以用于由
GPGPU 1820访问。

[0235] GPGPU 1820包括多个计算块1824A‑1824N，其可以是图2A的处理群集214A‑214N的实例并且可以包括本文描述的图形多处理器234的一个或多个实例。在各种实施例中，计算
块1824A‑1824N包括具有图15B‑17B的逻辑单元中的一个或多个的计算单元。GPGPU 1820还
包括可以用作计算块1824A‑1824N的共享资源的功率和性能模块1826、高速缓冲存储器
1827以及寄存器1825的集合。在一个实施例中，寄存器1825包括直接和间接可访问寄存器，
其中间接可访问寄存器可以被优化以用于矩阵计算操作。功率和性能模块1826可以配置成
调整计算块1824A‑1824N的功率递送和时钟频率以在重的工作负荷下功率门控计算块
1824A‑1824N内的空闲部件。GPGPU1820包括GPGPU本地存储器1828，其是与GPGPU 1820共享
图形卡或多芯片模块的物理存储器模块。

[0236] 在一个实施例中，GPGPU 1820包括硬件逻辑，所述硬件逻辑包括获取和解码单元1821、调度器控制器1822和机器学习加速器1823。指令获取和解码单元1821是获取和解码
单元，其包括用来获取和解码可以定义复杂的、可定制的行为的指令(包括机器学习特定指
令)的逻辑。所述指令可以使计算逻辑经由调度器控制器1822调度要经由计算块1824A‑
1824N的一个或多个执行的操作集合。在一个实施例中，调度器控制器1822是可配置成执行
高级调度操作的ASIC。在一个实施例中，调度器控制器1822是能够执行从固件模块加载的
指令的微控制器或低每指令能量的处理核。

[0237] 在一个实施例中，要由计算块1824A‑1824N执行的一些功能可以被直接调度到机器学习加速器1823或者减荷到机器学习加速器1823。机器学习加速器1823包括处理元件逻
辑，其配置成对在机器学习期间通常执行的有效地执行矩阵和其它计算操作。

[0238] 在一些实施例中，GPGPU 1820附加地包括可配置为近数据计算单元的统计单元1829。例如，统计单元1829可以集成到GPGPU本地存储器1828的一个或多个存储器控制器中
或者跨所述一个或多个存储器控制器传播。在一个实施例中，统计单元1829在由机器学习
加速器1823使能时可用于确定当执行写到GPGPU本地存储器1828或从GPGPU本地存储器
1828读取的机器学习操作时，权重或激活映射数据的概率分布。统计单元1829包括用来基
于存储器访问期间的地址和数据模式来确定在GPGPU本地存储器1828中访问的数据是否在
一个或多个统计分布(例如，高斯、统一、泊松(Poisson)等)范围内。在一个实施例中，对于
存储器访问的至少一个子集，可以在采样周期期间收集统计信息(例如，平均值、中值、模
式、标准偏差等)。统计单元1829可以被配置使得收集统计信息不显著增加通过托管统计单
元1829的存储器控制器执行的存储器访问的等待时间。统计信息可以周期性地提供给机器
学习加速器1823或机器学习加速器1823可以从统计单元请求数据。在一个实施例中，统计
单元1829可以针对已知可能分布集合来检查与存储器访问关联的数据。包括与每个已知可
能分布关联的概率集合的向量可以在周期性基础上或在请求时提供给机器学习加速器
1823。在各种实施例中，机器学习加速器1823可以使用由统计单元1829提供的概率和/或统
计信息以用于各种操作。在一个实施例中，如图18B和图20中进一步所描述的，机器学习加
速器1823可以使用由统计单元1829提供的数据来在低精度神经网络的量化期间执行随机
舍入。

[0239] 图18A的机器学习加速器1823在图18B中进一步详细示出。在一个实施例中，机器学习加速器1823包括在机器学习加速器1823内的各种模块之间共享的激活指令模块1832、
FPU编码和配置模块1834、随机量化单元1838和高速缓冲存储器1836。

[0240] 激活指令模块1832包括用来响应于单个指令而对组合的融合乘‑加和激活的执行进行排序的逻辑。响应于GPGPU 1820上的FMAC或FMADD加激活函数的解码，调度器单元1822
可以经由机器学习加速器1823调度操作。经由激活指令模块1832机器学习加速器1823可以
对每线程或向量元素的两个或三个输入操作数执行融合乘‑加或融合乘‑累加操作集合，并
且对于每个线程或元素，将输出提供给配置成执行多个可选激活函数中的一个的硬件逻
辑。不同的激活函数可以与不同的指令关联，或者单个指令可以包括用来使能选择激活函
数的字段。在一个实施例中，激活指令模块可以执行向量或缠绕操作以生成中间FMADD或
FMAC结果并将中间结果存储在高速缓冲存储器1836中。激活指令模块1832然后可以将激活
函数应用于中间数据。示范支持的激活函数包括等式(1)的修正线性单元(RELU)函数、等式
(2)的S形函数或等式(3)的硬S形函数。

[0241] f(x)＝max(0，x)    (1)

[0242]

[0243]

[0244] FPU编码和配置模块1834包括用来定义用于GPGPU 1820的计算块1824A‑1824N内的浮点单元的动态配置的参数的逻辑。在一个实施例中，图16和图17A‑17B的合并的整数/
浮点单元的某些动态方面可以经由FPU编码和配置模块1834来配置。例如，计算块1825A‑
1824N可以过度供给以包含在给定GPGPU 1820的功率预算的情况下比在任何一个时间可以
最大地活动的更多的计算单元。然而，FPU编码和配置模块1834可以配置动态浮点单元以门
控某些逻辑块来以减少的精度和减少的功耗来操作。每个单元的减少的精度和功率要求可
以使更大数量的单元能够在线，允许要对较低精度的操作执行的较大数量的线程。例如并
且在一个实施例中，可以配置成执行16位整数操作的逻辑单元可以配置成执行8位整数操
作，减少功率要求。在一个实施例中，可以执行双8位整数操作，增加吞吐量而不显著增加功
耗。在一个实施例中，多个半精度逻辑单元可以并行工作以执行单精度或双精度浮点操作。
在一个实施例中，可以经由通过逻辑单元的多个通道来执行较高精度操作。

[0245] 在一个实施例中，FPU编码和配置模块1834还可以配置由浮点单元支持的浮点编码方法。除了用于浮点值的半精度、单精度和双精度编码的IEEE 754浮点标准以外，还可以
基于当前正处理的数据的动态范围支持大量备选编码格式。例如，基于给定数据集的动态
范围和/或分布，通过对指数或尾数数据使用大于或较少位，可以从较高到较低的精度更准
确地量化数据。在一个实施例中，支持的备选格式指定1位符号，具有8位指数和7位小数分
量。一个实施例允许用1位符号、3位指数和12位小数分量进行编码。在此类实施例中，不同
指令集合支持不同的浮点编码，允许开发者基于程序代码中指定的指令来选择编码。在一
个实施例中，当对浮点数据进行舍入或下采样时，例如从累加的32位浮点值到16位值，可以
使用不同浮点编码。在一个实施例中，可以利用统计单元1829来确定哪个16位编码最适合
于给定的数据块。

[0246] 在一个实施例中，机器学习加速器1823附加地包括随机量化单元1838以使能用于机器学习操作的随机量化。随机量化单元1838可以用于在量化操作期间使能随机舍入。一
个实施例使用随机数生成器来使能随机舍入，其中可以使用小数值来确定舍入概率。一个
实施例利用统计单元1829来确定与来自神经网络的给定层的输出数据集合关联的概率分
布。对于每个层，可以确定数据值的概率密度，其中概率密度由统计特性确定，包括对于神
经网络的每个层确定的数据的平均值、标准偏差和方差。使用此类数据，可以以不改变神经
网络的每个层内的数据的概率分布的方式来执行随机舍入。

[0247] 图19示出了根据实施例的激活指令模块1832的细节。激活指令模块1832包括用来响应于单个指令而对组合的融合乘‑加和激活的执行进行排序的逻辑。响应于通过图18A的
指令获取和解码单元1821的FMAC/FMADD+激活函数的解码，可以经由机器学习加速器1823
将指令执行分派给激活指令模块1832。机器学习加速器1823在接收所述指令时可以使用融
合乘‑加/融合乘‑累加线程调度器单元1902来调度用来计算计算块1824A‑1824N内的单元
的融合乘‑加或融合乘‑累加操作集合。在一个实施例中，从计算块1824A‑1824N输出的中间
数据可以存储在机器学习加速器1823内的高速缓冲存储器1836中。在一个实施例中，可以
在激活指令模块1832内以流送方式处理中间数据的组块。在一个实施例中，中间数据可以
表示激活函数的非线性性将被应用到的激活映射。可以由激活函数逻辑1904A‑1904N应用
激活函数的选择的一个。可以基于由激活指令模块1832处理的特定指令或以指令供应的参
数来选择激活函数。特定的指令可以基于本文描述的指令格式的任何指令格式来格式化。

[0248] 在各种点处的浮点操作包括舍入操作。舍入用在浮点计算中，因为浮点数具有有限数量的数字并且不能准确表示所有实数。因此，当数被分配任务以表示要求比所选浮点
格式允许的更多数字的值时，剩余数字被省略，并且数被舍入到可以由浮点格式表示的最
近的值。可能表示的特定数取决于所选的浮点格式。

[0249] 可以执行用来在浮点计算期间舍入的各种方法。本文描述的实施例包括用来对于机器学习操作执行随机舍入的硬件逻辑。与其它舍入方法(舍入到最近的数字或严格上下)
相反，随机方法随机地舍入数。本文描述的实施例使能用于深度神经网络的数据值的量化
的随机舍入。提供使用多个舍入模式中的一个使能硬件随机舍入的舍入单元。一个实施例
使用随机数生成器使能随机舍入。可以使用小数值来确定舍入概率。可以将随机数与舍入
概率进行比较，以确定在量化期间舍入最近可表示值中的哪个。备选地，一个实施例利用统
计累加器/估计器逻辑来确定与来自神经网络的给定层的输出数据集合关联的概率分布。
对于每个层，可以确定数据值分布的概率密度，其中概率密度由对于神经网络的每个层确
定的数据的平均值、标准偏差和方差来定义。使用此类数据，可以以不改变神经网络的每个
层的概率分布的方式来执行随机舍入。

[0250] 图20示出了根据实施例的随机量化单元1838。在一个实施例中，随机量化单元1838用于将在神经网络的层内生成的未加工输出数据量化成由神经网络的下一层使用的
格式。例如，用于生成输出数据的计算操作可以以较高的精度处理，并且可以在作为输入提
供给下一层之前将结果量化成较低的精度。在一个实施例中，来自给定层n的输出2002B例
如以32位处理并且由量化单元2004量化成16位数据类型。量化操作可以利用随机舍入，其
可以经由随机舍入单元2009来实现。量化和舍入的值然后可以提供给神经网络的下一层
(层N+1)2010。

[0251] 在各种实施例中，随机量化单元1838可以经由使用随机数生成器2006来执行随机舍入。在浮点算术中，舍入旨在将给定值x变成具有指定数量的有效数字的值z，其中，z是数
m的倍数，其取决于x的幅值。数m是浮点表示的基数(通常为2或10)的幂。数z是接近值x的可
表示值。值x是向上还是向下舍入以实现值z基于由随机数生成器2006选择的随机值。将所
生成的随机值与有效表示之间的小数部分进行比较。小数部分可以用作向上或向下舍入到
最近的可表示值的概率。量化期间的可表示值之间的间隙取决于适当位置的浮点表示的编
码格式。作为示例，如果量化要舍入为成整数值且小数值为0.3，则向上舍入的概率可等于
30％，而向下舍入的概率可等于70％。在此类情景中(其中随机数生成器2006是适当验证的
真随机数生成器)，随机舍入单元2009将与小数值成比例地向上或向下舍入。

[0252] 备选地，随机舍入单元2009可以利用统计累加器/估计器2008，在一个实施例中，统计累加器/估计器2008是如图18A中的近数据统计单元1829。统计累加器/估计器2008可
以分析来自之前层2002A‑2002B的输出以确定与神经网络数据关联的分布。随机舍入单元
2009然后可以在量化期间舍入数据，使得量化数据具有与预量化数据类似的分布。

[0253] 图21示出了根据一个实施例的FPU编码和配置模块1834。在一个实施例中，GPU编码和配置模块1834包括FPU配置模块2102和FPU编码模块2104。FPU配置模块2102可以用于
配置成执行16位整数逻辑单元以执行8位整数操作(包括双8位整数操作)。在一个实施例
中，多个半精度逻辑单元可以并行工作以执行单精度或双精度浮点操作。FPU编码模块2104
可以用于配置在数据计算期间在计算块1824A‑1824N内使用的特定浮点编码格式。在一个
实施例中，FPU编码模块2104可以响应于指定输入或输出数据要以非标准浮点格式存储的
指令来配置计算块1824A‑1824N中的一个或多个。然后可以将用来执行指令的计算块配置
成在执行指令的操作之前解释处于非标准格式的数据。在一个实施例中，FPU编码模块2104
要配置计算块中的一个或多个以使用可以最高效地存储要处理的数据的浮点编码格式。此
类确定可以部分地基于由统计单元1829提供的概率和统计信息来执行，所述统计单元1829
可以作为位于GPGPU本地存储器1828的存储器控制器2106内的近数据计算单元起作用。

[0254] 图22示出了根据实施例的使用动态可配置计算单元来处理指令的逻辑2200。逻辑2200可以是如本文所描述的GPGPU和/或GPGPU多处理器(诸如如图14中的多处理器单元
1400或者图18的GPGPU 1820)内的硬件或固件逻辑。如在块2202所示的，逻辑2200配置成获
取和解码单个指令以对操作数集合执行组合的乘‑加操作。如在块2204所示的，逻辑2200然
后可以发布单个指令以用于由计算单元执行以用于由动态可配置计算单元执行。如在块
2206所示的，逻辑2200然后可以将计算单元的一个或多个逻辑单元配置成以操作数的精度
和数据类型执行操作。如在块2208所示的，逻辑2200然后可以在计算单元执行单个指令以
基于乘法和加法操作生成输出。

[0255] 在一个实施例中，在块2202执行的组合乘法和加法操作可以是包括单个舍入的融合浮点操作。例如，乘法和加法操作可以是融合乘‑加或融合乘‑累加操作。组合的乘法和加
法操作也可以是整数操作。整数操作可以包括乘法和加法之间的舍入操作。可以通过经由
在逻辑单元内的复用器在整数数据类型的最高位位置插入零来执行所述舍入。在逻辑单元
内复用器可以定位在乘法器之后并且定位在加法器之前。

[0256] 在一个实施例中，块2204的动态可配置逻辑单元是可配置成执行整数或浮点操作的合并的浮点和整数逻辑单元。例如，动态可配置逻辑单元可以是图16的逻辑单元1600、图
17A的1700或图17B的1740中的一个。计算单元可以包括此类逻辑单元的多个不同实例。在
一个实施例中，逻辑单元在每周期基础上可配置。在一个实施例中，逻辑单元是第一逻辑单
元，其配置成使用在浮点数据路径和整数数据路径之间共享的乘法器和加法器来执行单周
期融合乘加操作。在一个实施例中，逻辑单元是配置成执行具有单周期吞吐量的双周期融
合乘法累加操作的第二逻辑单元。在一个实施例中，逻辑单元是配置成执行双周期融合乘
法累加操作的第三逻辑单元，其中第三逻辑包括具有输入和输出操作数的两倍位宽的累加
器。在一个实施例中，第三逻辑单元的管芯面积至多比第二逻辑单元的管芯面积大百分之
十一。

[0257] 本文描述的动态可配置逻辑单元可以配置成执行整数或浮点操作。在一个实施例中，逻辑单元中的一个或多个可以配置成以多个不同的精度执行操作。在一个实施例中，逻
辑单元可以用于经由多周期操作以多个不同精度执行操作。在一个实施例中，可以选择不
同的浮点编码，包括IEEE 754半精度浮点格式、单精度浮点格式和双精度浮点格式。也可以
使用非标准浮点格式，其中不同位分配被用于浮点值的指数和尾数。

[0258] 在一个实施例中，基于乘法和加法操作的输出然后可以由激活函数另外处理。例如，响应于单个指令，可以由FMADD/FMAC线程调度器单元调度FMADD或FMAC操作，如图19中
所示的。此类操作的输出可以是可以提供到激活函数逻辑(例如，如图19中的激活函数逻辑
1904)以生成神经元激活数据的激活映射数据。

[0259] 图23A示出了根据实施例的执行机器学习指令的逻辑2300。逻辑2300可以是如本文所描述的GPGPU和/或GPGPU多处理器(诸如如图14中的多处理器单元1400，或者图18的
GPGPU 1820)内的硬件或固件逻辑。如在块2302所示的，逻辑2300配置成获取并解码单个指
令以经由机器学习加速器单元执行机器学习操作集合。机器学习加速器单元包括本文描述
的机器学习加速器1823的元件，包括图18B的激活指令模块1832、FPU编码和配置模块1834
以及随机量化单元1838。如在块2304所示的，逻辑2300然后可以发布单个指令以用于由动
态可配置计算单元集合执行。如在块2306所示的，逻辑然后可以将计算单元集合配置成以
比操作的输入和输出更高的精度执行机器学习操作集合。在一个实施例中，配置由如本文
所描述的FPU配置模块执行。FPU配置模块可以配置计算单元以例如使用32位中间数据对16
位浮点矩阵数据执行卷积操作。如在块2308所示的，逻辑2300然后可以在经由机器学习加
速器内的随机舍入逻辑的输出之前将较高精度中间值量化成较低精度。例如，可以使用随
机舍入将32位中间数据量化成16位以用于输出。

[0260] 图23B示出了根据实施例的基于神经网络数据的分布来配置浮点操作的逻辑2310。在一个实施例中，逻辑2300包括本文描述的硬件和固件逻辑和逻辑单元，包括图18B
和图20的随机量化单元1838、图18B的FPU编码和配置模块1834。图20的统计累加器/估计器
2008在一个实施例中包括在图18A的统计单元1829内。统计单元1829可以是包括在用于
GPGPU的存储器控制器内的近数据计算单元，如图21中所示的。

[0261] 如在块2312所示的，使用统计单元，逻辑2310可以确定存储在存储器中的神经网络数据的统计度量集合。逻辑2310然后可以经由统计度量来确定存储器中神经网络数据的
分布，如在块2314所示的。在一个实施例中，逻辑2310可以对于计算单元配置浮点编码以用
于执行机器学习操作集合，如在块2316所示的。逻辑2310然后可以配置机器学习加速器内
的随机舍入逻辑以基于分布舍入，如在块2318所示的。随机舍入逻辑可以配置成基于分布
舍入，使得量化的神经网络数据的概率分布比使用基于随机数生成器的随机舍入技术可以
是可能的情况更接近预量化的数据。

[0262] 附加的示范图形处理系统

[0263] 以上描述的实施例的细节可以被结合在以下描述的图形处理系统和设备内。图24至图37的图形处理系统和设备示出了可以实现以上描述的技术中的任何和全部技术的替
代系统和图形处理硬件。

[0264] 附加的示范图形处理系统概述

[0265] 图24是根据实施例的处理系统2400的框图。在各种实施例中，系统2400包括一个或多个处理器2402以及一个或多个图形处理器2408，并且可以是单处理器台式系统、多处
理器工作站系统或具有大量处理器2402或处理器核2407的服务器系统。在一个实施例中，
系统2400是被结合于片上系统(SoC)集成电路内的供在移动设备、手持式设备或嵌入式设
备中使用的处理平台。

[0266] 系统2400的实施例可以包括基于服务器的游戏平台、游戏控制台，其包括游戏与媒体控制台、移动游戏控制台、手持式游戏控制台或在线游戏控制台，或被结合于它们内。
在一些实施例中，系统2400是移动电话、智能电话、平板计算设备或移动互联网设备。数据
处理系统2400还可以包括可穿戴设备(诸如智能手表可穿戴设备、智能眼镜设备、增强现实
设备或虚拟现实设备)、与所述可穿戴设备耦合、或者集成在所述可穿戴设备内。在一些实
施例中，数据处理系统2400是电视或机顶盒设备，所述电视或机顶盒设备具有一个或多个
处理器2402以及由一个或多个图形处理器2408生成的图形界面。

[0267] 在一些实施例中，所述一个或多个处理器2402每个包括用于处理指令的一个或多个处理器核2407，所述指令在被执行时实行用于系统和用户软件的操作。在一些实施例中，
所述一个或多个处理器核2407中的每个配置成处理特定的指令集2409。在一些实施例中，
指令集2409可以促进复杂指令集计算(CISC)、精简指令集计算(RISC)、或经由超长指令字
(VLIW)的计算。多个处理器核2407可以每个处理不同的指令集2409，所述指令集2409可以
包括用于促进对其他指令集的仿真的指令。处理器核2407还可以包括其他处理设备，诸如
数字信号处理器(DSP)。

[0268] 在一些实施例中，处理器2402包括高速缓冲存储器2404。取决于架构，处理器2402可以具有单个内部高速缓存或多个内部高速缓存级别。在一些实施例中，在处理器2402的
各种部件之间共享高速缓冲存储器。在一些实施例中，处理器2402还使用外部高速缓存(例
如，3级(L3)高速缓存或末级高速缓存(LLC))(未示出)，可以使用已知的高速缓存一致性技
术在处理器核2407之间共享所述外部高速缓存。寄存器堆2406被附加地包括在处理器2402
中，其可以包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄
存器、状态寄存器、和指令指针寄存器)。一些寄存器可以是通用寄存器，而其他寄存器可以
特定于处理器2402的设计。

[0269] 在一些实施例中，处理器2402与处理器总线2410耦合以在处理器2402与系统2400中的其他部件之间传输通信信号，诸如地址、数据、或控制信号。在一个实施例中，系统2400
使用示范‘中枢’系统架构，包括存储器控制器中枢2416和输入输出(I/O)控制器中枢2430。
存储器控制器中枢2416促进存储器设备与系统2400的其他部件之间的通信，而I/O控制器
中枢(ICH)2430经由本地I/O总线提供到I/O设备的连接。在一个实施例中，存储器控制器中
枢2416的逻辑集成在处理器内。

[0270] 存储器设备2420可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储器设备、或具有合适的性能以充当进程存储器的某个其他
存储器设备。在一个实施例中，存储器设备2420可作为系统2400的系统存储器进行操作，以
存储数据2422和指令2421供在所述一个或多个处理器2402执行应用或进程时使用。存储器
控制器中枢2416还与可选的外部图形处理器2412耦合，所述可选的外部图形处理器2412可
以与处理器2402中的所述一个或多个图形处理器2408通信以执行图形和媒体操作。

[0271] 在一些实施例中，ICH 2430使得外围设备能够经由高速I/O总线连接至存储器设备2420和处理器2402。I/O外围设备包括但不限于音频控制器2446、固件接口2428、无线收
发机2426(例如，Wi‑Fi、蓝牙)、数据存储设备2424(例如，硬盘驱动器、闪存等)、以及用于将
遗留(例如，个人系统2(PS/2))设备耦合至该系统的遗留I/O控制器2440。一个或多个通用
串行总线(USB)控制器2442连接输入设备，诸如键盘和鼠标2444组合。网络控制器2434还可
以与ICH 2430耦合。在一些实施例中，高性能网络控制器(未示出)与处理器总线2410耦合。
将领会，所示出的系统2400是示范的而非限制性的，因为还可以使用不同地配置的其他类
型的数据处理系统。例如，I/O控制器中枢2430可以集成在所述一个或多个处理器2402内，
或者存储器控制器中枢2416和I/O控制器中枢2430可以集成到分立的外部图形处理器(诸
如外部图形处理器2412)中。

[0272] 图25是处理器2500的实施例的框图，其具有一个或多个处理器核2502A‑2502N、集成存储器控制器2514、以及集成图形处理器2508。图25的具有与本文中的任何其他图的元
件相同的参考号(或名称)的那些元件可以以与在本文中的其他地方描述的方式类似的任
何方式进行操作或起作用，但不限于这样。处理器2500可以包括多达且包括由虚线块表示
的附加核2502N的附加核。处理器核2502A‑2502N中的每个包括一个或多个内部高速缓存单
元2504A‑2504N。在一些实施例中，每个处理器核还能够访问一个或多个共享高速缓存单元
2506。

[0273] 内部高速缓存单元2504A‑2504N和共享高速缓存单元2506表示处理器2500内的高速缓冲存储器层级结构。高速缓冲存储器层级结构可以包括每个处理器核内的至少一级指
令和数据高速缓存以及一级或多级共享中级高速缓存，诸如2级(L2)、3级(L3)、4级(L4)、或
其他级的高速缓存，其中在外部存储器之前的最高级的高速缓存被分类为LLC。在一些实施
例中，高速缓存一致性逻辑维持各种高速缓存单元2506与2504A‑2504N之间的一致性。

[0274] 在一些实施例中，处理器2500还可以包括系统代理核2510和一个或多个总线控制器单元2516的集合。所述一个或多个总线控制器单元2516管理一组外围总线，诸如一个或
多个外围部件互连总线(例如，PCI、PCI Express)。系统代理核2510提供针对各种处理器部
件的管理功能。在一些实施例中，系统代理核2510包括一个或多个集成存储器控制器2514，
用于管理对(未示出的)各种外部存储器设备的访问。

[0275] 在一些实施例中，处理器核2502A‑2502N中的一个或多个包括对进行同步多线程的支持。在此类实施例中，系统代理核2510包括用于在多线程处理期间协调和操作处理器
核2502A‑2502N的部件。系统代理核2510可以附加地包括功率控制单元(PCU)，所述功率控
制单元包括用于调节处理器核2502A‑2502N以及图形处理器2508的功率状态的逻辑和部
件。

[0276] 在一些实施例中，处理器2500附加地包括用于执行图形处理操作的图形处理器2508。在一些实施例中，图形处理器2508与一组共享高速缓存单元2506和系统代理核2510
耦合，所述系统代理核2510包括所述一个或多个集成存储器控制器2514。在一些实施例中，
显示控制器2511与图形处理器2508耦合以将图形处理器输出驱动到一个或多个耦合的显
示器。在一些实施例中，显示控制器2511可以是经由至少一个互连与图形处理器耦合的单
独模块，或者可以集成在图形处理器2508或系统代理核2510内。

[0277] 在一些实施例中，基于环的互连单元2512用于耦合处理器2500的内部部件。然而，可以使用替代的互连单元，诸如点对点互连、切换式互连、或其他技术，包括本领域中公知
的技术。在一些实施例中，图形处理器2508经由I/O链路2513与环形互连2512耦合。

[0278] 示范I/O链路2513表示多种I/O互连中的至少一种，包括促进各种处理器部件与高性能嵌入式存储器模块2518(诸如eDRAM模块)之间的通信的封装上I/O互连。在一些实施例
中，处理器核2502A‑2502N中的每个处理器核以及图形处理器2508将嵌入式存储器模块
2518用作共享的末级高速缓存。

[0279] 在一些实施例中，处理器核2502A‑2502N是执行相同指令集架构的同构核。在另一实施例中，处理器核2502A‑2502N在指令集架构(ISA)方面是异构的，其中处理器核2502A‑
2502N中的一个或多个执行第一指令集，而其他核中的至少一个执行第一指令集的子集或
不同的指令集。在一个实施例中，处理器核2502A‑2502N在微架构方面是异构的，其中具有
相对较高功率消耗的一个或多个核与具有较低功率消耗的一个或多个功率核耦合。另外，
处理器2500可以被实现在一个或多个芯片上或者被实现为除其他部件之外还具有所示出
的部件的SoC集成电路。

[0280] 图26是图形处理器2600的框图，所述图形处理器2600可以是分立的图形处理单元、或者可以是与多个处理核一起集成的图形处理器。在一些实施例中，图形处理器经由到
图形处理器上的寄存器的存储器映射的I/O接口并且利用被放置到处理器存储器中的命令
进行通信。在一些实施例中，图形处理器2600包括用于访问存储器的存储器接口2614。存储
器接口2614可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓
存、和/或到系统存储器的接口。

[0281] 在一些实施例中，图形处理器2600还包括用于将显示输出数据驱动到显示设备2620的显示控制器2602。显示控制器2602包括用于显示器的一个或多个重叠平面的硬件以
及多层视频或用户界面元素的组成。在一些实施例中，图形处理器2600包括用于对媒体进
行编码、解码或者向一个或多个媒体编码格式、从一个或多个媒体编码格式或在一个或多
个媒体编码格式之间对媒体进行转码的视频编解码器引擎2606，所述一个或多个媒体编码
格式包括但不限于运动图像专家组(MPEG)格式(诸如MPEG‑2)、高级视频编码(AVC)格式(诸
如H.264/MPEG‑4AVC)、以及电影&电视工程师协会(SMPTE)421M/VC‑1和联合图像专家组
(JPEG)格式(诸如JPEG、以及运动JPEG(MJPEG)格式)。

[0282] 在一些实施例中，图形处理器2600包括用于执行包括例如位边界块传送的二维(2D)光栅化器操作的块图像传送(BLIT)引擎2604。然而，在一个实施例中，使用图形处理引
擎(GPE)2610的一个或多个部件执行2D图形操作。在一些实施例中，GPE 2610是用于执行图
形操作的计算引擎，所述图形操作包括三维(3D)图形操作和媒体操作。

[0283] 在一些实施例中，GPE 310包括用于执行3D操作的3D流水线2612，所述3D操作诸如使用对3D图元形状(例如，矩形、三角形等)起作用的处理功能来渲染三维图像和场景。3D流
水线2612包括可编程且固定的功能元件，所述可编程且固定的功能元件执行元件内的各种
任务和/或向3D/媒体子系统2615大量产生执行线程。虽然3D流水线2612可以用于执行媒体
操作，但是GPE 2610的实施例还包括媒体流水线2616，所述媒体流水线2616特别地用于执
行媒体操作，诸如视频后处理和图像增强。

[0284] 在一些实施例中，媒体流水线2616包括固定功能或可编程逻辑单元，以代替、或代表视频编解码器引擎2606来执行一个或多个专门的媒体操作，诸如视频解码加速、视频解
交织、以及视频编码加速。在一些实施例中，媒体流水线2616附加地包括线程大量产生单元
以大量产生用于在3D/媒体子系统2615上执行的线程。所大量产生的线程为在3D/媒体子系
统2615中所包括的一个或多个图形执行单元上的媒体操作执行计算。

[0285] 在一些实施例中，3D/媒体子系统2615包括用于执行通过3D流水线2612和媒体流水线2616大量产生的线程的逻辑。在一个实施例中，流水线向3D/媒体子系统2615发送线程
执行请求，所述3D/媒体子系统2615包括用于仲裁各种请求并将各种请求分派到可用的线
程执行资源的线程分派逻辑。执行资源包括用于处理3D和媒体线程的图形执行单元的阵
列。在一些实施例中，3D/媒体子系统2615包括用于线程指令和数据的一个或多个内部高速
缓存。在一些实施例中，所述子系统还包括共享存储器(包括寄存器和可寻址存储器)以在
线程之间共享数据和存储输出数据。

[0286] 附加的示范图形处理引擎

[0287] 图27是依照一些实施例的图形处理器的图形处理引擎2710的框图。在一个实施例中，图形处理引擎(GPE)2710是图26中示出的GPE 2610的一个版本。图27的具有与本文中的
任何其他图的元件相同的参考号(或名称)的元件可以以与在本文中的其他地方描述的方
式类似的任何方式进行操作或起作用，但不限于这样。例如，示出了图26的3D流水线2612和
媒体流水线2616。媒体流水线2616在GPE 2710的一些实施例中是可选的，并且可能没有显
式地包括在GPE 2710内。例如并且在至少一个实施例中，单独的媒体和/或图像处理器被耦
合至GPE 2710。

[0288] 在一些实施例中，GPE 2710与命令流送器2703耦合或包括命令流送器2703，所述命令流送器2703向3D流水线2612和/或媒体流水线2616提供命令流。在一些实施例中，命令
流送器2703与存储器耦合，所述存储器可以是系统存储器、或内部高速缓冲存储器和共享
高速缓冲存储器中的一个或多个。在一些实施例中，命令流送器2703从存储器接收命令并
将命令发送至3D流水线2612和/或媒体流水线2616。所述命令是从存储用于3D流水线2612
和媒体流水线2616的命令的环形缓冲器获取的指示。在一个实施例中，环形缓冲器另外可
以包括存储多个命令的批次的批命令缓冲器。用于3D流水线2612的命令还可以包括对存储
器中存储的数据的引用，所述数据诸如但不限于用于3D流水线2612的顶点和几何数据和/
或用于媒体流水线2616的图像数据和存储器对象。3D流水线2612和媒体流水线2616通过经
由相应流水线内的逻辑来执行操作或者通过将一个或多个执行线程分派至图形核阵列
2714而处理命令和数据。

[0289] 在各种实施例中，3D流水线2612可以通过处理指令并将执行线程分派给图形核阵列2714来执行一个或多个着色器程序，诸如顶点着色器、几何着色器、像素着色器、片段着
色器、计算着色器或其他着色器程序。图形核阵列2714提供统一的执行资源块。图形核阵列
2714内的多用途执行逻辑(例如，执行单元)包括对各种3D API着色器语言的支持，并且可
以执行与多个着色器相关联的多个同时的执行线程。

[0290] 在一些实施例中，图形核阵列2714还包括用于执行诸如视频和/或图像处理之类的媒体功能的执行逻辑。在一个实施例中，除了图形处理操作之外，执行单元附加地包括可
编程以执行并行通用计算操作的通用逻辑。通用逻辑可以与图24的(多个)处理器核2407或
如图25中的处理器核2502A‑2502N内的通用逻辑并行地或结合地执行处理操作。

[0291] 由在图形核阵列2714上执行的线程生成的输出数据可以将数据输出到统一返回缓冲器(URB)2718中的存储器。URB 2718可以为多个线程存储数据。在一些实施例中，URB 
2718可以用于在图形核阵列2714上执行的不同线程之间发送数据。在一些实施例中，URB 
2718可以另外用于共享功能逻辑2720内的固定功能逻辑与图形核阵列上的线程之间的同
步。

[0292] 在一些实施例中，图形核阵列2714是可缩放的，使得所述阵列包括可变数量的图形核，每个具有基于GPE 2710的目标功率和性能级别的可变数量的执行单元。在一个实施
例中，执行资源是动态可缩放的，使得可以根据需要来启用或禁用执行资源。

[0293] 图形核阵列2714与共享功能逻辑2720耦合，所述共享功能逻辑2720包括在图形核阵列中的图形核之间共享的多个资源。共享功能逻辑2720内的共享功能是向图形核阵列
2714提供专门的补充功能的硬件逻辑单元。在各种实施例中，共享功能逻辑2720包括但不
限于采样器2721、数学2722和线程间通信(ITC)2723逻辑。另外，一些实施例实现共享功能
逻辑2720内的一个或多个高速缓存2725。在针对给定的专门的功能的需求不足以包含在图
形核阵列2714内的情况下实现共享功能。替代地，该专门的功能的单个例示被实现为共享
功能逻辑2720中的独立实体并且在图形核阵列2714内的执行资源之间共享。在图形核阵列
2714之间共享并被包括在图形核阵列2714内的一组精确的功能在实施例之间变化。

[0294] 图28是图形处理器2800的另一实施例的框图。图28的具有与本文中的任何其他图的元件相同的参考号(或名称)的元件可以以与在本文中的其他地方描述的方式类似的任
何方式进行操作或起作用，但不限于这样。

[0295] 在一些实施例中，图形处理器2800包括环形互连2802、流水线前端2804、媒体引擎2837、以及图形核2880A‑2880N。在一些实施例中，环形互连2802将图形处理器耦合至其他
处理单元，所述其他处理单元包括其他图形处理器或者一个或多个通用处理器核。在一些
实施例中，图形处理器是集成在多核处理系统内的许多处理器中的一个。

[0296] 在一些实施例中，图形处理器2800经由环形互连2802接收多批命令。传入命令由流水线前端2804中的命令流送器2803来解译。在一些实施例中，图形处理器2800包括用于
经由(多个)图形核2880A‑2880N执行3D几何处理和媒体处理的可缩放的执行逻辑。对于3D
几何处理命令，命令流送器2803将命令供应至几何流水线2836。针对至少一些媒体处理命
令，命令流送器2803将命令供应至视频前端2834，所述视频前端2834与媒体引擎2837耦合。
在一些实施例中，媒体引擎2837包括用于视频和图像后处理的视频质量引擎(VQE)2830以
及用于提供硬件加速的媒体数据编码和解码的多格式编码/解码(MFX)2833引擎。在一些实
施例中，几何流水线2836和媒体引擎2837各自针对由至少一个图形核2880A提供的线程执
行资源生成执行线程。

[0297] 在一些实施例中，图形处理器2800包括以模块化核2880A‑2880N(有时被称为核切片)为特色的可缩放的线程执行资源，所述模块化核2880A‑2880N中的每个具有多个子核
2850A‑550N、2860A‑2860N(有时被称为核子切片)。在一些实施例中，图形处理器2800可以
具有任何数量的图形核2880A至2880N。在一些实施例中，图形处理器2800包括图形核
2880A，所述图形核2880A至少具有第一子核2850A和第二子核2860A。在其他实施例中，图形
处理器是具有单个子核(例如，2850A)的低功率处理器。在一些实施例中，图形处理器2800
包括多个图形核2880A‑2880N，每个包括一组第一子核2850A‑2850N和一组第二子核2860A‑
2860N。该组第一子核2850A‑2850N中的每个子核至少包括第一组执行单元2852A‑2852N和
媒体/纹理采样器2854A‑2854N。该组第二子核2860A‑2860N中的每个子核至少包括第二组
执行单元2862A‑2862N和采样器2864A‑2864N。在一些实施例中，每个子核2850A‑2850N、
2860A‑2860N共享一组共享资源2870A‑2870N。在一些实施例中，所述共享资源包括共享高
速缓冲存储器和像素操作逻辑。其他共享资源也可以被包括在图形处理器的各种实施例
中。

[0298] 附加的示范执行单元

[0299] 图29示出了线程执行逻辑2900，所述线程执行逻辑2900包括在GPE的一些实施例中采用的处理元件的阵列。图29的具有与本文中的任何其他图的元件相同的参考号(或名
称)的元件可以以与在本文中的其他地方描述的方式类似的任何方式进行操作或起作用，
但不限于这样。

[0300] 在一些实施例中，线程执行逻辑2900包括着色器处理器2902、线程分派器2904、指令高速缓存2906、包括多个执行单元2908A‑2908N的可缩放的执行单元阵列、采样器2910、
数据高速缓存2912、以及数据端口2914。在一个实施例中，可缩放的执行单元阵列可以通过
基于工作负荷的计算要求来启用或禁用一个或多个执行单元(例如，执行单元2908A、
2908B、2908C、2908D至2908N‑1和2908N中的任何)来动态地缩放。在一个实施例中，所包括
的部件经由互连结构而互连，所述互连结构链接到部件中的每个部件。在一些实施例中，线
程执行逻辑2900包括通过指令高速缓存2906、数据端口2914、采样器2910、以及执行单元
2908A‑2908N中的一个或多个到存储器(诸如系统存储器或高速缓冲存储器)的一个或多个
连接。在一些实施例中，每个执行单元(例如，2908A)是能够执行多个同时的硬件线程同时
针对每个线程并行地处理多个数据元素的独立可编程通用计算单元。在各种实施例中，执
行单元2908A‑2908N的阵列是可缩放的以包括任何数量的单独执行单元。

[0301] 在一些实施例中，执行单元2908A‑2908N主要用于执行着色器程序。着色器处理器2902可以处理各种着色器程序并且经由线程分派器2904分派与着色器程序相关联的执行
线程。在一个实施例中，线程分派器包括用于对来自图形和媒体流水线的线程发起请求进
行仲裁并且在执行单元2908A‑2908N中的一个或多个执行单元上实例化所请求的线程的逻
辑。例如，几何流水线(例如，图28的2836)可以将顶点、曲面细分或几何着色器分派至线程
执行逻辑2900(图29)以用于处理。在一些实施例中，线程分派器2904还可处理来自执行着
色器程序的运行时线程大量产生请求。

[0302] 在一些实施例中，执行单元2908A‑2908N支持包括对许多标准3D图形着色器指令的本机支持的指令集，使得以最小的转换来执行来自图形库(例如，Direct 3D和OpenGL)的
着色器程序。执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶点着色器)、像素
处理(例如，像素着色器、片段着色器)以及通用处理(例如，计算和媒体着色器)。执行单元
2908A‑2908N中的每个都有多发布单指令多数据(SIMD)执行的能力，并且多线程操作使得
在面对较高等待时间的存储器访问时能实现高效执行环境。每个执行单元内的每个硬件线
程都具有专用的高带宽寄存器堆和关联的独立线程状态。对于有整数、单和双精度浮点操
作、SIMD分支能力、逻辑操作、超越操作和其他杂项操作能力的流水线，执行是每一时钟的
多发布。在等待来自存储器或共享功能中的一个的数据时，执行单元2908A‑2908N内的依赖
逻辑使等待线程休眠，直到所请求的数据已返回。当等待线程正在休眠时，硬件资源可能会
被专门用于处理其他线程。例如，在与顶点着色器操作相关联的延迟期间，执行单元可以执
行像素着色器、片段着色器或包括不同顶点着色器的另一类型的着色器程序的操作。

[0303] 执行单元2908A‑2908N中的每个执行单元对数据元素的阵列进行操作。数据元素的数量是“执行大小”、或用于指令的通道的数量。执行通道是用于数据元素访问、掩蔽和指
令内的流控制的执行的逻辑单元。通道的数量可以与针对特定图形处理器的物理算术逻辑
单元(ALU)或浮点单元(FPU)的数量无关。在一些实施例中，执行单元2908A‑2908N支持整数
和浮点数据类型。

[0304] 执行单元指令集包括SIMD指令。各种数据元素可作为压缩数据类型存储在寄存器中，并且执行单元将基于元素的数据大小来处理各种元素。例如，当对256位宽的向量进行
操作时，该256位的向量被存储在寄存器中并且执行单元按照四个单独的64位压缩数据元
素(四倍字长(QW)大小的数据元素)、八个单独的32位压缩数据元素(双字(DW)大小的数据
元素)、十六个单独的16位压缩数据元素(字(W)大小的数据元素)、或三十二个单独的8位数
据元素(字节(B)大小的数据元素)对该向量进行操作。然而，不同的向量宽度和寄存器大小
是可能的。

[0305] 一个或多个内部指令高速缓存(例如，2906)被包括在线程执行逻辑2900中以高速缓存用于执行单元的线程指令。在一些实施例中，一个或多个数据高速缓存(例如，2912)被
包括用于在线程执行期间高速缓存线程数据。在一些实施例中，采样器2910被包括用于为
3D操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器2910包括专
门的纹理或媒体采样功能，以在向执行单元提供采样数据之前在采样过程期间处理纹理或
媒体数据。

[0306] 在执行期间，图形和媒体流水线经由线程大量产生和分派逻辑向线程执行逻辑2900发送线程发起请求。一旦一组几何对象已经被处理并被光栅化成像素数据，着色器处
理器2902内的像素处理器逻辑(例如，像素着色器逻辑、片段着色器逻辑等)就被调用以进
一步计算输出信息并且使得结果被写入到输出表面(例如，颜色缓冲器、深度缓冲器、模板
印刷缓冲器等)。在一些实施例中，像素着色器或片段着色器计算要跨经光栅化对象来内插
的各种顶点属性的值。在一些实施例中，着色器处理器2902内的像素处理器逻辑然后执行
应用编程接口(API)供应的像素或片段着色器程序。为了执行着色器程序，着色器处理器
2902经由线程分派器2904将线程分派至执行单元(例如，2908A)。在一些实施例中，像素着
色器2902使用采样器2910中的纹理采样逻辑来访问存储器中所存储的纹理映射中的纹理
数据。对纹理数据和输入几何数据的算术操作计算每个几何片段的像素颜色数据，或丢弃
一个或多个像素以免进一步处理。

[0307] 在一些实施例中，数据端口2914提供存储器访问机制，供线程执行逻辑2900将经处理的数据输出至存储器以用于在图形处理器输出流水线上进行处理。在一些实施例中，
数据端口2914包括或耦合至一个或多个高速缓冲存储器(例如，数据高速缓存2912)，以经
由数据端口来高速缓存数据用于存储器访问。

[0308] 图30是示出了根据一些实施例的图形处理器指令格式3000的框图。在一个或多个实施例中，图形处理器执行单元支持具有采用多个格式的指令的指令集。实线块示出了一
般被包括在执行单元指令中的分量，而虚线包括可选的或仅被包括在指令的子集中的分
量。在一些实施例中，所描述和示出的指令格式3000是宏指令，因为它们是供应至执行单元
的指令，与一旦指令被处理由指令解码引起的微操作相反。

[0309] 在一些实施例中，图形处理器执行单元本机地支持采用128位指令格式3010的指令。基于所选指令、指令选项和操作数的数量，64位压缩指令格式3030可用于一些指令。本
机128位指令格式710提供对所有指令选项的访问，而一些选项和操作限制在64位格式3030
中。64位格式3030中可用的本机指令因实施例而不同。在一些实施例中，使用索引字段3013
中的一组索引值将指令部分地压缩。执行单元硬件基于索引值来引用一组压缩表，并使用
压缩表输出来重构采用128位指令格式3010的本机指令。

[0310] 针对每个格式，指令操作码3012定义执行单元要执行的操作。执行单元跨每个操作数的多个数据元素来并行地执行每个指令。例如，响应于添加指令，执行单元跨每个颜色
通道执行同时添加操作，所述每个颜色通道表示纹理元素或图片元素。默认地，执行单元跨
操作数的所有数据通道执行每个指令。在一些实施例中，指令控制字段3014使能控制某些
执行选项，诸如通道选择(例如，预测)以及数据通道排序(例如，拌和)。针对采用128位指令
格式3010的指令，执行大小字段3016限制了将并行执行的数据通道的数量。在一些实施例
中，执行大小字段3016不可用于在64位压缩指令格式3030中使用。

[0311] 一些执行单元指令具有多达三个操作数，包括两个源操作数——src0 3020、src13022和一个目的地3018。在一些实施例中，执行单元支持双目的地指令，其中目的地中
的一个是隐式的。数据操纵指令可以具有第三源操作数(例如，SRC2 3024)，其中指令操作
码3012确定源操作数的数量。指令的最后的源操作数可以是利用所述指令传递的立即(例
如，硬编码)值。

[0312] 在一些实施例中，128位指令格式3010包括访问/寻址模式字段3026，所述访问/寻址模式字段3026指定例如是使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直
接寄存器寻址模式时，直接由指令中的位来提供一个或多个操作数的寄存器地址。

[0313] 在一些实施例中，128位指令格式3010包括访问/寻址模式字段3026，所述访问/寻址模式字段3026指定指令的寻址模式和/或访问模式。在一个实施例中，访问模式用于限定
针对指令的数据访问对齐。一些实施例支持包括16字节对齐的访问模式和1字节对齐的访
问模式的访问模式，其中访问模式的字节对齐确定了指令操作数的访问对齐。例如，当在第
一模式中时，指令可以将字节对齐的寻址用于源操作数和目的地操作数，并且当在第二模
式中时，指令可以将16字节对齐的寻址用于所有源操作数和目的地操作数。

[0314] 在一个实施例中，访问/寻址模式字段3026的寻址模式部分确定指令要使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令中的位直接提供一个或多个操作
数的寄存器地址。当使用间接寄存器寻址模式时，可以基于指令中的地址寄存器值和地址
立即数字段来计算一个或多个操作数的寄存器地址。

[0315] 在一些实施例中，基于操作码3012位字段对指令进行分组以简化操作码解码3040。针对8位操作码，第4、5和6位允许执行单元确定操作码的类型。所示出的精确操作码
分组仅是示范的。在一些实施例中，移动和逻辑操作码组3042包括数据移动和逻辑指令(例
如，移动(mov)、比较(cmp))。在一些实施例中，移动和逻辑组3042共享五个最高有效位
(MSB)，其中移动(mov)指令采用0000xxxxb的形式并且逻辑指令采用0001xxxxb的形式。流
控制指令组3044(例如，调用、跳(jmp))包括采用0010xxxxb(例如，0x20)形式的指令。杂项
指令组3046包括指令的混合，包括采用0011xxxxb(例如，0x30)形式的同步指令(例如，等
待、发送)。并行数学指令组3048包括采用0100xxxxb(例如，0x40)形式的分量方面的算术指
令(例如，加、乘(mul))。并行数学组3048跨数据通道并行地执行算术操作。向量数学组3050
包括采用0101xxxxb(例如，0x50)形式的算术指令(例如，dp4)。向量数学组对向量操作数执
行算术，诸如点积计算。

[0316] 附加的示范图形流水线

[0317] 图31是图形处理器3100的另一实施例的框图。图31的具有与本文中的任何其他图的元件相同的参考号(或名称)的元件可以以与在本文中的其他地方描述的方式类似的任
何方式进行操作或起作用，但不限于这样。

[0318] 在一些实施例中，图形处理器3100包括图形流水线3120、媒体流水线3130、显示引擎3140、线程执行逻辑3150、以及渲染输出流水线3170。在一些实施例中，图形处理器3100
是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器由至(未示出
的)一个或多个控制寄存器的寄存器写入来控制或者经由通过环形互连3102发布到图形处
理器3100的命令来控制。在一些实施例中，环形互连3102将图形处理器3100耦合至其他处
理部件，诸如其他图形处理器或通用处理器。来自环形互连3102的命令由命令流送器3103
来解译，所述命令流送器3103将指令供应到图形流水线3120或媒体流水线3130的单独部
件。

[0319] 在一些实施例中，命令流送器3103引导顶点获取器3105的操作，所述顶点获取器3105从存储器读取顶点数据并执行由命令流送器3103所提供的顶点处理命令。在一些实施
例中，顶点获取器3105将顶点数据提供给顶点着色器3107，所述顶点着色器3107对每个顶
点执行坐标空间变换和光照操作。在一些实施例中，顶点获取器3105和顶点着色器3107通
过经由线程分派器3131向执行单元3152A‑3152B分派执行线程来执行顶点处理指令。

[0320] 在一些实施例中，执行单元3152A‑3152B是具有用于执行图形和媒体操作的指令集的向量处理器的阵列。在一些实施例中，执行单元3152A‑3152B具有附接的L1高速缓存
3151，所述L1高速缓存3151是针对每个阵列特定的或在阵列之间共享。该高速缓存可以被
配置为数据高速缓存、指令高速缓存或单个高速缓存，其被分区以将数据和指令包含在不
同分区中。

[0321] 在一些实施例中，图形流水线3120包括用于执行3D对象的硬件加速的曲面细分的曲面细分部件。在一些实施例中，可编程的外壳着色器811配置曲面细分操作。可编程域着
色器817提供对曲面细分输出的后端评估。曲面细分器3113在外壳着色器3111的方向上进
行操作并且包含专用逻辑，所述专用逻辑用于基于粗糙几何模型来生成一组详细的几何对
象，其被作为输入提供到图形流水线3120。在一些实施例中，如果未使用曲面细分，则可以
绕开曲面细分部件(例如，外壳着色器3111、曲面细分器3113和域着色器3117)。

[0322] 在一些实施例中，完整的几何对象可以由几何着色器3119经由分派给执行单元3152A‑3152B的一个或多个线程来处理，或者可以直接行进至剪辑器3129。在一些实施例
中，几何着色器对整个几何对象而非对如在图形流水线的先前阶段中的顶点或者顶点补丁
进行操作。如果禁用曲面细分，则几何着色器3119从顶点着色器3107接收输入。在一些实施
例中，几何着色器3119可由几何着色器程序编程以在曲面细分单元被禁用时执行几何曲面
细分。

[0323] 在光栅化之前，剪辑器3129处理顶点数据。剪辑器3129可以是固定功能的剪辑器或者具有剪辑和几何着色器功能的可编程剪辑器。在一些实施例中，渲染输出流水线3170
中的光栅化器和深度测试部件3173分派像素着色器以将几何对象转换成其每一像素表示。
在一些实施例中，像素着色器逻辑被包括在线程执行逻辑3150中。在一些实施例中，应用可
以绕开光栅化器和深度测试部件3173并且经由流出单元3123访问未光栅化的顶点数据。

[0324] 图形处理器3100具有互连总线、互连结构或允许数据和消息在该处理器的主要部件之间传递的某个其他互连机构。在一些实施例中，执行单元3152A‑3152B和(多个)相关联
的高速缓存3151、纹理和媒体采样器3154、以及纹理/采样器高速缓存3158经由数据端口
3156进行互连以执行存储器访问并且与处理器的渲染输出流水线部件进行通信。在一些实
施例中，采样器3154、高速缓存3151、3158以及执行单元3152A‑3152B各自具有单独的存储
器访问路径。

[0325] 在一些实施例中，渲染输出流水线3170包含光栅化器和深度测试部件3173，其将基于顶点的对象转换成相关联的基于像素的表示。在一些实施例中，光栅化器逻辑包括用
于执行固定功能三角形和线光栅化的窗口器/掩蔽器单元。相关联的渲染高速缓存3178和
深度高速缓存3179在一些实施例中也是可用的。像素操作部件3177对数据执行基于像素的
操作，然而在一些实例中，与2D操作(例如，利用混合的位块图像传送)相关联的像素操作由
2D引擎3141执行，或者在显示时间由显示控制器3143使用重叠显示平面来代替。在一些实
施例中，共享的L3高速缓存3175可用于所有图形部件，从而允许在无需使用主系统存储器
的情况下共享数据。

[0326] 在一些实施例中，图形处理器媒体流水线3130包括媒体引擎3137和视频前端3134。在一些实施例中，视频前端3134从命令流送器3103接收流水线命令。在一些实施例
中，媒体流水线3130包括单独的命令流送器。在一些实施例中，视频前端3134在将媒体命令
发送至媒体引擎3137之前处理该命令。在一些实施例中，媒体引擎3137包括线程大量产生
功能，以大量产生线程用于经由线程分派器3131分派至线程执行逻辑3150。

[0327] 在一些实施例中，图形处理器3100包括显示引擎3140。在一些实施例中，显示引擎3140在处理器3100外部并且经由环形互连3102或者某个其他互连总线或结构与图形处理
器耦合。在一些实施例中，显示引擎3140包括2D引擎3141和显示控制器3143。在一些实施例
中，显示引擎3140包含能够独立于3D流水线而操作的专用逻辑。在一些实施例中，显示控制
器3143与(未示出的)显示设备耦合，所述显示设备可以是系统集成显示设备(如在膝上型
计算机中)、或者经由显示设备连接器附接的外部显示设备。

[0328] 在一些实施例中，图形流水线3120和媒体流水线3130可配置成基于多个图形和媒体编程接口来执行操作并且并非特定于任一应用编程接口(API)。在一些实施例中，用于图
形处理器的驱动器软件将特定于特定图形或媒体库的API调用转换成可以由图形处理器处
理的命令。在一些实施例中，为都来自Khronos Group的开放图形库(OpenGL)、开放计算语
言(OpenCL)和/或Vulkan图形和计算API提供支持。在一些实施例中，也可以为来自微软公
司的Direct3D库提供支持。在一些实施例中，可以支持这些库的组合。还可以为开源计算机
视觉库(OpenCV)提供支持。如果可以作出从未来的API的流水线到图形处理器的流水线的
映射，则具有兼容的3D流水线的未来的API也将受到支持。

[0329] 图形流水线编程

[0330] 图32A是示出了根据一些实施例的图形处理器命令格式3200的框图。图32B是示出了根据实施例的图形处理器命令序列3210的框图。图32A中的实线块示出了一般被包括在
图形命令中的分量，而虚线包括可选的或者仅被包括在该图形命令的子集中的分量。图32A
的示范图形处理器命令格式3200包括用于标识命令的目标客户端3202、命令操作代码(操
作码)3204、以及命令的相关数据3206的数据字段。一些命令中还包括子操作码3205和命令
大小3208。

[0331] 在一些实施例中，客户端3202指定处理命令数据的图形设备的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段以调节对命令的进一步处
理并将命令数据路由至适当的客户端单元。在一些实施例中，图形处理器客户端单元包括
存储器接口单元、渲染单元、2D单元、3D单元、和媒体单元。每个客户端单元具有对命令进行
处理的对应处理流水线。一旦命令被客户端单元接收到，客户端单元就读取操作码3204以
及子操作码3205(如果存在的话)来确定要执行的操作。客户端单元使用数据字段3206中的
信息来执行命令。针对一些命令，期望显式的命令大小3208来指定命令的大小。在一些实施
例中，命令解析器基于命令操作码来自动地确定命令中的至少一些命令的大小。在一些实
施例中，经由双字的倍数对命令进行对齐。

[0332] 图32B中的流程示出了示范图形处理器命令序列3210。在一些实施例中，以图形处理器的实施例为特色的数据处理系统的软件或固件使用所示出的命令序列的版本来建立、
执行和终止一组图形操作。仅出于示例的目的示出并描述了样本命令序列，因为实施例不
限于这些特定命令或者此命令序列。而且，所述命令可以被作为命令序列中的一批命令来
发布，使得图形处理器将至少部分同时地处理命令的序列。

[0333] 在一些实施例中，图形处理器命令序列3210可以以流水线转储清除命令3212开始，以使得任何活跃的图形流水线完成针对该流水线的当前未决命令。在一些实施例中，3D
流水线3222和媒体流水线3224不同时进行操作。执行流水线转储清除以使得活跃的图形流
水线完成任何未决命令。响应于流水线转储清除，用于图形处理器的命令解析器将暂停命
令处理直到活跃的绘图引擎完成未决操作和相关的读取高速缓存为无效的。可选地，渲染
高速缓存中被标记为‘脏’的任何数据可以被转储清除到存储器。在一些实施例中，流水线
转储清除命令3212可以用于流水线同步或者用在将图形处理器置于低功率状态中之前。

[0334] 在一些实施例中，当命令序列要求图形处理器在流水线之间显式地切换时，使用流水线选择命令3213。在一些实施例中，在发布流水线命令之前在执行上下文内仅需要一
次流水线选择命令3213，除非该上下文要发布针对两个流水线的命令。在一些实施例中，紧
接在经由流水线选择命令3213的流水线切换之前需要流水线转储清除命令3212。

[0335] 在一些实施例中，流水线控制命令3214配置用于操作的图形流水线并且用于对3D流水线3222和媒体流水线3224进行编程。在一些实施例中，流水线控制命令3214为活跃的
流水线配置流水线状态。在一个实施例中，流水线控制命令3214用于流水线同步并且用于
在处理一批命令之前清除来自活跃的流水线内的一个或多个高速缓冲存储器的数据。

[0336] 在一些实施例中，特定于返回缓冲器状态3216的命令用于配置一组返回缓冲器以用于使相应的流水线写入数据。一些流水线操作要求对一个或多个返回缓冲器的分配、选
择或配置，所述操作在处理期间将中间数据写入到所述一个或多个返回缓冲器中。在一些
实施例中，图形处理器还使用一个或多个返回缓冲器来存储输出数据并且执行跨线程通
信。在一些实施例中，返回缓冲器状态3216包括选择要用于一组流水线操作的返回缓冲器
的大小和数量。

[0337] 命令序列中的剩余命令基于用于操作的活跃的流水线而不同。基于流水线确定3220，命令序列适合以3D流水线状态3230开始的3D流水线3222或者在媒体流水线状态3240
下开始的媒体流水线3224。

[0338] 用于配置3D流水线状态3230的命令包括用于顶点缓冲器状态、顶点元素状态、常量颜色状态、深度缓冲器状态、以及要在处理3D图元命令之前配置的其他状态变量的3D状
态设置命令。这些命令的值至少部分地基于使用中的特定3D API来确定。在一些实施例中，
3D流水线状态3230命令还能够选择性地禁用或绕开某些流水线元件，如果将不使用那些元
件的话。

[0339] 在一些实施例中，3D图元3232命令用于提交要由3D流水线处理的3D图元。经由3D图元3232命令传递给图形处理器的命令和相关联的参数被转发到图形流水线中的顶点获
取功能。顶点获取功能使用3D图元3232命令数据来生成顶点数据结构。顶点数据结构被存
储在一个或多个返回缓冲器中。在一些实施例中，3D图元3232命令用于经由顶点着色器对
3D图元执行顶点操作。为了处理顶点着色器，3D流水线3222将着色器执行线程分派到图形
处理器执行单元。

[0340] 在一些实施例中，经由执行3234命令或事件来触发3D流水线3222。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的‘前进(go)’或‘踢
(kick)’命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行以通过图
形流水线来转储清除命令序列。3D流水线将执行针对3D图元的几何处理。一旦操作完成，所
产生的几何对象就被光栅化并且像素引擎对所产生的像素进行着色。针对那些操作，还可
以包括用于控制像素着色和像素后端操作的附加命令。

[0341] 在一些实施例中，当执行媒体操作时，图形处理器命令序列3210跟随媒体流水线3224路径。一般地，针对媒体流水线3224的编程的特定使用和方式取决于要执行的媒体或
计算操作。在媒体解码期间，特定的媒体解码操作可以被卸载到该媒体流水线。在一些实施
例中，还可以绕开该媒体流水线，并且可使用由一个或多个通用处理核提供的资源来整体
地或部分地执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元
(GPGPU)操作的元件，其中图形处理器被用于使用与渲染图形图元不显式相关的计算着色
器程序来执行SIMD向量操作。

[0342] 在一些实施例中，以与3D流水线3222类似的方式对媒体流水线3224进行配置。将用于配置媒体流水线状态3240的一组命令分派或放置到命令队列中，在媒体对象命令3242
之前。在一些实施例中，媒体流水线状态命令3240包括用于配置媒体流水线元件的数据，所
述媒体流水线元件将用于处理媒体对象。这包括用于在媒体流水线内配置视频解码和视频
编码逻辑的数据，诸如编码或解码格式。在一些实施例中，媒体流水线状态命令3240也支持
对指向包含一批状态设置的“间接”状态元素的一个或多个指针的使用。

[0343] 在一些实施例中，媒体对象命令3242将指针供应至媒体对象以用于由媒体流水线进行处理。媒体对象包括存储器缓冲器，所述存储器缓冲器包含要被处理的视频数据。在一
些实施例中，在发布媒体对象命令3242之前，所有的媒体流水线状态必须是有效的。一旦流
水线状态被配置并且媒体对象命令3242被排队，就经由执行命令3244或等同的执行事件
(例如，寄存器写入)来触发媒体流水线3224。然后可以通过由3D流水线3222或媒体流水线
3224提供的操作对来自媒体流水线3224的输出进行后处理。在一些实施例中，以与媒体操
作类似的方式来配置和执行GPGPU操作。

[0344] 图形软件架构

[0345] 图33示出了根据一些实施例的数据处理系统3300的示范图形软件架构。在一些实施例中，软件架构包括3D图形应用3310、操作系统3320、以及至少一个处理器3330。在一些
实施例中，处理器3330包括图形处理器3332以及一个或多个通用处理器核3334。图形应用
3310和操作系统3320各自在数据处理系统的系统存储器3350中执行。

[0346] 在一些实施例中，3D图形应用3310包含包括着色器指令3312的一个或多个着色器程序。着色器语言指令可以采用高级着色器语言，诸如高级着色器语言(HLSL)或OpenGL着
色器语言(GLSL)。应用还包括用适合于由通用处理器核3334执行的机器语言的可执行指令
3314。应用还包括由顶点数据限定的图形对象3316。

[0347] 在一些实施例中，操作系统3320是来自微软公司的 操作系统、专有的类似UNIX的操作系统、或使用Linux内核的变体的开源的类似UNIX的操作系统。
操作系统3320可以支持图形API 3322，诸如Direct3D API、OpenGL API或Vulkan API。当
Direct3D API在使用中时，操作系统3320使用前端着色器编译器3324将用HLSL的任何着色
器指令3312编译成较低级的着色器语言。所述编译可以是即时(JIT)编译，或者所述应用可
以执行着色器预编译。在一些实施例中，在3D图形应用3310的编译期间，将高级着色器编译
成低级着色器。在一些实施例中，以中间形式提供着色器指令3312，诸如由Vulkan API使用
的标准便携式中间表示(SPIR)的版本。

[0348] 在一些实施例中，用户模式图形驱动器3326包含后端着色器编译器3327，用于将着色器指令3312转换成硬件特定的表示。当OpenGL API在使用中时，将用GLSL高级语言的
着色器指令3312传递至用户模式图形驱动器3326以用于编译。在一些实施例中，用户模式
图形驱动器3326使用操作系统内核模式功能3328来与内核模式图形驱动器3329进行通信。
在一些实施例中，内核模式图形驱动器3329与图形处理器3332进行通信以分派命令和指
令。

[0349] IP核实现

[0350] 至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性代码来实现，所述机器可读介质表示和/或限定诸如处理器之类的集成电路内的逻辑。例如，机
器可读介质可以包括表示处理器内的各种逻辑的指令。当由机器读取时，所述指令可以使
机器制造用于执行本文中所描述的技术的逻辑。此类表示(称为“IP核”)是用于集成电路的
逻辑的可重复使用单元，其可以被作为描述集成电路的结构的硬件模型而存储在有形、机
器可读介质上。可以将硬件模型供应至在制造集成电路的制造机器上加载硬件模型的各种
消费者或制造设施。可以制造集成电路，使得该电路执行与本文中所描述的实施例中的任
何实施例相关联地描述的操作。

[0351] 图34是示出了根据实施例的可以用于制造集成电路以执行操作的IP核开发系统3400的框图。IP核开发系统3400可以用于生成可以结合到更大的设计中或用于构建整个集
成电路(例如，SOC集成电路)的模块化、可重复使用的设计。设计设施3430可以用高级编程
语言(例如，C/C++)生成IP核设计的软件仿真3410。软件仿真3410可用于使用仿真模型3412
来设计、测试和验证IP核的行为。仿真模型3412可以包括功能、行为和/或时序仿真。然后可
以从仿真模型3412创建或合成寄存器传输级(RTL)设计3415。RTL设计3415是对硬件寄存器
之间的数字信号的流动进行建模的集成电路的行为的抽象，其包括使用建模的数字信号执
行的相关联逻辑。除了RTL设计3415之外，还可以创建、设计或合成逻辑级别或晶体管级别
处的较低级别设计。因此，初始设计和仿真的特定细节可能变化。

[0352] 可以由设计设施将RTL设计3415或等同方案进一步合成为硬件模型3420，所述硬件模型3420可以用硬件描述语言(HDL)或物理设计数据的某种其他表示。可以进一步仿真
或测试HDL以验证IP核设计。可使用非易失性存储器3440(例如，硬盘、闪存、或任何非易失
性存储介质)来存储IP核设计以用于递送至第3方制造设施3465。替代地，可以通过有线连
接3450或无线连接3460来(例如，经由互联网)传输IP核设计。制造设施3465然后可以制造
至少部分地基于IP核设计的集成电路。所制造的集成电路可配置成执行依照本文中所描述
的至少一个实施例的操作。

[0353] 示范片上系统集成电路

[0354] 图35‑37示出了根据本文中所描述的各种实施例的可以使用一个或多个IP核来制造的示范集成电路和相关联的图形处理器。除了所示出的事物之外，还可以包括其他逻辑
和电路，包括附加的图形处理器/核、外围接口控制器或通用处理器核。

[0355] 图35是示出了根据实施例的可以使用一个或多个IP核来制造的示范片上系统集成电路3500的框图。示范集成电路3500包括一个或多个应用处理器3505(例如，CPU)、至少
一个图形处理器3510，并且另外可以包括图像处理器3515和/或视频处理器3520，其中的任
何都可以是来自相同或多个不同设计设施的模块化IP核。集成电路3500包括外围或总线逻
2 2
辑，其包括USB控制器3525、UART控制器3530、SPI/SDIO控制器3535和IS/IC控制器3540。另
外，集成电路可以包括显示设备3545，所述显示设备3545耦合至高清晰度多媒体接口
(HDMI)控制器3550和移动行业处理器接口(MIPI)显示界面3555中的一个或多个。可以由包
括闪存和闪存控制器的闪存子系统3560来提供存储。可以经由存储器控制器3565来提供存
储器接口以用于对SDRAM或SRAM存储器设备的访问。一些集成电路附加地包括嵌入式安全
引擎3570。

[0356] 图36是示出了根据实施例的可以使用一个或多个IP核来制造的片上系统集成电路的示范图形处理器3610的框图。图形处理器3610可以是图36的图形处理器3610的变体。
图形处理器3610包括顶点处理器3605和一个或多个片段处理器3615A‑3615N(例如，3615A、
3615B、3615C、3615D至3615N‑1和3615N)。图形处理器3610可以经由单独的逻辑执行不同的
着色器程序，使得顶点处理器3605被优化以执行用于顶点着色器程序的操作，而所述一个
或多个片段处理器3615A‑3615N执行用于片段或像素着色器程序的片段(例如，像素)着色
操作。顶点处理器3605执行3D图形流水线的顶点处理阶段并生成图元和顶点数据。(多个)
片段处理器3615A‑3615N使用由顶点处理器3605生成的图元和顶点数据来产生显示在显示
设备上的帧缓冲器。在一个实施例中，(多个)片段处理器3615A‑3615N被优化以执行如在
OpenGL API中提供的片段着色器程序，所述片段着色器程序可以用于执行与如在Direct 
3D API中提供的像素着色器程序类似的操作。

[0357] 图形处理器3610附加地包括一个或多个存储器管理单元(MMU)3620A‑3620B、(多个)高速缓存3625A‑3625B和(多个)电路互连3630A‑3630B。所述一个或多个MMU 3620A‑
3620B为集成电路3610，包括为顶点处理器3605和/或(多个)片段处理器3615A‑3615N，提供
虚拟到物理地址映射，所述虚拟到物理地址映射除了存储在所述一个或多个高速缓存
3625A‑3625B中的顶点或图像/纹理数据之外还可以引用存储在存储器中的顶点或图像/纹
理数据。在一个实施例中，所述一个或多个MMU3625A‑3625B可以与系统内的其他MMU同步，
所述其他MMU包括与图36的所述一个或多个应用处理器3605、图像处理器3615和/或视频处
理器3620相关联的一个或多个MMU，使得每个处理器3605‑3620可以参与共享或统一的虚拟
存储器系统。根据实施例，所述一个或多个电路互连3630A‑3630B使得图形处理器3610能够
经由SoC的内部总线或经由直接连接与SoC内的其他IP核对接。

[0358] 图37是示出了根据实施例的可以使用一个或多个IP核来制造的片上系统集成电路的附加示范图形处理器3710的框图。图形处理器3710可以是图35的图形处理器3510的变
体。图形处理器3710包括图35的集成电路3500的所述一个或多个MMU3520A‑3520B、高速缓
存3525A‑3525B和电路互连3530A‑3530B。

[0359] 图形处理器3710包括一个或多个着色器核3715A‑3715N(例如，3715A、3715B、3715C、3715D、3715E、3715F至3715N‑1和3715N)，它们提供统一的着色器核架构，其中单个
核或类型或核可以执行所有类型的可编程着色器代码，所述可编程着色器代码包括用于实
现顶点着色器、片段着色器和/或计算着色器的着色器程序代码。存在的着色器核的确切数
量可以在实施例和实现之中变化。另外，图形处理器3710包括核间任务管理器3705，所述核
间任务管理器3705充当用于将执行线程分派给一个或多个着色器核3715A‑3715N的线程分
派器，以及用于使分块操作加速以用于进行基于图块的渲染的分块单元3718，其中针对场
景的渲染操作在图像空间中被细分，例如用于利用场景内的局部空间相干性或用于优化对
内部高速缓存的使用。

[0360] 本发明还公开了一组技术方案，如下：

[0361] 1.一种机器学习硬件加速器，包括：

[0362] 具有在整数数据路径和浮点数据路径之间共享的加法器和乘法器的计算单元，所述乘法器配置成在浮点操作期间门控输入操作数的高位，以使能基于第一操作数和第二操
作数的尾数乘积的计算。

[0363] 2.如技术方案1所述的机器学习硬件加速器，所述计算单元具有模式输入以在整数操作和浮点操作之间切换所述计算单元。

[0364] 3.如技术方案2所述的机器学习硬件加速器，所述计算单元包括指数单元和尾数单元，其中所述指数单元和所述尾数单元包括在所述浮点数据路径和所述整数数据路径
中。

[0365] 4.如技术方案3所述的机器学习硬件加速器，其中所述模式输入要使开关能够将的第一操作数和第二操作数的指数和符号提供到所述指数单元以在浮点操作期间处理。

[0366] 5.如技术方案4所述的机器学习硬件加速器，其中所述指数单元包括增量器以在整数操作期间递增由所述加法器输出的和的高位。

[0367] 6.如技术方案1所述的机器学习硬件加速器，所述计算单元可配置成在第一周期期间输出整数结果并在第二周期期间输出浮点结果。

[0368] 7.如技术方案1所述的机器学习硬件加速器，所述计算单元的所述乘法器在融合乘法累加操作的第一阶段期间执行乘法操作，并且在融合乘法累加操作的第二阶段期间执
行加法操作。

[0369] 8.如技术方案7所述的机器学习硬件加速器，所述融合乘法累加操作的所述第一阶段要在第一时钟周期期间执行，所述融合乘法累加操作的所述第二阶段要在第二时钟周
期期间执行，以及所述计算单元要在所述第一时钟周期和所述第二时钟周期的每个期间输
出结果。

[0370] 9.如技术方案8所述的机器学习硬件加速器，所述计算单元用来在所述第一时钟周期期间输出所述第二阶段的结果。

[0371] 10.如技术方案9所述的机器学习硬件加速器，所述计算单元用来以具有22位尾数的非IEEE格式存储中间浮点数据。

[0372] 11.一种加速机器学习操作的方法，所述方法包括：

[0373] 获取并解码单个指令以对操作数集合执行组合的乘法和加法操作；

[0374] 发布所述单个指令以用于由动态可配置计算单元的执行；

[0375] 配置所述计算单元的一个或多个逻辑单元来以所述操作数集合的数据类型和所述精度执行操作；以及

[0376] 在所述动态可配置计算单元处执行所述单个指令的至少一部分以基于所述乘法和加法操作来生成和输出。

[0377] 12.如技术方案11所述的方法，其中，所述组合乘法和加法操作是融合乘‑加或融合乘‑累加操作。

[0378] 13.如技术方案11所述的方法，附加地包括经由机器学习加速器单元执行所述单个指令的至少一部分。

[0379] 14.如技术方案13所述的方法，其中，执行所述单个指令的至少一部分包括：将具有第一精度的中间值量化成低于所述第一精度的第二精度，所述量化包括随机地舍入所述
中间数据的小数部分。

[0380] 15.如技术方案14所述的方法，附加地包括基于与所述中间数据关联的概率分布随机地舍入所述中间数据的所述小数部分。

[0381] 16.一种数据处理系统，包括：

[0382] 非暂时性机器可读介质，用来存储指令以用于由所述数据处理系统的一个或多个处理器的执行；以及

[0383] 包括机器学习硬件加速器和动态精度计算单元的通用图形处理单元，所述机器学习硬件加速器包括用来响应于单个指令执行多个机器学习计算操作的硬件逻辑。

[0384] 17.如技术方案16所述的数据处理系统，所述动态精度计算单元包括计算逻辑，所述计算逻辑具有在整数数据路径和浮点数据路径之间共享的加法器和乘法器，所述计算逻
辑可配置成生成以非标准格式编码的浮点数据。

[0385] 18.如技术方案17所述的数据处理系统，其中，响应于单个指令所述多个机器学习计算操作包括用来执行融合乘‑加操作的第一操作和用来将激活函数应用于所述融合乘‑
加操作的输出的第二操作。

[0386] 19.如技术方案18所述的数据处理系统，其中所述激活函数是S形函数。

[0387] 20.如技术方案18所述的数据处理系统，所述机器学习硬件加速器包括随机量化单元以在所述多个机器学习计算操作期间在神经网络数据的量化期间执行随机舍入。

[0388] 本文描述的实施例提供了逻辑单元，其包括用于乘‑加(例如a*b+c)和乘‑累加(例如c＝c+a*b)操作两者的合并的整数/浮点数据路径。在一个实施例中，用于加法操作的加
数基于之前操作的累加。在一个实施例中，逻辑单元的整数数据路径合并到具有与乘法操
作并行的加数对齐操作的浮点数据路径中。在一个实施例中，整数数据路径合并成在乘法
操作之后具有加数对齐操作的浮点数据路径。本文描述的乘‑加和乘‑累加数据路径可以是
单周期或多周期的。

[0389] 在一个实施例中，在双周期浮点乘‑累加期间，逻辑单元不比较在第二阶段(例如，加法器阶段)的开始的尾数。相反，逻辑单元基于来自第二阶段的累加器指数和第一阶段期
间计算的乘法器输出预计算较大(或较小)的尾数。

[0390] 在一个实施例中，累加器或加数尾数位宽大于乘法器输入的尾数位宽。在一个实施例中，整数操作映射到浮点单元上。除了浮点单元的尾数电路之外，整数操作中的一些也
映射到现有的指数电路上。在一个实施例中，本文描述的逻辑单元包括在浮点和整数操作
之间共享并且用于执行浮点和整数操作两者的乘法器单元和加法器单元。

[0391] 下面条款和/或示例涉及特定实施例或其示例。示例中的特定细节可用在一个或多个实施例中的任何地方。不同实施例或示例的各种特征可按各种方式与所包括的一些特
征和所排除的其他特征组合，以适用各种各样的不同的应用。示例可包括主题，诸如方法、
用于执行方法的动作的部件、包括指令的至少一个机器可读介质，所述指令当由机器执行
时，使机器执行根据本文描述的实施例和示例的方法或设备或系统的动作。各种部件可以
是用于执行描述的操作或功能的部件。

[0392] 一个实施例提供了一种机器学习硬件加速器，其包括计算单元，所述计算单元具有在整数数据路径和浮点数据路径之间共享的加法器和乘法器，到乘法器的输入操作数的
高位要在浮点操作期间被门控。在一个实施例中，加法器和乘法器可配置成执行浮点操作
和整数操作。在一个实施例中，计算单元要经由乘法器和加法器执行乘‑加操作。在一个实
施例中，计算单元接受至少两个输入操作数。一个实施例提供计算单元以使用双输入操作
数和累加值来执行乘‑累加操作。一个实施例提供计算单元以使用三个输入操作数来执行
乘‑加操作。在一个实施例中，计算单元要在单周期内执行乘‑累加操作或乘‑加操作。在一
个实施例中，计算单元要执行双周期乘‑加操作或双周期乘‑累加操作。在一个实施例中，计
算单元内的乘法器要在第一周期期间产生输出，并且加法器要在第二周期期间产生输出。
在一个实施例中，计算单元要执行双周期乘‑累加操作，其中第一周期与第一逻辑阶段关
联，第二周期与第二逻辑阶段关联，并且计算单元包括指数单元以经由第二阶段的之前周
期的累加输出和来自第一阶段的乘法器输出预计算第二阶段的较大尾数和对齐移位。

[0393] 在一个实施例中，整数数据路径合并到具有与乘法操作并行的加数对齐操作的浮点数据路径中。在一个实施例中，整数数据路径在乘法操作之后被合并到具有加数对齐操
作的浮点数据路径中。计算单元可以具有模式输入以在整数操作和浮点操作之间切换计算
单元。在一个实施例中，计算单元可配置用于8.8固定点输入和16.0固定点输出。

[0394] 一个实施例提供了一种数据处理系统，所述数据处理系统包括非暂时性机器可读介质以存储用于由数据处理系统的一个或多个处理器执行的指令；以及包括机器学习硬件
加速器和动态精度计算单元的通用图形处理单元，所述机器学习硬件加速器包括硬件逻辑
以响应于单个指令执行多个机器学习计算操作。在一个实施例中，动态精度计算单元在整
数操作和浮点操作之间可切换。在一个实施例中，动态精度计算单元包括共享乘法器和加
法器的整数数据路径和浮点数据路径，其中乘法器要对整数数据路径和浮点数据路径执行
乘法操作。在一个实施例中，浮点数据路径包括与乘法操作并行执行的加数对齐操作。在一
个实施例中，浮点数据路径包括在乘法操作之后执行的加数对齐操作。在一个实施例中，动
态精度计算单元配置用于单周期融合乘‑加操作或双周期融合乘‑累加操作。

[0395] 一个实施例提供了一种加速机器学习操作的方法，所述方法包括获取并解码单个指令以对操作数集合执行组合的乘法和加法操作；发布用于由动态可配置计算单元执行的
单个指令；配置所述计算单元的一个或多个逻辑单元来以所述操作数集合的精度和数据类
型执行操作；以及在动态可配置计算单元处执行单个指令的至少一部分以基于乘法和加法
操作来生成和输出。

[0396] 本文描述的实施例指配置成执行某些操作或具有预定功能性的硬件(例如专用集成电路(ASIC))的特定配置。此类电子设备通常包括耦合到一个或多个其他部件的一个或
多个处理器的集合，诸如一个或多个存储设备(非暂时性机器可读存储媒体)、用户输入/输
出设备(例如键盘、触摸屏和/或显示器)和网络连接。处理器集合和它其他部件的耦合通常
通过一个或多个总线和桥(也称为总线控制器)。携带网络业务的存储设备和信号分别表示
一个或多个机器可读存储媒体和机器可读通信媒体。因此，给定电子设备的存储设备通常
存储用于在该电子设备的一个或多个处理器的集合上存储用于执行的代码和/或数据。

[0397] 当然，实施例的一个或多个部分可以使用软件、固件和/或硬件的不同组合来实现。遍及本详细描述，出于解释的目的，阐述了众多特定细节以便提供对本发明的透彻理
解。然而，将对本领域技术人员显而易见的是，可以在没有这些特定细节中的一些的情况下
实践实施例。在某些实例中，没有以详尽细节描述众所周知的结构和功能以避免模糊实施
例的发明主题。相应地，本发明的范围和精神应该根据跟着的权利要求来判断。