像素驱动电路及其驱动方法、阵列基板及显示装置

摘要

本公开实施例提供一种像素驱动电路及其驱动方法、阵列基板和显示装置，应用于显示技术领域，能够解决不同亚像素的发光器件之间电流横向传输引起的显示异常问题。像素驱动电路包括主驱动模块和漏电抑制子电路。主驱动模块与第一电压信号端、栅扫描信号端、发光扫描信号端、数据信号端和第一节点耦接，第一节点还与发光器件耦接，主驱动模块被配置为响应于栅扫描信号，根据第一电压信号和数据信号生成补偿信号并存储，及响应于发光扫描信号，驱动发光器件发光。漏电抑制子电路与第一电压信号端、漏电控制信号端和第一节点耦接，漏电抑制子电路被配置为在漏电控制信号的控制下，写入第一电压信号。上述像素驱动电路用于显示装置中驱动发光器件发光。

权利要求

1.一种像素驱动电路，其特征在于，所述像素驱动电路包括：主驱动模块和漏电抑制子电路；其中，

所述主驱动模块与第一电压信号端、栅扫描信号端、发光扫描信号端、数据信号端以及第一节点耦接；所述第一节点与发光器件耦接；所述主驱动模块被配置为，响应于在所述栅扫描信号端处接收的栅扫描信号，根据在所述第一电压信号端处接收的第一电压信号和在所述数据信号端处接收的数据信号，生成补偿信号，并存储所述补偿信号；以及，响应于在所述发光扫描信号端处接收的发光扫描信号，根据所存储的补偿信号，驱动所述发光器件发光；

所述漏电抑制子电路与所述第一电压信号端、漏电控制信号端以及所述第一节点耦接；所述漏电抑制子电路被配置为，在所述像素驱动电路所在的亚像素行被打开，且所述像素驱动电路的主驱动模块未存储补偿信号的情况下，响应于在所述漏电控制信号端处接收的漏电控制信号，写入所述第一电压信号，以降低所述第一节点的电压，减小流经所述发光器件的漏电流；

所述漏电抑制子电路包括第一薄膜晶体管和第一电容器；

所述第一薄膜晶体管的控制极与所述漏电控制信号端耦接，所述第一薄膜晶体管的第一极与所述第一电容器的第一端耦接，所述第一薄膜晶体管的第二极与所述第一节点耦接；

所述第一电容器的第二端与所述第一电压信号端耦接。

2.根据权利要求1所述的像素驱动电路，其特征在于，所述主驱动模块包括：输入子电路、驱动子电路、储能子电路、第一发光控制子电路和第二发光控制子电路；

所述输入子电路与所述栅扫描信号端、所述数据信号端以及第二节点耦接；所述输入子电路被配置为，在所述栅扫描信号的控制下，将所述数据信号传输至所述第二节点；

所述驱动子电路与所述第二节点、第三节点以及所述储能子电路耦接；所述驱动子电路被配置为，根据来自所述第二节点的数据信号生成补偿信号，并将所述补偿信号传输至所述第三节点；以及，在所述储能子电路的控制下打开；

所述储能子电路还与所述栅扫描信号端、所述第三节点以及所述第一电压信号端耦接；所述储能子电路被配置为，在所述栅扫描信号的控制下，根据所述第一电压信号，存储来自所述第三节点的补偿信号；

所述第一发光控制子电路与发光扫描信号端、所述第一电压信号端以及所述第二节点耦接；所述第二发光控制子电路与所述发光扫描信号端、所述第一节点以及所述第三节点耦接；所述第一发光控制子电路和所述第二发光控制子电路被配置为，响应于在所述发光扫描信号端处接收的发光扫描信号而打开，与打开的驱动子电路配合，在所述第一电压信号端与所述发光器件之间形成通路，驱动所述发光器件发光。

3.根据权利要求2所述的像素驱动电路，其特征在于，所述输入子电路包括第二薄膜晶体管；所述第二薄膜晶体管的控制极与所述栅扫描信号端耦接，所述第二薄膜晶体管的第一极与所述数据信号端耦接，所述第二薄膜晶体管的第二极与所述第二节点耦接；

所述驱动子电路包括第三薄膜晶体管；所述第三薄膜晶体管的控制极与所述储能子电路耦接，所述第三薄膜晶体管的第一极与所述第二节点耦接，所述第三薄膜晶体管的第二极与所述第三节点耦接；

所述储能子电路包括第四薄膜晶体管和第二电容器；所述第四薄膜晶体管的控制极与所述栅扫描信号端耦接，所述第四薄膜晶体管的第一极与所述第三节点耦接，所述第四薄膜晶体管的第二极与所述第二电容器的第一端耦接；所述第二电容器的第二端与所述第一电压信号端耦接；

所述第一发光控制子电路包括第五薄膜晶体管；所述第五薄膜晶体管的控制极与所述发光扫描信号端耦接，所述第五薄膜晶体管的第一极与所述第一电压信号端耦接，所述第五薄膜晶体管的第二极与所述第二节点耦接；

所述第二发光控制子电路包括第六薄膜晶体管，所述第六薄膜晶体管的控制极与所述发光扫描信号端耦接，所述第六薄膜晶体管的第一极与所述第三节点耦接，所述第六薄膜晶体管的第二极与所述发光器件耦接。

4.根据权利要求2所述的像素驱动电路，其特征在于，所述主驱动模块还包括：初始化子电路；

所述初始化子电路与第一复位信号端、第二复位信号端、初始化信号端、第一节点以及所述储能子电路耦接；

所述初始化子电路被配置为，响应于在所述第一复位信号端处接收的第一复位信号，将在所述初始化信号端处接收的初始化信号传输至所述储能子电路，以对所述储能子电路进行初始化；以及，响应于在所述第二复位信号端处接收的第二复位信号，将所述初始化信号传输至所述第一节点，以对所述第一节点的电压进行初始化。

5.根据权利要求4所述的像素驱动电路，其特征在于，所述初始化子电路包括第七薄膜晶体管和第八薄膜晶体管；

所述第七薄膜晶体管的控制极与所述第一复位信号端耦接，所述第七薄膜晶体管的第一极与所述初始化信号端耦接，所述第七薄膜晶体管的第二极与所述储能子电路耦接；

所述第八薄膜晶体管的控制极与所述第二复位信号端耦接，所述第八薄膜晶体管的第一极与所述初始化信号端耦接，所述第八薄膜晶体管的第二极与所述第一节点耦接。

6.一种应用于如权利要求1～5中任一项所述的像素驱动电路的驱动方法，其特征在于，所述驱动方法包括：

一个帧周期包括信号写入阶段和发光阶段；

在所述信号写入阶段：

在栅扫描信号端提供的栅扫描信号的控制下，像素驱动电路的主驱动模块根据在第一电压信号端处接收的第一电压信号和在数据信号端处接收的数据信号，生成补偿信号，并存储所述补偿信号；

在所述发光阶段：

在发光扫描信号端提供的发光扫描信号的控制下，所述主驱动模块根据所存储的补偿信号驱动发光器件发光；

在所述像素驱动电路所在的亚像素行被打开，且所述像素驱动电路的主驱动模块未存储补偿信号的情况下，在漏电控制信号端提供的漏电控制信号的控制下，所述像素驱动电路的漏电抑制子电路写入所述第一电压信号，以降低第一节点的电压，减小流经所述发光器件的漏电流。

7.根据权利要求6所述的驱动方法，其特征在于，一个帧周期还包括在所述信号写入阶段之前的初始化阶段；

在所述主驱动模块包括输入子电路、驱动子电路、储能子电路、第一发光控制子电路和第二发光控制子电路和初始化子电路，所述第二发光控制子电路、所述漏电抑制子电路、所述初始化子电路和所述发光器件均与第一节点耦接，所述输入子电路、所述驱动子电路和所述第一发光控制子电路均与第二节点耦接，所述驱动子电路、所述储能子电路和所述第二发光控制子电路均与第三节点耦接的情况下，在所述初始化阶段：

在第一复位信号端所提供的第一复位信号的控制下，所述初始化子电路将初始化信号传输至所述储能子电路，以对所述储能子电路进行初始化；

在所述信号写入阶段：

在第二复位信号端所提供的第二复位信号的控制下，所述初始化子电路将接收到的初始化信号传输至第一节点，以对所述发光器件进行初始化；

在所述栅扫描信号的控制下，所述输入子电路将所述数据信号传输至所述第二节点；

所述驱动子电路根据传输至所述第二节点的数据信号生成补偿信号，并将所述补偿信号传输至第三节点；

在所述栅扫描信号的控制下，所述储能子电路根据所述第一电压信号，存储传输至所述第三节点的补偿信号；

在所述发光阶段：

在所述发光扫描信号的控制下，所述第一发光控制子电路将所述第一电压信号传输至所述第二节点；

所述储能子电路根据所述补偿信号，控制所述驱动子电路打开；所述驱动子电路将传输至所述第二节点的第一电压信号传输至第三节点；

在所述发光扫描信号的控制下，所述第二发光控制子电路将传输至所述第三节点的第一电压信号传输至所述发光器件，以驱动所述发光器件发光。

8.一种阵列基板，其特征在于，所述阵列基板包括多个如权利要求1～5中任一项所述的像素驱动电路，所述像素驱动电路包括多个薄膜晶体管；

所述阵列基板包括：

衬底基板；

设置于所述衬底基板一侧的有源层；

依次设置于所述有源层远离所述衬底基板一侧的第一栅导电层、第二栅导电层以及源漏导电层；

其中，所述第一栅导电层包括用于传输漏电控制信号的漏电控制信号线；

所述源漏导电层包括用于传输第一电压信号的第一电压信号线；

所述像素驱动电路的漏电抑制子电路包括第一薄膜晶体管和第一电容器；

所述第一薄膜晶体管包括：位于所述有源层的沟道部分、源极部分和漏极部分，以及位于所述第一栅导电层的栅极；所述栅极与所述漏电控制信号线耦接；

所述第一电容器包括：位于所述第一栅导电层的第一极板，以及位于所述第二栅导电层的第二极板；所述第一极板通过过孔与所述源极部分或所述漏极部分耦接，所述第二极板通过过孔与所述第一电压信号线耦接。

9.一种显示装置，其特征在于，所述显示装置包括如权利要求8所述的阵列基板。

说明书

像素驱动电路及其驱动方法、阵列基板及显示装置

技术领域

[0001] 本公开涉及显示技术领域，尤其涉及一种像素驱动电路及其驱动方法、阵列基板以及显示装置。

背景技术

[0002] 有机发光二极管(Organic Light‑Emitting Diode，简称OLED)显示装置具有自发光、广视角、对比度高、响应速度快、耗电低、超轻薄等特点，得到了广泛应用。

[0003] 在OLED显示装置中，OLED发光器件包括阳极、阴极、以及位于阳极与阴极之间的发光功能层，发光功能层包括发光层，发光功能层还可包括空穴注入层、空穴传输层、电子传
输层和电子注入层等膜层中的一层或多层。

[0004] OLED显示装置显示画面时，一些不需要发光的OLED发光器件中会存在漏电流，从而造成显示异常。

发明内容

[0005] 本公开的实施例提供一种像素驱动电路及其驱动方法、阵列基板和显示装置，可以解决不同亚像素的发光器件之间电流横向传输引起的显示异常问题。

[0006] 为了达到上述目的，本公开的实施例采用如下技术方案：

[0007] 第一方面，提供一种像素驱动电路，该像素驱动电路包括：主驱动模块和漏电抑制子电路。其中，主驱动模块与第一电压信号端、栅扫描信号端、发光扫描信号端、数据信号端
以及第一节点耦接；第一节点还与发光器件耦接。主驱动模块被配置为，响应于在栅扫描信
号端处接收的栅扫描信号，根据在第一电压信号端处接收的第一电压信号和在数据信号端
处接收的数据信号，生成补偿信号，并存储补偿信号；以及，响应于在发光扫描信号端处接
收的发光扫描信号，根据所存储的补偿信号驱动发光器件发光。

[0008] 漏电抑制子电路与第一电压信号端、漏电控制信号端以及第一节点耦接。漏电抑制子电路被配置为，在像素驱动电路所在的亚像素行被打开，且像素驱动电路的主驱动模
块未存储补偿信号的情况下，响应于在漏电控制信号端处接收的漏电控制信号，写入第一
电压信号，以降低第一节点的电压，减小流经所述发光器件的漏电流。

[0009] 本公开实施例所提供的像素驱动电路中，在像素驱动电路所在亚像素行被打开，且像素驱动电路的主驱动模块未存储补偿信号的情况下，说明该像素驱动电路所驱动的发
光器件是该行亚像素中不需要被点亮的发光器件。由于该行亚像素中存在被点亮的发光器
件，被点亮的发光器件与上述不需要被点亮的发光器件之间会存在沿着空穴传输层等公共
膜层横向传输的电流，导致上述不需要被点亮的发光器件所耦接的第一节点的电压被抬
升，从而该发光器件内产生漏电流。通过在像素驱动电路中设置漏电抑制子电路，使漏电抑
制子电路与第一节点耦接，第一节点与发光器件耦接，漏电抑制子电路能够在漏电控制信
号的控制下，写入第一电压信号，从而使得第一节点的电压降低，因此减小了流经该不需要
被点亮的发光器件的漏电流，从而改善了由电流横向传输引起的显示异常问题。

[0010] 在一些实施例中，漏电抑制子电路包括第一薄膜晶体管和第一电容器。第一薄膜晶体管的控制极与漏电控制信号端耦接，第一薄膜晶体管的第一极与第一电容器的第一端
耦接，第一薄膜晶体管的第二极与第一节点耦接；第一电容器的第二端与第一电压信号端
耦接。

[0011] 在一些实施例中，主驱动模块包括：输入子电路、驱动子电路、储能子电路、第一发光控制子电路和第二发光控制子电路。

[0012] 输入子电路与栅扫描信号端、数据信号端以及第二节点耦接。输入子电路被配置为，在栅扫描信号的控制下，将数据信号传输至第二节点。

[0013] 驱动子电路与第二节点、第三节点以及储能子电路耦接。驱动子电路被配置为，根据来自第二节点的数据信号生成补偿信号，并将补偿信号传输至第三节点；以及，在储能子
电路的控制下打开。

[0014] 储能子电路还与栅扫描信号端、第三节点以及第一电压信号端耦接。储能子电路被配置为，在栅扫描信号的控制下，根据第一电压信号，存储来自第三节点的补偿信号。

[0015] 第一发光控制子电路与发光扫描信号端、第一电压信号端以及第二节点耦接。第二发光控制子电路与发光扫描信号端、第一节点以及第三节点耦接。第一发光控制子电路
和第二发光控制子电路被配置为，响应于在发光扫描信号端处接收的发光扫描信号而打
开，与打开的驱动子电路配合，在第一电压信号端与发光器件之间形成通路，驱动发光器件
发光。

[0016] 在一些实施例中，输入子电路包括第二薄膜晶体管，第二薄膜晶体管的控制极与栅扫描信号端耦接，第二薄膜晶体管的第一极与数据信号端耦接，第二薄膜晶体管的第二
极与第二节点耦接。

[0017] 驱动子电路包括第三薄膜晶体管，第三薄膜晶体管的控制极与储能子电路耦接，第三薄膜晶体管的第一极与第二节点耦接，第三薄膜晶体管的第二极与第三节点耦接。

[0018] 储能子电路包括第四薄膜晶体管和第二电容器，第四薄膜晶体管的控制极与栅扫描信号端耦接，第四薄膜晶体管的第一极与第三节点耦接，第四薄膜晶体管的第二极与第
二电容器的第一端耦接，第二电容器的第二端与第一电压信号端耦接。

[0019] 第一发光控制子电路包括第五薄膜晶体管，第五薄膜晶体管的控制极与发光扫描信号端耦接，第五薄膜晶体管的第一极与第一电压信号端耦接，第五薄膜晶体管的第二极
与第二节点耦接。

[0020] 第二发光控制子电路包括第六薄膜晶体管，第六薄膜晶体管的控制极与发光扫描信号端耦接，第六薄膜晶体管的第一极与第三节点耦接，第六薄膜晶体管的第二极与发光
器件耦接。

[0021] 在一些实施例中，主驱动模块还包括初始化子电路，初始化子电路与第一复位信号端、第二复位信号端、初始化信号端、第一节点以及储能子电路耦接。初始化子电路被配
置为，响应于在第一复位信号端处接收的第一复位信号，将在初始化信号端处接收的初始
化信号传输至储能子电路，以对储能子电路进行初始化；以及，响应于在第二复位信号端处
接收的第二复位信号，将在初始化信号传输至第一节点，以对第一节点的电压进行初始化。

[0022] 在一些实施例中，初始化子电路包括第七薄膜晶体管和第八薄膜晶体管。第七薄膜晶体管的控制极与第一复位信号端耦接，第七薄膜晶体管的第一极与初始化信号端耦
接，第七薄膜晶体管的第二极与储能子电路耦接；第八薄膜晶体管的控制极与第二复位信
号端耦接，第八薄膜晶体管的第一极与初始化信号端耦接，第八薄膜晶体管的第二极与第
一节点耦接。

[0023] 第二方面，提供一种像素驱动电路的驱动方法，应用于如上述实施例所述的像素驱动电路。该驱动方法包括：一个帧周期包括信号写入阶段和发光阶段。

[0024] 在信号写入阶段：在栅扫描信号端提供的栅扫描信号的控制下，像素驱动电路的主驱动模块根据在第一电压信号端处接收的第一电压信号和在数据信号端处接收的数据
信号，生成补偿信号，并存储所述补偿信号。

[0025] 在所述发光阶段：在发光扫描信号端提供的发光扫描信号的控制下，像素驱动电路的主驱动模块根据所存储的补偿信号驱动发光器件发光。在像素驱动电路所在的亚像素
行被打开，且像素驱动电路的主驱动模块未存储补偿信号的情况下，在漏电控制信号端提
供的漏电控制信号的控制下，像素驱动电路的漏电抑制子电路写入第一电压信号，以降低
第一节点的电压，减小流经所述发光器件的漏电流。

[0026] 上述像素驱动电路的驱动方法所能实现的有益效果与上述实施例中的像素驱动电路所能达到的有益效果相同，此处不再赘述。

[0027] 在一些实施例中，一个帧周期还包括在信号写入阶段之前的初始化阶段。在主驱动模块包括输入子电路、驱动子电路、储能子电路、第一发光控制子电路和第二发光控制子
电路和初始化子电路，且第二发光控制子电路、漏电抑制子电路、初始化子电路和发光器件
均与第一节点耦接，输入子电路、驱动子电路和第一发光控制子电路均与第二节点耦接，驱
动子电路、储能子电路和第二发光控制子电路均与第三节点耦接的情况下，在初始化阶段：
初始化子电路在第一复位信号的控制下，将初始化信号传输至所述储能子电路，以对所述
储能子电路进行初始化。

[0028] 在信号写入阶段：初始化子电路在第二复位信号的控制下，将接收到的初始化信号传输至第一节点，以对所述发光器件进行初始化。输入子电路在栅扫描信号的控制下，将
数据信号传输至所述第二节点。驱动子电路根据传输至第二节点的数据信号生成补偿信
号，并将补偿信号传输至第三节点。在栅扫描信号的控制下，储能子电路根据第一电压信
号，存储传输至所述第三节点的补偿信号。

[0029] 在发光阶段：第一发光控制子电路在发光扫描信号的控制下，将第一电压信号传输至第二节点。储能子电路根据补偿信号，控制驱动子电路打开，将传输至第二节点的第一
电压信号传输至第三节点。在发光扫描信号的控制下，第二发光控制子电路将传输至第三
节点的第一电压信号传输至发光器件，以驱动发光器件发光。

[0030] 第三方面，提供一种阵列基板，该阵列基板包括多个如上面的实施例所述的像素驱动电路。该阵列基板包括：衬底基板，设置于衬底基板一侧的有源层，依次设置于有源层
远离衬底基板一侧的第一栅导电层、第二栅导电层以及源漏导电层。

[0031] 其中，第一栅导电层包括用于传输漏电控制信号的漏电控制信号线，源漏导电层包括用于传输第一电压信号的第一电压信号线。像素驱动电路的漏电抑制子电路包括第一
薄膜晶体管和第一电容器，第一薄膜晶体管包括：位于有源层的沟道部分、源极部分和漏极
部分，以及位于第一栅导电层的栅极，栅极与漏电控制信号线耦接；第一电容器包括：位于
第一栅导电层的第一极板，以及位于第二栅导电层的第二极板，第一极板通过过孔与源极
部分或漏极部分耦接，第二极板通过过孔与第一电压信号线耦接。

[0032] 上述阵列基板所能实现的有益效果与上述实施例中的像素驱动电路所能达到的有益效果相同，此处不再赘述。

[0033] 第四方面，提供一种显示装置，该显示装置包括如上面的实施例所述的阵列基板。

[0034] 上述显示装置所能实现的有益效果与上述实施例中的阵列基板所能达到的有益效果相同，此处不再赘述。

附图说明

[0035] 为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附
图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述
中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流
程、信号的实际时序等的限制。

[0036] 图1为本公开一些实施例提供的一种显示装置的俯视图；

[0037] 图2为本公开一些实施例提供的一种显示装置的像素驱动架构图；

[0038] 图3为本公开一些实施例提供的一种像素驱动电路的结构图；

[0039] 图4为本公开一些实施例提供的另一种像素驱动电路的结构图；

[0040] 图5为本公开一些实施例提供的又一种像素驱动电路的结构图；

[0041] 图6为本公开一些实施例提供的处于不同发光状态的两个亚像素的像素驱动电路的结构图；

[0042] 图7为本公开一些实施例提供的像素驱动电路的时序图；

[0043] 图8～图10为本公开一些实施例提供的像素驱动电路在不同时序阶段的结构图；

[0044] 图11～图14为本公开一些实施例提供的阵列基板中一些膜层的俯视图；

[0045] 图15为本公开一些实施例提供的一种显示装置的剖面图。

具体实施方式

[0046] 下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供
的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。

[0047] 除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括(comprise)”及其其他形式例如第三人称单数形式“包括(comprises)”和现在分词形式“包
括(comprising)”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，
术语“一个实施例(one embodiment)”、“一些实施例(some embodiments)”、“示例性实施例
(exemplary embodiments)”、“示例(example)”、“特定示例(specific example)”或“一些
示例(some examples)”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性
包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例
或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或
多个实施例或示例中。

[0048] 以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者
隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含
义是两个或两个以上。

[0049] 在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或
电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直
接物理接触或电接触。然而，术语“耦接”或“通信耦合(communicatively coupled)”也可能
指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实
施例并不必然限制于本文内容。

[0050] 本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。

[0051] 另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。

[0052] 本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差
引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区
域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有
弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备
的区域的实际形状，并且并非旨在限制示例性实施方式的范围。

[0053] 本公开的一些实施例提供一种显示装置。该显示装置例如可以是手机、平板电脑、个人数字助理(Personal Digital Assistant，简称PDA)、车载电脑、可穿戴显示设备等。本
公开实施例对上述显示装置的具体形式不做特殊限制。

[0054] 如图1和图2所示，上述显示装置2包括显示区AA，也可称为有效显示区(Active Area，简称AA区)，和位于显示区AA至少一侧的周边区。

[0055] 其中，显示区AA内设置有多个亚像素P。为了方便说明，本公开中以上述多个亚像素P呈矩阵形式排列为例进行说明。此时，沿水平方向X排列成一排的亚像素P称为一行亚像
素，沿竖直方向Y排列成一列的亚像素P称为一列亚像素。一行亚像素可以与一条栅扫描信
号线GL(Gate Line)耦接，一列亚像素可以与一条数据信号线DL(Data Line)耦接。

[0056] 如图2所示，以显示装置2为主动发光显示装置2(例如OLED显示装置)为例，每个亚像素P包括像素驱动电路100和发光器件D，像素驱动电路100与发光器件D耦接，像素驱动电
路100还与一条栅扫描信号线GL和一条数据信号线DL耦接。像素驱动电路100在栅扫描信号
线GL所传输的栅扫描信号的控制下，将数据信号线DL所传输的数据信号传输给发光器件D，
从而驱动发光器件D发光。

[0057] 请参见图15，发光器件D包括阳极D1、发光功能层和阴极D3。其中，发光功能层包括发光层D2，在一些实施例中，发光功能层还可包括：空穴注入层、空穴传输层、电子传输层和
电子注入层等膜层中的一层或多层。通常为了区分单个亚像素P，各个亚像素P的发光层D2
独立设置，互不交叠；各个亚像素P的空穴注入层、空穴传输层、电子传输层和电子注入层等
膜层共用，为公共膜层。

[0058] 在发光功能层的各膜层的制备工艺中，通常发光层D2采用高精度金属掩膜板(Fine Metal Mask，简称FMM)进行蒸镀，高精度金属掩膜板中的每个开口对应一个亚像素
P。而空穴传输层等公共膜层采用开放式掩膜板(Open Mask)进行蒸镀，开放式掩膜板的每
个开口对应显示装置2的整个显示区AA的全部亚像素P，因此显示装置2中的空穴传输层等
公共膜层是整层分布的，在不同亚像素P之间处于连通状态。

[0059] 本公开的发明人经研究发现：在同一行亚像素P中，当相邻的两个或两个以上亚像素P中，有至少一个亚像素P需要被点亮，其余的亚像素P不需要被点亮时，例如显示装置2显
示单色画面时，由于不同亚像素P的发光器件D之间的空穴传输层等公共膜层是连通的，因
此被点亮的亚像素P中发光器件D的电流会沿着空穴传输层等公共膜层发生横向传输产生
漏电流，漏电流传输至该被点亮的亚像素P的阴影部分(即该被点亮的亚像素P中边缘不发
光的部分)，这就会导致该被点亮的亚像素P的阴影部分被点亮。甚至，漏电流可能会横向传
输至与该被点亮的亚像素P相邻的不需要发光的亚像素P中，导致原本不应该发光的亚像素
P被点亮，造成画面显示异常。

[0060] 为了解决上述技术问题，本公开一些实施例提供一种像素驱动电路100，如图3所示，该像素驱动电路100包括主驱动模块01和漏电抑制子电路10。

[0061] 其中，像素驱动电路100中的漏电抑制子电路10与第一电压信号端VDD、漏电控制信号端Sn以及第一节点N1耦接。主驱动模块01与第一电压信号端VDD、栅扫描信号端Gate、
发光扫描信号端EM、数据信号端Data以及第一节点N1耦接。第一节点N1还与发光器件D的一
极耦接，发光器件D的另一极与第二电压信号端VSS耦接。

[0062] 如图3所示，在一些实施例中，第一节点N1与发光器件D的阳极耦接，第二电压信号端VSS与发光器件D的阴极耦接。在另外一些实施例中，第一节点N1可以与发光器件D的阴极
耦接，这种情况下，第二电压信号端VSS与发光器件D的阳极耦接。

[0063] 需要说明的是，“第一电压信号端VDD”被配置为传输直流电平信号。第一电压信号端VDD可以与显示装置2中用于传输第一电压信号Vdd的VDD线耦接，以接收第一电压信号
Vdd。第一电压信号Vdd可以为直流高电平信号或直流低电平信号。在第一节点N1与发光器
件D的阳极耦接的情况下，第一电压信号Vdd为直流高电平信号，即“第一电压信号端VDD”被
配置为传输直流高电平信号。

[0064] “第二电压信号端VSS”被配置为传输直流电平信号。第二电压信号端VSS可以与显示装置2中用于传输第二电压信号Vss的VSS线耦接，以接收第二电压信号Vss。第二电压信
号Vss可以为直流低电平信号或直流高电平信号。在第二电压信号端VSS与发光器件D的阴
极耦接的情况下，第二电压信号Vss为直流低电平信号，即“第二电压信号端VSS”被配置为
传输直流低电平信号。在此情况下，例如，第二电压信号端VSS可以接地。

[0065] 显示装置2中设置有，用于传输栅扫描信号Vgate的栅扫描信号线GL，用于传输发光扫描信号Vem的发光扫描信号线，和用于传输数据信号Vdata的数据信号线DL。基于此，像素驱
动电路100中的栅扫描信号端Gate与栅扫描信号线GL耦接，以接收栅扫描信号Vgate；发光扫
描信号端EM与发光扫描信号线耦接，以接收发光扫描信号发光扫描信号Vem；数据信号端
Data与数据信号线DL耦接，以接收数据信号Vdata。

[0066] 在本公开的上述实施例中，像素驱动电路100的驱动过程包括多个帧周期，每个帧周期包括初始化阶段、信号写入阶段和发光阶段。

[0067] 基于此，主驱动模块01被配置为，在信号写入阶段，响应于在栅扫描信号端Gate处接收的栅扫描信号Vgate，根据在第一电压信号端VDD处接收的第一电压信号Vdd和在数据信
号端Data处接收的数据信号Vdata，生成补偿信号，并储存补偿信号；以及，在发光阶段，响应
于在发光扫描信号端EM处接收的发光扫描信号Vem，根据所储存的补偿信号，驱动发光器件D
发光。

[0068] 漏电抑制子电路10被配置为，在发光阶段，响应于在漏电控制信号端Sn处接收的漏电控制信号Vsn，写入第一电压信号Vdd。

[0069] 在此情况下，以第一电压信号Vdd为高电平信号为例，对于不需要被点亮的亚像素P而言，漏电抑制子电路10写入第一电压信号Vdd，能够使得第一节点N1的电位被拉低，从而
可减小由于电流横向传输在发光器件D中产生的漏电流，防止该不需要被点亮的亚像素P的
发光器件D发光，解决了电流横向传输所引起的显示异常问题。

[0070] 此外，对于与上述不需要被点亮的亚像素P处于同一行的需要被点亮的亚像素P而言，虽然漏电抑制子电路10写入了第一电压信号Vdd，但是由于此时该需要被点亮的亚像素
P的像素驱动电路100中，主驱动模块01将第一电压信号端VDD的第一电压信号Vdd传输至第
一节点N1，驱动发光器件D发光，即此时第一节点N1的电位本身就较高，因此漏电抑制子电
路10写入的第一电压信号Vdd对第一节点N1所产生电压拉低作用，相对此时N1节点的高电
压，几乎可以忽略不计，也就是说，此时漏电抑制子电路10不影响该需要被点亮的亚像素P
的发光器件D正常发光。

[0071] 在一些实施例中，如图5所示，漏电抑制子电路10包括第一薄膜晶体管T1和第一电容器C1。第一薄膜晶体管T1的控制极与漏电控制信号端Sn耦接，第一薄膜晶体管T1的第一
极与第一电容器C1的第一端a耦接，第一薄膜晶体管T1的第二极与第一节点N1耦接；第一电
容器C1的第二端b与第一电压信号端VDD耦接。

[0072] 以第一薄膜晶体管T1的导通/关断类型为P型，第一电压信号端VDD处接收的第一电压信号Vdd为高电平信号，第二电压信号端VSS处接收的第二电压信号Vss为低电平信号
为例，对上述包括第一薄膜晶体管T1和第一电容器C1的漏电抑制子电路10的工作原理进行
介绍。

[0073] 请参见图6，在发光阶段，两个处于不同发光状态的亚像素P中，亚像素P1被点亮，亚像素P2未被点亮。

[0074] 在此情况下，对于亚像素P1，在发光阶段，主驱动模块01在发光扫描信号Vem的控制下，将第一电压信号Vdd传输至第一节点N1，第一节点N1的电位为高电位，从而发光器件D发
光。

[0075] 由于亚像素P1和亚像素P2中的发光器件D共用空穴传输层等公共膜层，因此亚像素P1的发光器件D中的部分电流会沿着公共膜层进行横向传输，造成亚像素P2的发光器件D
中存在漏电流，第一节点N1的电位被抬升。

[0076] 在此情况下，在亚像素P2中，漏电抑制子电路10中第一电容器C1的第二端b在第一电压信号端VDD处接收的第一电压信号Vdd的作用下呈高电平，第一电容器C1的第二端b带
正电。根据电容器的工作原理，当电容器一端带正电，电容器另一端会感生负电荷，即第一
电容器C1的第一端a感生负电荷。此时，第一薄膜晶体管T1在漏电控制信号端Sn处接收的漏
电控制信号Vsn的控制下处于打开状态，第一电容器C1的第一端a通过第一薄膜晶体管T1与
第一节点N1导通，从而第一节点N1的电位被拉低，即中和了第一节点N1的电位，也就中和了
亚像素P2的发光器件D中的漏电流，从而避免了亚像素P2中的发光器件D错误发光。

[0077] 此时，对于亚像素P1，由于第一节点N1的电位本身就较高，漏电抑制子电路10中第一电容器C1感生的负电荷对第一节点N1的电压拉低作用，相对此时N1节点的高电压，几乎
可以忽略不计。也就是说，此时漏电抑制子电路10不影响亚像素P1的发光器件D正常发光。

[0078] 在一些实施例中，如图4所示，主驱动模块01包括：输入子电路11、驱动子电路12、储能子电路13、第一发光控制子电路14和第二发光控制子电路15。

[0079] 输入子电路11与栅扫描信号端Gate、数据信号端Data以及第二节点N2耦接。输入子电路11被配置为，在信号写入阶段，在栅扫描信号Vgate的控制下，将数据信号Vdata传输至
第二节点N2。

[0080] 示例性的，如图5所示，输入子电路11包括第二薄膜晶体管T2，第二薄膜晶体管T2的控制极与栅扫描信号端Gate耦接，第二薄膜晶体管T2的第一极与数据信号端Vdata耦接，
第二薄膜晶体管T2的第二极与第二节点N2耦接。

[0081] 驱动子电路12与第二节点N2、第三节点N3以及储能子电路13耦接。驱动子电路12被配置为，在信号写入阶段，根据来自第二节点N2的数据信号Vdata生成补偿信号，并将补偿
信号传输至第三节点N3；以及，在发光阶段，在储能子电路13的控制下打开。

[0082] 示例性的，如图5所示，驱动子电路12包括第三薄膜晶体管T3，第三薄膜晶体管T3的控制极与储能子电路13耦接，第三薄膜晶体管T3的第一极与第二节点N2耦接，第三薄膜
晶体管T3的第二极与第三节点N3耦接。

[0083] 储能子电路13还与栅扫描信号端Gate、第三节点N3以及第一电压信号端VDD耦接。储能子电路13被配置为，在信号写入阶段，在栅扫描信号Vgate的控制下，根据第一电压信号
Vdd，存储来自第三节点N3的补偿信号。

[0084] 示例性的，如图5所示，储能子电路13包括第四薄膜晶体管T4和第二电容器C2，第四薄膜晶体管T4的控制极与栅扫描信号端Gate耦接，第四薄膜晶体管T4的第一极与第三节
点N3耦接，第四薄膜晶体管T4的第二极与第二电容器C2的第一端c耦接，第二电容器C2的第
二端d与第一电压信号端VDD耦接。

[0085] 第一发光控制子电路14与发光扫描信号端EM、第一电压信号端VDD以及第二节点N2耦接。第二发光控制子电路15与发光扫描信号端EM、第一节点N1以及第三节点N3耦接。第
一发光控制子电路14和第二发光控制子电路15被配置为，在发光阶段，响应于在发光扫描
信号端EM处接收的发光扫描信号Vem而打开，与打开的驱动子电路12配合，在第一电压信号
端VDD与发光器件D之间形成通路，驱动发光器件D发光。

[0086] 示例性的，如图5所示，第一发光控制子电路14包括第五薄膜晶体管T5，第五薄膜晶体管T5的控制极与发光扫描信号端EM耦接，第五薄膜晶体管T5的第一极与第一电压信号
端VDD耦接，第五薄膜晶体管T5的第二极与第二节点N2耦接。

[0087] 第二发光控制子电路16包括第六薄膜晶体管T6，第六薄膜晶体管T6的控制极与发光扫描信号端EM耦接，第六薄膜晶体管T6的第一极与第三节点N3耦接，第六薄膜晶体管T6
的第二极与发光器件D耦接。

[0088] 需要说明的是，本公开的上述实施例中，第一发光控制子电路14和第二发光控制子电路15与同一发光扫描信号端EM耦接，即与同一条发光扫描信号线耦接。例如，在上述像
素驱动电路100处于第n行亚像素的情况下，该像素驱动电路100的第一发光控制子电路14
和第二发光控制子电路15均与第n条发光扫描信号线耦接。

[0089] 在另一些实施例中，第一发光控制子电路14和第二发光控制子电路15还可以分别与不同的发光扫描信号端EM耦接，分别与不同行的发光扫描信号线耦接。例如，在上述像素
驱动电路100处于第n行亚像素的情况下，该像素驱动电路100的第一发光控制子电路14与
第n条发光扫描信号线耦接，第二发光控制子电路15与第n+1条发光扫描信号线耦接。

[0090] 请再次参见图4，在一些实施例中，主驱动模块01还包括初始化子电路16，初始化子电路16与第一复位信号端Reset1、第二复位信号端Reset2、初始化信号端Init、第一节点
N1以及储能子电路13耦接。

[0091] 初始化子电路16被配置为，响应于在第一复位信号端Reset1处接收的第一复位信号Vreset1，将在初始化信号端Init处接收的初始化信号Vinit传输至储能子电路13，以对储能
子电路13进行初始化；以及，响应于在第二复位信号端Reset2处接收的第二复位信号
Vreset2，将初始化信号Vinit传输至第一节点N1，以对第一节点N1的电压进行初始化。

[0092] 示例性的，如图5所示，初始化子电路16包括第七薄膜晶体管T7和第八薄膜晶体管T8。第七薄膜晶体管T7的控制极与第一复位信号端Reset1耦接，第七薄膜晶体管T7的第一
极与初始化信号端Init耦接，第七薄膜晶体管T7的第二极与储能子电路13耦接；第八薄膜
晶体管T8的控制极与第二复位信号端Reset2耦接，第八薄膜晶体管T8的第一极与初始化信
号端Init耦接，第八薄膜晶体管T8的第二极与第一节点N1耦接。

[0093] 需要说明的是，显示装置2中设置有，用于传输第一复位信号Vreset1的第一复位信号线，用于传输第二复位信号Vreset2的第二复位信号线，和用于传输初始化信号Vinit的初始
化信号线。基于此，像素驱动电路100中的第一复位信号端Reset1与第一复位信号线耦接，
以接收第一复位信号Vreset1；第二复位信号端Reset2与第二复位信号线耦接，以接收第二复
位信号Vreset2；初始化信号端Init与初始化信号线耦接，以接收初始化信号Vinit。

[0094] 在一些实施例中，第二复位信号端Reset2可以耦接单独的第二复位信号线，或者，可以与栅扫描信号线GL耦接，此时，栅扫描信号线GL相当于被复用为第二复位信号线，其所
传输的栅扫描信号Vgate被复用为第二复位信号Vreset2。

[0095] 需要说明的是，本公开实施例中所提供的像素驱动电路所采用的各薄膜晶体管的控制极为薄膜晶体管的栅极，第一极为薄膜晶体管的源极和漏极中一者，第二极为薄膜晶
体管的源极和漏极中另一者。由于薄膜晶体管的源极、漏极在结构上可以是对称的，所以其
源极、漏极在结构上可以是没有区别的，也就是说，本公开的实施例中的薄膜晶体管的第一
极和第二极在结构上可以是没有区别的。示例性的，在薄膜晶体管为P型薄膜晶体管的情况
下，薄膜晶体管的第一极为源极，第二极为漏极；示例性的，在薄膜晶体管为N型薄膜晶体管
的情况下，薄膜晶体管的第一极为漏极，第二极为源极。本公开实施例以各薄膜晶体管都为
P型薄膜晶体管为例进行说明。

[0096] 本公开的实施例中，第一电容器C1和第二电容器C2可以是通过工艺制程单独制作的电容器件，例如通过制作专门的电容电极来实现电容器件，该电容器的各个电容电极可
以通过金属层、半导体层(例如掺杂多晶硅)等实现。电容器也可以是薄膜晶体管之间的寄
生电容，或者通过薄膜晶体管本身与其他器件、线路来实现，又或者利用电路自身线路之间
的寄生电容来实现。

[0097] 在本公开的实施例提供的电路中，第一节点N1、第二节点N2、第三节点N3并非表示实际存在的部件，而是表示电路图中相关电连接的汇合点，也就是说，这些节点是由电路图
中相关电连接的汇合点等效而成的节点。

[0098] 在本公开的实施例中，漏电抑制子电路10、输入子电路11、驱动子电路12、储能子电路13、第一发光控制子电路14、第二发光控制子电路15以及初始化子电路16的具体实现
方式不局限于上面描述的方式，其可以为任意使用的实现方式，例如为本领域技术人员熟
知的常规连接方式，只需保证实现相应功能即可。上述示例并不能限制本公开的保护范围。
在实际应用中，技术人员可以根据情况选择使用或不适用上述各电路中的一个或多个，基
于前述各电路的各种组合变型均不脱离本公开的原理，对此不再赘述。

[0099] 下面介绍一种像素驱动电路100的具体结构。该像素驱动电路100采用8T2C的结构，其中，“T”表示薄膜晶体管，“C”表示电容器，“8T2C”表示像素驱动电路100包括8个薄膜
晶体管和2个电容器。

[0100] 如图5所示，第一薄膜晶体管T1的控制极与漏电控制信号端Sn耦接，第一薄膜晶体管T1的第一极与第一电容器C1的第一端a耦接，第一薄膜晶体管T1的第二极与第一节点N1
耦接；第一电容器C1的第二端b与第一电压信号端VDD耦接。

[0101] 第二薄膜晶体管T2的控制极与栅扫描信号端Gate耦接，第二薄膜晶体管T2的第一极与数据信号端Data耦接，第二薄膜晶体管T2的第二极与第二节点N2耦接。

[0102] 第三薄膜晶体管T3的控制极与节点Vg耦接，第三薄膜晶体管T3的第一极与第二节点N2耦接，第三薄膜晶体管T3的第二极与第三节点N3耦接。

[0103] 第四薄膜晶体管T4的控制极与栅扫描信号端Gate耦接，第四薄膜晶体管T4的第一极与第三节点N3耦接，第四薄膜晶体管T4的第二极与节点Vg耦接。

[0104] 第二电容器C2的第一端c与节点Vg耦接，第二电容器C2的第二端d与第一电压信号端VDD耦接。

[0105] 第五薄膜晶体管T5的控制极与发光扫描信号端EM耦接，第五薄膜晶体管T5的第一极与第一电压信号端VDD耦接，第五薄膜晶体管T5的第二极与第二节点N2耦接。

[0106] 第六薄膜晶体管T6的控制极与发光扫描信号端EM耦接，第六薄膜晶体管T6的第一极与第三节点N3耦接，第六薄膜晶体管T6的第二极与第一节点N1耦接。在一些实施例中，第
一节点N1耦接与发光器件D的阳极耦接，发光器件D的阴极与第二电压信号端VSS耦接。

[0107] 第七薄膜晶体管T7的控制极与第一复位信号端Reset1耦接，第七薄膜晶体管T7的第一极与初始化信号端Init耦接，第七薄膜晶体管T7的第二极与节点Vg耦接。

[0108] 第八薄膜晶体管T8的控制极与第二复位信号端Reset2耦接，第八薄膜晶体管T8的第一极与初始化信号端Init耦接，第八薄膜晶体管T8的第二极与第一节点N1耦接。

[0109] 本公开一些实施例还提供了一种像素驱动电路的驱动方法，应用于如上述实施例所述的像素驱动电路100。

[0110] 如图7所示，一个帧周期T包括信号写入阶段t2和发光阶段t3。

[0111] 如图3和图7所示，在信号写入阶段t2，在栅扫描信号端Gate提供的栅扫描信号Vgate的控制下，像素驱动电路100的主驱动模块01根据在第一电压信号端VDD处接收的第一
电压信号Vdd和在数据信号端Data处接收的数据信号Vdata，生成补偿信号，并存储所述补偿
信号。

[0112] 在发光阶段t3，在发光扫描信号端EM提供的发光扫描信号Vem的控制下，主驱动模块01根据所存储的补偿信号，将在第一电压信号端VDD处接收的第一电压信号Vdd传输至发
光器件D，以驱动发光器件D发光。

[0113] 并且，在发光阶段t3，像素驱动电路100中的漏电抑制子电路10，在漏电控制信号端Sn提供的漏电控制信号Vsn的控制下，写入第一电压信号Vdd，以使第一节点N1的电位被拉
低，从而可减小由于电流横向传输在发光器件D中产生的漏电流，防止像素驱动电路100所
驱动的发光器件D在不需要发光的情况下发光，解决了电流横向传输所引起的显示异常问
题。

[0114] 在一些实施例中，如图7所示，一个帧周期T还包括在信号写入阶段t2之前的初始化阶段t1；即，一个帧周期T包括初始化阶段t1、信号写入阶段t2和发光阶段t3。

[0115] 如图4所示，主驱动模块01包括输入子电路11、驱动子电路12、储能子电路13、第一发光控制子电路14、第二发光控制子电路15以及初始化子电路16。其中，第二发光控制子电
路15、漏电抑制子电路10、初始化子电路16和发光器件D均与第一节点N1耦接，输入子电路
11、驱动子电路12和第一发光控制子电路14均与第二节点N2耦接，驱动子电路12、储能子电
路13和第二发光控制子电路15均与第三节点N3耦接。上述各子电路之间的连接关系可参见
图4及前面的相关描述，此处不再赘述。

[0116] 基于上述主驱动模块01的电路结构，如图4和图7所示，在一个帧周期T的各阶段，主驱动模块01的各子电路的工作过程如下：

[0117] 在初始化阶段t1：

[0118] 在第一复位信号端Reset1所提供的第一复位信号Vreset1的控制下，初始化子电路16将初始化信号Vinit传输至储能子电路13，以对储能子电路13进行初始化。

[0119] 在信号写入阶段t2：

[0120] 在第二复位信号端Reset2所提供的第二复位信号Vreset2的控制下，初始化子电路16将接收到的初始化信号Vinit传输至第一节点N1，以对发光器件D进行初始化。

[0121] 在栅扫描信号端Gate提供的栅扫描信号Vgate的控制下，输入子电路11将数据信号端Data所提供的数据信号Vdata传输至第二节点N2。

[0122] 驱动子电路13根据传输至第二节点N2的数据信号Vdata生成补偿信号，并将补偿信号传输至第三节点N3。

[0123] 在栅扫描信号端Gate提供的栅扫描信号Vgate的控制下，储能子电路13根据第一电压信号Vdd，存储传输至第三节点N3的补偿信号。

[0124] 在发光阶段t3：

[0125] 在发光扫描信号端EM提供的发光扫描信号Vem的控制下，第一发光控制子电路14将第一电压信号端VDD的第一电压信号Vdd传输至第二节点N2。

[0126] 在储能子电路13的控制下驱动子电路12打开，将传输至第二节点N2的第一电压信号Vdd传输至第三节点N3。

[0127] 在发光扫描信号端EM提供的发光扫描信号Vem的控制下，第二发光控制子电路15将传输至第三节点N3的第一电压信号Vdd传输至发光器件D，以驱动发光器件D发光。

[0128] 下面结合图5以及图7～图10，对像素驱动电路100的驱动方法进行示例性的介绍。

[0129] 在下面的介绍中，如图5所示，以像素驱动电路100的结构为8T2C，各薄膜晶体管为P型薄膜晶体管为例进行介绍。

[0130] 另外，在下面的介绍中，“1”表示高电平，“0”表示低电平；第一电压信号端VDD所传输的第一电压信号Vdd为直流高电平信号，第二电压信号端VSS所传输的第二电压信号Vss
为直流低电平信号，初始化信号端Init所传输的初始电压信号Vinit为低电平信号。

[0131] 在初始化阶段t1：如图7所示，Vreset1＝0，Vgate＝1，Vreset2＝1，Vem＝1，Vsn＝1。

[0132] 在此情况下，请参见图8，第七薄膜晶体管T7在第一复位信号端Reset1所提供的第一复位信号Vreset1的控制下打开，初始化信号端Init所传输的初始化信号Vinit通过第七薄
膜晶体管T7传输至节点Vg，以对节点Vg进行初始化，此时，节点Vg的电压为初始化信号Vinit
的低电压。

[0133] 第三薄膜晶体管T3的控制极的电压Vg为Vinit，第三薄膜晶体管T3的第一极的电压Vs为Vdd，则第三薄膜晶体管T3的栅源电压差Vgs＝Vinit‑Vdd﹤Vth，则第三薄膜晶体管T3打开。
其中，Vth为第三薄膜晶体管T3的阈值电压。

[0134] 第二电容器C2的第一端c与节点Vg耦接，初始化信号Vinit的低电压可以对第二电容器C2的第一端c进行初始化，避免上一帧图像信号残留于第二电容器C2中，对本帧图像的
显示造成影响。此时，第二电容器C2的第二端d与第一电压信号端VDD耦接，第二电容器C2的
第二端d的电压为第一电压信号Vdd的高电压，因此，第二电容器C2两端的电压差VC2＝Vdd‑
Vinit。

[0135] 在上述阶段，漏电抑制子电路10中第一薄膜晶体管T1，由于漏电控制信号Vsn为高电压而处于截止状态。

[0136] 此外，发光扫描信号端EM所提供的发光扫描信号Vem为高电平信号，第五薄膜晶体管T5和第六薄膜晶体管T6截止；栅扫描信号端Gate所提供的栅扫描信号Vgate为高电平信
号，第二薄膜晶体管T2和第四薄膜晶体管T4截止；第二复位信号端Reset2所提供的第二复
位信号Vreset2为高电平信号，第八薄膜晶体管T8截止。因此，第一电压信号端VDD与第二电压
信号端VSS之间的电流通路处于断开的状态，没有电流流入发光器件D，该发光器件D不发
光。

[0137] 在信号写入阶段t2：如图7所示，Vreset1＝1，Vgate＝0，Vreset2＝0，Vem＝1，Vsn＝1。

[0138] 在此情况下，请参见图9，第二薄膜晶体管T2和第四薄膜晶体管T4在栅扫描信号端Gate提供的栅扫描信号Vgate的控制下打开。

[0139] 在信号写入阶段的初始时刻，第三薄膜晶体管T3仍然保持打开。

[0140] 数据信号端Data所提供的数据信号Vdata通过打开的第二薄膜晶体管T2、第三薄膜晶体管T3和第四薄膜晶体管T4传输至节点Vg，使节点Vg的电压从上一阶段的Vinit逐渐增
大，直至节点Vg电压增大至Vdata+Vth，此时，第三薄膜晶体管T3的栅极电压为Vdata+Vth，第三
薄膜晶体管T3的源极电压为Vdata，第三薄膜晶体管T3的栅源电压差Vgs＝Vdata+Vtht‑Vdata＝
Vth，第三薄膜晶体管T3关闭，从而完成数据信号Vdata的写入和阈值电压Vth的补偿。在此情况
下，第二电容器C2的第一端c的电压为Vdata+Vth，第二电容器C2第二端d的电压为Vdd，因此，
第二电容器C2两端的电压差VC2＝Vdd‑(Vdata+Vth)。

[0141] 在上述阶段，第八薄膜晶体管T8在第二复位信号端Reset2所提供的第二复位信号Vreset2的控制下打开，初始化信号端Init所传输的初始化信号Vinit传输至第一节点N1，以对
第一节点N1进行初始化，从而实现对发光器件D的初始化，防止发光器件D中残留的电流影
响本帧图像的显示。

[0142] 此外，由于发光扫描信号端EM所提供的发光扫描信号Vem为高电平信号，第五薄膜晶体管T5和第六薄膜晶体管T6截止，因此，第一电压信号端VDD与第二电压信号端VSS之间
的电流通路处于断开的状态，没有电流流入发光器件D，该发光器件D不发光。

[0143] 在发光阶段t3：如图7所示，Vreset1＝1，Vgate＝1，Vreset2＝1，Vem＝0，Vsn＝0。

[0144] 在此情况下，请参见图10，第五薄膜晶体管T5和第六薄膜晶体管T6在发光扫描信号端EM提供的发光扫描信号Vem的控制下打开。

[0145] 第三薄膜晶体管T3的源极电压由Vdata变为Vdd，此时驱动晶体管第三薄膜晶体管T3的栅源电压差Vgs＝Vdata+Vth‑Vdd＜Vth，驱动晶体管Td打开从而来自第一电压信号端VDD
的第一电压信号Vdd传输至第一节点N1，在第一电压信号端VDD与发光器件D之间形成通路，
发光器件D发光。

[0146] 在上述阶段，对于不需要被点亮的亚像素P，漏电抑制子电路10中的第一薄膜晶体管T1，在漏电控制信号Vsn的控制下打开，第一电容器C1的第一端a通过打开的第一薄膜晶体
管T1与第一节点N1耦接。此时，第一电容器C1的第二端b的电压为Vdd，因此第一电容器C1的
第一端a会感生负电荷，从而会对第一节点N1的电压产生拉低的作用，中和了发光器件D中
的漏电流，从而避免了发光器件D错误发光。

[0147] 如图11～图14所示，本公开一些实施例还提供一种阵列基板1，该阵列基板1包括多个如上面一些实施例所述的像素驱动电路100。

[0148] 如图11～图14所示，图中仅示出阵列基板1设置有一个像素驱动电路100的情形。该阵列基板1包括：衬底基板101，设置于衬底基板101一侧的有源层M1，依次设置于有源层
M1远离衬底基板101一侧的第一栅导电层M2、第二栅导电层M3以及源漏导电层M4。上述各膜
层均为导电膜层，除上述导电膜层外，该阵列基板1还包括设置于每相邻两层导电膜层之间
的绝缘层，以避免相邻两层导电层之间发生短路。

[0149] 该像素驱动电路100包括漏电抑制子电路10，下面以漏电抑制子电路10包括第一薄膜晶体管T1和第一电容器C1为例，对第一薄膜晶体管T1和第一电容器C1在阵列基板1中
的结构进行介绍。

[0150] 如图11中所示，有源层M1包括第一薄膜晶体管T1的沟道部分、源极部分以及漏极部分。其中，代表第一薄膜晶体管T1的虚线框所框出的有源层M1的部分为第一薄膜晶体管
T1的沟道部分，第一薄膜晶体管T1的源极部分和漏极部分分别位于该虚线框的两侧。第一
薄膜晶体管T1的源极部分和漏极部分分别指的是第一薄膜晶体管T1的第一极和第二极，或
者分别指的是第一薄膜晶体管T1的第二极和第一极。

[0151] 第一栅导电层M2包括第一薄膜晶体管T1的栅极。如图12所示，代表第一薄膜晶体管T1的虚线框所框出的第一栅导电层M2的部分表示第一薄膜晶体管T1的栅极，第一薄膜晶
体管T1的栅极指的是第一薄膜晶体管T1的控制极。

[0152] 第一栅导电层M2还包括漏电控制信号线Lsn。其中，第一薄膜晶体管T1的栅极与漏电控制信号线Lsn耦接，例如，如图12所示，第一薄膜晶体管T1的栅极与漏电控制信号线Lsn
为一体结构。

[0153] 此外，如图12所示，漏电控制信号线Lsn在经过第六薄膜晶体管T6和第八薄膜晶体管T8的相连有源层部分的位置处断开，以避免漏电控制信号线Lsn与有源层在该位置处的
部分重叠而形成不必要的薄膜晶体管。如图12所示，第一栅导电层M2还包括第一电容器C1
的第一极板a＇(即第一电容器C1的第一端a)。第一电容器C1所指示的虚线框所框出的第一
栅导电层M2的部分表示第一电容器C1的第一极板a＇。第一电容器C1的第一极板a＇通过过孔
与第一薄膜晶体管T1的源极部分或漏极部分耦接。

[0154] 如图13所示，第二栅导电层M3包括第一电容器C1的第二极板b＇(即第一电容器C1的第二端b)。第一电容器C1所指示的虚线框所框出的第二栅导电层M3的部分表示为第一电
容器C1的第二极板b＇。

[0155] 如图14所示，源漏导电层M4包括第一电压信号线LVDD。第一电容器C1的第二极板b＇通过过孔与第一电压信号线LVDD耦接；例如，源漏导电层M4还包括导电图案H1，导电图案
H1的一端通过过孔与第一电容器C1的第二极板b＇耦接，导电图案H1的另一端通过过孔与第
一电压信号线LVDD耦接。

[0156] 此外，源漏导电层M4还包括用于连接漏电控制信号线Lsn的断开处的导电图案H2，导电图案H2的两端分别通过过孔与断开的漏电控制信号线Lsn耦接,以使漏电控制信号线
Lsn在断开处导通，且导电图案H2与下方的有源层M1的部分之间间隔多层膜层(包括有源层
M1与第一栅导电层M2之间的绝缘层、第一栅导电层M2、第一栅导电层M2与第二栅导电层M3
之间的绝缘层)，这样就避免了漏电控制信号线Lsn与有源层M1交叉，形成不必要存在的薄
膜晶体管的问题。

[0157] 在一些实施例中，在像素驱动电路100为如图5所示的8T2C的结构的情况下，该像素驱动电路100除包括第一薄膜晶体管T1和第二电容器C2外，还包括第二薄膜晶体管T2、第
三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6、第七薄膜晶
体管T7、第八薄膜晶体管T8和第二电容器C2，这些元件在阵列基板1中的结构可为：

[0158] 请参见图11，有源层M1包括第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6、第七薄膜晶体管T7和第八薄膜晶体管T8的沟
道部分、源极部分和漏极部分。图11中，代表各薄膜晶体管的虚线框所框出的有源层M1的部
分即为各薄膜晶体管的沟道部分，位于虚线框两侧的部分分别为各薄膜晶体管的源极部分
和漏极部分。

[0159] 其中，各薄膜晶体管的源极部分和漏极部分分别指的是各薄膜晶体管的第一极和第二极，或者分别指的是各薄膜晶体管的第二极和第一极。

[0160] 请参见图12，第一栅导电层M2包括第一复位信号线Lreset1、栅扫描信号线GL、发光扫描信号线EL(Emmiting Line)以及第二复位信号线Lreset2。

[0161] 其中，代表第七薄膜晶体管T7的虚线框所框出的第一复位信号线Lreset1的部分为第七薄膜晶体管T7的栅极。代表第二薄膜晶体管T2和第四薄膜晶体管T4的虚线框所框出
的栅扫描信号线GL的部分为第二薄膜晶体管T2和第四薄膜晶体管T4的栅极。代表第五薄膜
晶体管T5和第六薄膜晶体管T6的虚线框所框出的发光扫描信号线EL的部分为第五薄膜晶
体管T5和第六薄膜晶体管T6的栅极。代表第八薄膜晶体管T8的虚线框所框出的第二复位信
号线Lreset2的部分为第八薄膜晶体管T8的栅极。各薄膜晶体管的栅极指的是各薄膜晶体
管的控制极。

[0162] 如图12所示，第一栅导电层M2还包括第二电容器C2的第一极板c＇(即第二电容器C2的第一端c)。第二电容器C2所指示的虚线框所框出的第一栅导电层M2的部分表示第二电
容器C2的第一极板c＇。第二电容器C2的第一极板c＇与第三薄膜晶体管T3的栅极共用。

[0163] 请参见图13，第二栅导电层M3包括第二电容器C2的第二极板d＇(即第二电容器C2的第二端d)。第二电容器C2所指示的虚线框所框出的第二栅导电层M3的部分表示第二电容
器C2的第二极板d＇，其中，第二电容器C2的第二极板d＇上开设有过孔，该过孔暴露第二电容
器C2的第一极板c＇。

[0164] 此外，第二栅导电层M3还包括初始化信号线Linit。

[0165] 请参见图14，源漏导电层M4包括数据信号线DL以及第一电压信号线LVDD。

[0166] 如图14所示，数据信号线DL通过过孔与第二薄膜晶体管T2的源极部分或漏极部分耦接。第一电压信号线LVDD通过过孔与第二电容器C2的第二极板d＇耦接。第一电压信号线
LVDD还通过过孔与第五薄膜晶体管T5的源极部分或漏极部分耦接。

[0167] 源漏导电层M4还包括导电图案H3，导电图案H3的一端通过暴露第二电容器C2的第一极板c＇的过孔与第一极板c＇耦接，并且导电图案H3与第二电容器C2的第二极板d＇绝缘，
导电图案H3的另一端通过过孔与第四薄膜晶体管T4的源极部分或漏极部分耦接。

[0168] 源漏导电层M4还包括导电图案H4，导电图案H4通过过孔与第六薄膜晶体管T6的源极部分或漏极部分耦接，导电图案H4还与发光器件D的阳极耦接，以实现第六薄膜晶体管T6
与发光器件D的耦接。

[0169] 源漏导电层M4还包括导电图案H5，导电图案H5的一端通过过孔与初始化信号线Linit耦接，导电图案H5的另一端通过过孔与第七薄膜晶体管T7的源极部分或漏极部分耦
接。

[0170] 源漏导电层M4还包括导电图案H6，导电图案H6的一端通过过孔与初始化信号线Linit耦接，导电图案H6的另一端通过过孔与第八薄膜晶体管T8的源极部分或漏极部分耦
接。

[0171] 需要说明的是，在上面的介绍中，有源层M1位于第一栅导电层M2和第二栅导电层M3靠近衬底基板101的一侧，也就是说，像素驱动电路100中各薄膜晶体管为顶栅结构。然而
本公开实施例的各薄膜晶体管的结构不限于此，其还可以为底栅结构，相应的各个膜层的
结构此处不再赘述。

[0172] 上述阵列基板1所能实现的有益效果与上述实施例中的像素驱动电路100所能达到的有益效果相同，此处不再赘述。

[0173] 如图15所示，本公开的一些实施例还提供一种显示装置2，包括如上述一些实施例中所述的阵列基板1和发光器件D。

[0174] 其中，阵列基板1包括衬底基板101以及设置于衬底基板101一侧的像素驱动电路。每个像素驱动电路包括多个薄膜晶体管，例如，所述多个薄膜晶体管包括第一薄膜晶体管
T1～第八薄膜晶体管T8，图15中仅示出了其中一个薄膜晶体管：第六薄膜晶体管T6。

[0175] 如图15所示，第六薄膜晶体管T6可以包括依次层叠设置于衬底基板101上的有源层103、栅绝缘层104、栅极105、层间绝缘层106、源极107和漏极108。其中，有源层103包括沟
道部分103a、源极部分103b和漏极部分103c，源极107与漏极108分别通过过孔与有源层103
的源极部分103b和漏极部分103c耦接。源极107与漏极108可以材料相同且同层设置。

[0176] 阵列基板1还包括设置于衬底基板101与像素驱动电路之间的缓冲层102，缓冲层102能够起到保护衬底基板101的作用。

[0177] 在一些实施例中，显示装置2还包括设置于阵列基板1远离衬底基板101一侧的钝化层201和平坦层202。其中，钝化层201和平坦层202中设置有用于暴露第六薄膜晶体管T6
的源极107或漏极108的过孔，以便于发光器件D中的阳极D1通过该过孔与第六薄膜晶体管
T6的源极107或漏极108耦接。图15中示出了该过孔暴露第六薄膜晶体管T6的漏极108的情
形，在此情况下，第六薄膜晶体管T6的漏极108相当于图14中的导电图案H4。

[0178] 其中，钝化层201的材料可以为无机材料，平坦层202的材料可以为有机材料。

[0179] 如图15所示，发光器件D包括阳极D1、设置于阳极D1远离衬底基板101一侧的发光层D2、以及设置于发光层D2远离衬底基板101一侧的阴极D3。

[0180] 其中，发光器件D的阳极D1通过过孔钝化层201和平坦层202中开设的过孔与像素驱动电路100耦接，从而可以利用像素驱动电路100向发光器件D的阳极传输数据信号Vdata，
发光器件D的阴极D3用于接收第二电压信号Vss。这样，发光器件D的阳极D1和阴极D3之间形
成电场，从而可以驱动位于发光层D2发光。

[0181] 需要说明的是，多个发光器件D的阴极D3可以相互连通，形成整面覆盖的面状电极结构，即阴极D3为整层的结构。图15仅示出了作为一个发光器件D的阴极D3的部分。

[0182] 在一些实施例中，显示装置2还包括设置于平坦层202远离衬底基板101一侧的像素界定层203，像素界定层203具有多个开口，一个发光器件D对应一个开口。

[0183] 需要说明的是，在一些实施例中，发光器件D可以是顶发射型(向远离阵列基板1的方向发光)、也可以是底发射型(向靠近阵列基板1的方向发光)，还可以是双面发光型(既向
远离阵列基板1的方向发光，又向靠近阵列基板1的方向发光)。

[0184] 例如，在发光器件D是顶发射型发光器件的情况下，靠近阵列基板1的阳极D1不透明，远离阵列基板1的阴极D3透明或半透明；在发光器件D是底发射型发光器件的情况下，靠
近阵列基板1的阳极D1透明或半透明，远离阵列基板1的阴极D3不透明；在发光器件D是双面
发光型发光器件的情况下，靠近阵列基板1的阳极D1和远离阵列基板1的阴极D3均透明或者
半透明。

[0185] 在一些实施例中，显示装置2还包括封装结构204。示例性地，封装结构204可以为封装薄膜，也可以为封装基板。在封装结构204为封装薄膜的情况下，封装结构204可为由至
少三层薄膜依次层叠形成的叠层结构，该层叠结构中最靠近衬底基板101的薄膜和最远离
衬底基板101的薄膜可均为无机薄膜，相邻两层无机薄膜之间的薄膜可为有机薄膜。

[0186] 在一些实施例中，显示装置2还可包括系统主板、外壳等部件。

[0187] 本公开实施例提供的显示装置2可以是显示不论运动(例如，视频)还是固定(例如，静止图像)的且不论文字还是的图像的任何装置。更明确地说，预期所述实施例可实施
在多种电子装置中或与多种电子装置关联，所述多种电子装置例如(但不限于)移动电话、
无线装置、个人数据助理(PDA)、手持式或便携式计算机、GPS接收器/导航器、相机、MP4视频
播放器、摄像机、游戏控制台、手表、时钟、计算器、电视监视器、平板显示器、计算机监视器、
汽车显示器(例如，里程表显示器等)、导航仪、座舱控制器和/或显示器、相机视图的显示器
(例如，车辆中后视相机的显示器)、电子相片、电子广告牌或指示牌、投影仪、建筑结构、包
装和美学结构(例如，对于一件珠宝的图像的显示器)等。

[0188] 上述显示装置2所能实现的有益效果与上述实施例中的像素驱动电路100所能达到的有益效果相同，此处不再赘述。

[0189] 以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵
盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。