三维存储器、台阶结构的制作方法及三维存储器的制作方法

摘要

本发明提供一种三维存储器、台阶结构的制作方法及三维存储器的制作方法，在三维存储器中，通过位于叠层结构中且将叠层结构划分为第一核心结构、第二核心结构和桥接结构的功能台阶结构设计，实现了功能台阶结构对两侧存储单元区块的双边驱动，降低了驱动存储单元区块时的电阻，明显改善了驱动时延问题；将功能台阶结构设计为相互错开的第一台阶结构与第二台阶结构，使得功能台阶结构化整为零，减小了整个功能台阶结构的体积，降低了功能台阶结构对第一核心结构及第二核心结构的应力影响，提高了结构稳定性；将功能台阶结构设计为相互错开的第一台阶结构与第二台阶结构，还能进行同步修剪刻蚀，减少了掩膜的数量和分步修剪刻蚀的次数。

权利要求

1.一种三维存储器，其特征在于，包括：叠层结构，包括交替堆叠的介质层和栅极层；

功能台阶结构，位于所述叠层结构中，并将所述叠层结构划分为第一核心结构、第二核心结构和桥接结构，在所述叠层结构的堆叠平面内，所述第一核心结构、第二核心结构沿第一方向排列，所述桥接结构在垂直于所述第一方向的第二方向上位于所述功能台阶结构的一侧，所述第一核心结构和所述第二核心结构通过所述桥接结构电连接；

穿过所述第一核心结构、第二核心结构和桥接结构的存储串；

所述功能台阶结构包括由所述栅极层和介质层构成的第一台阶结构和第二台阶结构，所述第一台阶结构与所述第二台阶结构沿所述第一方向排列，所述第一台阶结构与所述第二台阶结构分别包括若干沿所述第一方向延伸的第一台阶，在所述叠层结构的堆叠方向上，所述第一台阶结构与所述第二台阶结构中的同一级所述第一台阶的顶面存在高度差；

所述第一台阶结构所在的栅极层、所述第二台阶结构所在的栅极层用于接收电信号。

2.根据权利要求1所述的三维存储器，其特征在于，所述三维存储器还包括：第一导电插塞，与所述第一台阶结构的栅极层电连接；

第二导电插塞，与所述第二台阶结构的栅极层电连接。

3.根据权利要求1所述的三维存储器，其特征在于，所述叠层结构还包括位于边缘的虚拟台阶区，所述三维存储器还包括由所述栅极层和所述介质层构成的虚拟台阶结构，所述虚拟台阶结构设置在所述叠层结构的虚拟台阶区中。

4.根据权利要求1所述的三维存储器，其特征在于，每级所述第一台阶的顶面暴露出所述栅极层。

5.根据权利要求1所述的三维存储器，其特征在于，所述第一台阶结构与所述第二台阶结构还分别包括若干沿所述第二方向延伸的第二台阶。

6.根据权利要求1所述的三维存储器，其特征在于，所述功能台阶结构的数量为多个，多个所述功能台阶结构沿所述第二方向依次排列；所述三维存储器还包括：穿过所述叠层结构并沿所述第一方向延伸的若干栅线分隔结构，所述若干栅线分隔结构沿所述第二方向间隔排列，并将多个所述功能台阶结构分隔开。

7.一种台阶结构的制作方法，用于制作三维存储器中的功能台阶结构，其特征在于，包括：

提供衬底；

在所述衬底上形成叠层结构，所述叠层结构由多个复合层堆叠而成，所述叠层结构包括沿第一方向依次排布的第一核心区、功能台阶区和第二核心区；

对所述叠层结构的功能台阶区进行划分，形成多个在第二方向上间隔排列的功能台阶分区，相邻两个所述功能台阶分区被桥接结构分隔开，所述桥接结构分别与所述第一核心区及所述第二核心区电连接；

对所述叠层结构的多个功能台阶分区分别进行修剪刻蚀，在每个所述功能台阶分区中各形成一个所述功能台阶结构，所述功能台阶结构包括第一台阶结构和第二台阶结构，所述第一台阶结构与所述第二台阶结构分别包括若干沿所述第一方向延伸的第一台阶，在所述叠层结构的堆叠方向上，所述第一台阶结构与所述第二台阶结构中的同一级所述第一台阶的顶面存在高度差；

其中，在所述叠层结构的堆叠平面内，所述第二方向垂直于所述第一方向。

8.根据权利要求7所述的台阶结构的制作方法，其特征在于，每层所述复合层包括一层介质层和一层位于所述介质层上的栅极层，通过修剪刻蚀在所述功能台阶分区中形成所述功能台阶结构的步骤包括：

沿着所述第一方向，将所述功能台阶分区划分为第一功能台阶子分区和第二功能台阶子分区，刻蚀去除所述第二功能台阶子分区中最顶层的所述复合层；

利用多个掩膜组同时对所述第一功能台阶子分区和第二功能台阶子分区进行修剪刻蚀，每次刻蚀同时去除所述第一功能台阶子分区部分区域和所述第二功能台阶子分区部分区域中的两层所述复合层，在所述第一功能台阶子分区中 形成所述第一台阶结构，在所述第二功能台阶子分区中形成所述第二台阶结构；

其中，每个所述掩膜组包括多个掩膜，且每个所述掩膜组中的多个掩膜依次在所述第一方向和所述第二方向上向所述叠层结构的中间逐渐收缩。

9.根据权利要求8所述的台阶结构的制作方法，其特征在于，每级所述第一台阶的顶面暴露出所述栅极层。

10.一种三维存储器的制作方法，其特征在于，包括：提供衬底；

在所述衬底上形成叠层结构，所述叠层结构由多个复合层堆叠而成，所述叠层结构包括沿第一方向依次排布的第一核心区、功能台阶区和第二核心区；

对所述叠层结构的功能台阶区进行划分，形成多个在第二方向上间隔排列的功能台阶分区，相邻两个所述功能台阶分区被桥接结构分隔开，所述桥接结构分别与所述第一核心区及所述第二核心区电连接；

对所述叠层结构的多个功能台阶分区分别进行修剪刻蚀，在每个所述功能台阶分区中各形成一个功能台阶结构，所述功能台阶结构包括第一台阶结构和第二台阶结构，所述第一台阶结构与所述第二台阶结构分别包括若干沿所述第一方向延伸的第一台阶，在所述叠层结构的堆叠方向上，所述第一台阶结构与所述第二台阶结构中的同一级所述第一台阶的顶面存在高度差；在所述叠层结构中形成若干穿过所述叠层结构沿所述第一方向延伸的栅线分隔结构，对所述叠层结构进行分割；

在所述叠层结构的第一核心区、第二核心区及功能台阶区中除开所述功能台阶分区之外的区域中形成存储串，得到存储阵列结构；

形成导电插塞，所述导电插塞与所述第一台阶的顶面电连接；

其中，在所述叠层结构的堆叠平面内，所述第二方向垂直于所述第一方向。

11.根据权利要求10所述的三维存储器的制作方法，其特征在于，每层所述复合层包括介质层和位于所述介质层上的栅极层，在所述功能台阶分区中形成所述功能台阶结构的步骤包括：

沿着所述第一方向，将所述功能台阶分区划分为第一功能台阶子分区和第二功能台阶子分区，刻蚀去除所述第二功能台阶子分区中最顶层的所述复合层；

利用多个掩膜组同时对所述第一功能台阶子分区和第二功能台阶子分区进行修剪刻蚀，每次刻蚀同时去除所述第一功能台阶子分区部分区域和所述第二功能台阶子分区部分区域中的两层所述复合层，在所述第一功能台阶子分区中 形成所述第一台阶结构，在所述第二功能台阶子分区中形成所述第二台阶结构；

其中，每个所述掩膜组包括多个掩膜，且每个所述掩膜组中的多个掩膜依次在所述第一方向和所述第二方向上向所述叠层结构的中间逐渐收缩。

12.根据权利要求11所述的三维存储器的制作方法，其特征在于，每级所述第一台阶的顶面暴露出所述栅极层，形成所述导电插塞的步骤包括：形成第一导电插塞，所述第一导电插塞与所述第一台阶结构中第一台阶顶面暴露出的栅极层电连接；

形成第二导电插塞，所述第二导电插塞与所述第二台阶结构中第一台阶顶面暴露出的栅极层电连接。

说明书

三维存储器、台阶结构的制作方法及三维存储器的制作方法

技术领域

[0001] 本发明涉及半导体技术领域，特别是涉及一种三维存储器、台阶结构的制作方法及三维存储器的制作方法。

背景技术

[0002] 三维存储器是一种堆叠数据单元的技术，目前已可实现32层以上、甚至64层数据单元的堆叠，其克服了平面存储器实际扩展极限的限制，进一步提高了存储容量，降低了每
一数据位的存储成本，降低了能耗。

[0003] 但是，在目前的三维存储器中，每个存储单元区块的驱动均为单边驱动，驱动有一定时延；同时，随着存储结构层数的增加，每一层数据单元的厚度越来越薄，使得其电阻急
剧增强，造成了由电阻电容效应引起的驱动时延(RC delay)。

发明内容

[0004] 鉴于以上所述现有技术的缺点，本发明的目的在于提供一种新的功能台阶结构，用于解决上述技术问题。

[0005] 为实现上述目的及其他相关目的，本发明提供一种三维存储器，包括：

[0006] 叠层结构，包括交替堆叠的介质层和栅极层；

[0007] 功能台阶结构，位于所述叠层结构中，并将所述叠层结构划分为第一核心结构、第二核心结构和桥接结构，在所述叠层结构的堆叠平面内，所述第一核心结构、第二核心结构
沿第一方向排列，所述桥接结构在垂直于所述第一方向的第二方向上位于所述功能台阶结
构的一侧，所述第一核心结构和所述第二核心结构通过所述桥接结构连接；

[0008] 穿过所述第一核心结构、第二核心结构和桥接结构的存储串；

[0009] 所述功能台阶结构包括由所述栅极层和介质层构成的第一台阶结构和第二台阶结构，所述第一台阶结构与所述第二台阶结构沿所述第一方向排列；

[0010] 所述第一台阶结构所在的栅极层、所述第二台阶结构所在的栅极层用于接收电信号。

[0011] 可选地，所述三维存储器还包括：

[0012] 第一导电插塞，与所述第一台阶结构的栅极层电连接；

[0013] 第二导电插塞，与所述第二台阶结构的栅极层电连接。

[0014] 可选地，所述叠层结构还包括位于边缘的虚拟台阶区，所述三维存储器还包括由所述栅极层和所述介质层构成的虚拟台阶结构，所述虚拟台阶结构设置在所述叠层结构的
虚拟台阶区中。

[0015] 可选地，所述第一台阶结构与所述第二台阶结构分别包括若干沿所述第一方向延伸的第一台阶，每级所述第一台阶的顶面暴露出所述栅极层；在所述叠层结构的堆叠方向
上，所述第一台阶结构与所述第二台阶结构中的同一级所述第一台阶的顶面存在高度差。

[0016] 可选地，所述第一台阶结构与所述第二台阶结构还分别包括若干沿所述第二方向延伸的第二台阶。

[0017] 可选地，所述功能台阶结构的数量为多个，多个所述功能台阶结构沿所述第二方向依次排列；所述三维存储器还包括：穿过所述叠层结构并沿所述第一方向延伸的若干栅
线分隔结构，所述若干栅线分隔结构沿所述第二方向间隔排列，并将多个所述功能台阶结
构分隔开。

[0018] 同时，为实现上述目的及其他相关目的，本发明还提供一种台阶结构的制作方法，用于制作三维存储器中的功能台阶结构，包括：

[0019] 提供衬底；

[0020] 在所述衬底上形成叠层结构，所述叠层结构由多个复合层堆叠而成，所述叠层结构包括沿第一方向依次排布的第一核心区、功能台阶区和第二核心区；

[0021] 对所述叠层结构的功能台阶区进行划分，形成多个在第二方向上间隔排列的功能台阶分区；

[0022] 对所述叠层结构的多个功能台阶分区分别进行修剪刻蚀，在每个所述功能台阶分区中各形成一个所述功能台阶结构；

[0023] 其中，在所述叠层结构的堆叠平面内，所述第二方向垂直于所述第一方向。

[0024] 可选地，每层所述复合层包括一层介质层和一层位于所述介质层上的栅极层，通过修剪刻蚀在所述功能台阶分区中形成所述功能台阶结构的步骤包括：

[0025] 沿着所述第一方向，将所述功能台阶分区划分为第一功能台阶子分区和第二功能台阶子分区，刻蚀去除所述第二功能台阶子分区中最顶层的所述复合层；

[0026] 利用多个掩膜组同时对所述第一功能台阶子分区和第二功能台阶子分区进行修剪刻蚀，每次刻蚀同时去除所述第一功能台阶子分区部分区域和所述第二功能台阶子分区
部分区域中的两层所述复合层，在所述第一功能台阶子分区钟形成第一台阶结构，在所述
第二功能台阶子分区中形成第二台阶结构；

[0027] 其中，每个所述掩膜组包括多个掩膜，且每个所述掩膜组中的多个掩膜依次在所述第一方向和所述第二方向上向所述叠层结构的中间逐渐收缩。

[0028] 可选地，所述第一台阶结构与所述第二台阶结构分别包括若干沿所述第一方向延伸的第一台阶，每级所述第一台阶的顶面暴露出所述栅极层；在所述叠层结构的堆叠方向
上，所述第一台阶结构与所述第二台阶结构中的同一级所述第一台阶的顶面存在一层所述
复合层的高度差。

[0029] 此外，实现上述目的及其他相关目的，本发明还提供一种三维存储器的制作方法，包括：

[0030] 提供衬底；

[0031] 在所述衬底上形成叠层结构，所述叠层结构由多个复合层堆叠而成，所述叠层结构包括沿第一方向依次排布的第一核心区、功能台阶区和第二核心区；

[0032] 对所述叠层结构的功能台阶区进行划分，形成多个在第二方向上间隔排列的功能台阶分区；

[0033] 对所述叠层结构的多个功能台阶分区分别进行修剪刻蚀，在每个所述功能台阶分区中各形成一个功能台阶结构，所述功能台阶结构包括若干沿所述第一方向延伸的第一台
阶；

[0034] 在所述叠层结构中形成若干穿过所述叠层结构沿所述第一方向延伸的栅线分隔结构，对所述叠层结构进行分割；

[0035] 在所述叠层结构的第一核心区、第二核心区及功能台阶区中除开所述功能台阶分区之外的区域中形成存储串，得到存储阵列结构；

[0036] 形成导电插塞，所述导电插塞与所述第一台阶的顶面电连接；

[0037] 其中，在所述叠层结构的堆叠平面内，所述第二方向垂直于所述第一方向。

[0038] 可选地，每层所述复合层包括介质层和位于所述介质层上的栅极层，在所述功能台阶分区中形成所述功能台阶结构的步骤包括：

[0039] 沿着所述第一方向，将所述功能台阶分区划分为第一功能台阶子分区和第二功能台阶子分区，刻蚀去除所述第二功能台阶子分区中最顶层的所述复合层；

[0040] 利用多个掩膜组同时对所述第一功能台阶子分区和第二功能台阶子分区进行修剪刻蚀，每次刻蚀同时去除所述第一功能台阶子分区部分区域和所述第二功能台阶子分区
部分区域中的两层所述复合层，在所述第一功能台阶子分区钟形成第一台阶结构，在所述
第二功能台阶子分区中形成第二台阶结构；

[0041] 其中，每个所述掩膜组包括多个掩膜，且每个所述掩膜组中的多个掩膜依次在所述第一方向和所述第二方向上向所述叠层结构的中间逐渐收缩。

[0042] 可选地，所述第一台阶结构与所述第二台阶结构分别包括若干所述第一台阶，每级所述第一台阶的顶面暴露出所述栅极层，形成所述导电插塞的步骤包括：

[0043] 形成第一导电插塞，所述第一导电插塞与所述第一台阶结构中第一台阶顶面暴露出的栅极层电连接；

[0044] 形成第二导电插塞，所述第二导电插塞与所述第二台阶结构中第一台阶顶面暴露出的栅极层电连接。

[0045] 如上所述，本发明的三维存储器，具有以下有益效果：

[0046] 通过位于叠层结构中且将叠层结构划分为第一核心结构、第二核心结构和桥接结构的功能台阶结构设计，实现了功能台阶结构对两侧第一核心结构和第二核心结构的双边
驱动，有效降低了后续通过功能台阶结构驱动第一核心结构和第二核心结构中的存储单元
区块时的电阻，明显改善了驱动时延问题；此外，功能台阶结构包括沿第一方向排列的第一
台阶结构与第二台阶结构，将功能台阶结构化整为零，减小了整个功能台阶结构的体积，降
低了功能台阶结构对第一核心结构及第二核心结构的应力影响，提高了结构稳定性。

附图说明

[0047] 图1显示为现有技术中三维存储器的局部俯视图。

[0048] 图2显示为本发明一实施例中三维存储器的局部俯视图。

[0049] 图3显示为本发明一实施例中三维存储器的局部俯视图。

[0050] 图4显示为本发明一实施例中台阶结构的主视图。

[0051] 图5显示为本发明一实施例中台阶结构的轴测图。

[0052] 图7显示为本发明一实施例中台阶结构的刻蚀时的掩膜俯视图。

[0053] 图6、8‑13显示为本发明一实施例中台阶结构的工艺流程图。

[0054] 图14显示为本发明一实施例中三维存储器的制造方法的步骤示意图。

[0055] 附图标记说明

[0056] 1 衬底

[0057] 101～104 存储阵列结构

[0058] 21 介质层

[0059] 22 栅极层

[0060] 231、232、233、234、201、201' 功能台阶结构

[0061] 202 第一核心结构

[0062] 203 第二核心结构

[0063] 204 桥接结构

[0064] 2011 第一台阶结构

[0065] 2012 第二台阶结构

[0066] 201a 第一台阶

[0067] 201b 第二台阶

[0068] A1 第一核心区

[0069] A2 第二核心区

[0070] B 功能台阶区

[0071] B1、B2、B3、B4、Bm、Bi 台阶分区

[0072] Bi1 第一功能台阶子分区

[0073] Bi2 第二功能台阶子分区

[0074] Block 存储单元区块

[0075] M1～M6 掩膜

具体实施方式

[0076] 发明人研究发现，存储单元区块(Block)在单边驱动时，从存储单元区块的一边到另一边的距离较长，有一定时延，如图1所示，存储阵列结构101和102中的多个存储单元区
块在X方向均为单边驱动，即从存储阵列结构一侧的台阶结构进行驱动控制，图1中的功能
台阶结构231、232对存储阵列结构101进行单边驱动，图1中的功能台阶结构233、234对存储
阵列结构102进行单边驱动；同时，随着存储阵列层数的叠加，存储单元区块中每一层数据
单元的厚度越来越薄，使得其电阻急剧增强，造成了电阻电容效应引起的驱动时延(RC 
delay)。

[0077] 基于此，本发明提出一种新的三维存储器结构设计方案，将用于后续驱动存储阵列结构中存储单元区块的功能台阶结构设置在存储阵列结构的中间，从存储阵列结构的中
间往两边驱动，根据电阻的定义公式可知，驱动存储单元区块时的电阻降低为不到单边驱
动时的一半，明显改善了驱动时延问题。

[0078] 以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实
施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离
本发明的精神下进行各种修饰或改变。

[0079] 请参阅图2至图14。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数
目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其
组件布局型态也可能更为复杂。本说明书所附图式所绘示的结构、比例、大小等，均仅用以
配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实
施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调
整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技
术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及
“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的
改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。

[0080] 如图2‑5所示，本发明提供一种三维存储器，其包括：

[0081] 衬底1；

[0082] 叠层结构2，设置在衬底1上，包括交替堆叠的介质层21和栅极层22；

[0083] 功能台阶结构201，位于叠层结构2中，并将叠层结构2划分为第一核心结构202、第二核心结构203和桥接结构204，在叠层结构2的堆叠平面(即XY平面)内，第一核心结构202、
第二核心结构203沿第一方向(即X轴方向)排列，桥接结构204在垂直于第一方向的第二方
向(即Y轴方向)上位于功能台阶结构201的一侧，第一核心结构202和第二核心结构203通过
桥接结构204连接；

[0084] 穿过第一核心结构202、第二核心结构203和桥接结构204的存储串(图中未示出)；

[0085] 功能台阶结构201包括由介质层21和栅极层22构成的第一台阶结构2011和第二台阶结构2012，第一台阶结构2011与第二台阶结构2012沿第一方向排列；

[0086] 第一台阶结构2011所在的栅极层22、第二台阶结构2012所在的栅极层22用于接收电信号。

[0087] 详细地，如图3及图5所示，功能台阶结构201的数量为多个，多个功能台阶结构201沿第二方向依次排列，每个功能台阶结构201沿第二方向的两侧分别设有一个桥接结构
204，桥接结构204分别与第一核心结构202和第二核心结构203连接。

[0088] 详细地，如图4‑图5所示，每个功能台阶结构201包括沿第一方向间隔排列的第一台阶结构2011与第二台阶结构2012，第一台阶结构2011与第二台阶结构2012分别包括若干
沿第一方向延伸的第一台阶201a，每级第一台阶201a的顶面暴露出栅极层22；在叠层结构2
的堆叠方向(即Z轴方向)上，第一台阶结构2011与第二台阶结构2012中的同一级第一台阶
201a的顶面存在高度差。

[0089] 可选地，如图5所示，第一台阶结构2011与第二台阶结构2012还分别包括若干沿第二方向延伸的第二台阶201b。

[0090] 详细地，穿过第一核心结构202、第二核心结构203和桥接结构204的存储串与对应层叠设置的介质层21和栅极层22形成了存储阵列结构；所述三维存储器还包括穿过叠层结
构2并沿第一方向延伸的若干栅线分隔结构(图中未示出)，若干栅线分隔结构沿第二方向
间隔排列，将存储阵列结构划分为如图5所示的多个存储单元区块(Block)，同时将多个功
能台阶结构201分隔开。

[0091] 详细地，所述三维存储器还包括：

[0092] 第一导电插塞(图中未示出)，与第一台阶结构2011中第一台阶201a的顶面暴露出的栅极层22电连接；

[0093] 第二导电插塞(图中未示出)，与第二台阶结构2012中第一台阶201a的顶面暴露出的栅极层22电连接。

[0094] 其中，第一导电插塞与第二导电插塞用于接收电信号，以实现外界驱动控制信号对存储阵列结构的驱动控制。

[0095] 详细地，所述三维存储器包括多个叠层结构2，即包括多个存储阵列结构，如2、4、6、8个等；可选地，如图2所示，所述三维存储器包括两个存储阵列结构，即存储阵列结构103
和104，存储阵列结构103和104相互独立，功能台阶结构201对存储阵列结构103进行双边驱
动，功能台阶结构201'对存储阵列结构104进行双边驱动。

[0096] 详细地，在叠层结构2的堆栈平面内，叠层结构2还包括位于边缘的虚拟功能台阶区(图中未示出)，所述三维存储器还包括由介质层21和栅极层22构成的虚拟台阶结构，虚
拟台阶结构设置在虚拟功能台阶区中，即虚拟台阶结构设置在衬底1上且沿着存储阵列结
构103或104的四周边缘设置，对存储阵列结构103和104进行物理隔绝。

[0097] 可选地，如图2所示，由于将功能台阶结构201设置在存储阵列结构103(沿第一方向)的中间，挤压占用了存储阵列结构103的面积，进而增大了三维存储器的面积，可将虚拟
台阶结构中的台阶设计得非常陡峭以减小整个三维存储器的占用面积。

[0098] 同时，本发明还提供一种台阶结构的制作方法，用于制作如图3‑图5所示的功能台阶结构201，如图3‑图13所示，其包括步骤：

[0099] S1、提供衬底1；

[0100] S2、在衬底1上形成叠层结构2，叠层结构2由多个复合层堆叠而成，叠层结构2包括沿第一方向(即X轴方向)依次排布的第一核心区A1、功能台阶区B和第二核心区A2；

[0101] S3、对叠层结构2的功能台阶区B进行划分，形成多个在第二方向上间隔排列的功能台阶分区B1、B2、B3、B4、…及Bm(m为大于等于2的整数)；

[0102] S4、对叠层结构2的多个功能台阶分区B1、B2、B3、B4、…及Bm分别进行修剪刻蚀，在每个功能台阶分区Bi(i取1～m的整数)中各形成一个功能台阶结构201。

[0103] 详细地，在步骤S1中，衬底1可以为单晶硅衬底、Ge衬底、SiGe衬底、SOI衬底或GOI衬底等，可依据器件的实际需求选择合适的半导体材料，在此不作限定。

[0104] 详细地，在步骤S2中，如图6所示，在衬底1上形成叠层结构2的步骤S2包括：

[0105] 在衬底1上交替形成多层介质层21和栅极层22，一层介质层21和一层栅极层22构成一层复合层，即叠层结构2由多层堆栈设置的复合层组成。

[0106] 其中，介质层21和栅极层22的层数可视情况灵活选择设计；介质层21可以是氧化硅、氮氧化硅等材质，栅极层22可以是钽、钨等材质。

[0107] 同时，在步骤S2中，如图6所示，沿着第一方向，将叠层结构2划分为依次排列的第一核心区A1、功能台阶区B和第二核心区A2。

[0108] 详细地，在步骤S3中，在功能台阶区B中先形成阻挡层，后选择刻蚀阻挡层，对叠层结构2的功能台阶区B进行划分，如图3所示，形成多个在第二方向上间隔排列的功能台阶分
区B1、B2、B3、B4、…及Bm。

[0109] 更详细地，如图3及图5所示，功能台阶分区B1、B2、B3、B4、…及Bm将叠层结构2划分为第一核心结构202、第二核心结构203和桥接结构204，其中，桥接结构204上的阻挡层被保
留，功能台阶分区Bi上的阻挡层被刻蚀去除；桥接结构204分别与叠层结构2的第一核心区
A1与第二核心区A2连接，即桥接结构204分别与第一核心结构202与第二核心结构203连接，
相邻两个功能台阶分区被一个桥接结构204隔开。

[0110] 详细地，通过修剪刻蚀在功能台阶分区Bi中形成功能台阶结构201的步骤S4包括：

[0111] S41、沿着第一方向，将功能台阶分区Bi划分为第一功能台阶子分区Bi1和第二功能台阶子分区Bi2，刻蚀去除第二功能台阶子分区Bi2中最顶层的复合层；

[0112] S42、利用多个掩膜组同时对第一功能台阶子分区Bi1和第二功能台阶子分区Bi2进行分步修剪刻蚀，每次刻蚀同时去除第一功能台阶子分区Bi1部分区域和第二功能台阶
子分区Bi2部分区域中的两层复合层，在第一功能台阶子分区Bi1中形成第一台阶结构
2011，在第二功能台阶子分区Bi2中形成第二台阶结构2012。

[0113] 更详细地，在步骤S41中，进一步将功能台阶分区Bi划分为第一功能台阶子分区Bi1和第二功能台阶子分区Bi2；同时，利用掩膜M1进行第一次刻蚀，如图7及图8所示，去除
第二功能台阶子分区Bi2中最上层的复合层，即去除第二功能台阶子分区Bi2中最上层的介
质层21和栅极层22，对应刻蚀范围可参见图7所示的第一掩膜M1。这样，使得第一功能台阶
子分区Bi1和第二功能台阶子分区Bi2中的叠层结构2相差一层复合层，便于后续同步刻蚀
第一功能台阶子分区Bi1和第二功能台阶子分区Bi2后得到错开的、非对称设置的两个独立
台阶结构，即如图4及图5所示的第一台阶结构2011和第二台阶结构2012。

[0114] 更详细地，在步骤S42中，利用多个掩膜组对功能台阶分区Bi进行分步修剪刻蚀，每次刻蚀同时去除第一功能台阶子分区Bi1的部分区域和第二功能台阶子分区Bi2的部分
区域中的两个复合层，且分步修剪刻蚀的刻蚀范围沿着第一方向和第二方向逐渐向叠层结
构2的中间收缩。

[0115] 其中，每个掩膜组包括多个掩膜，且每个掩膜组中的多个掩膜依次在第一方向和第二方向上向叠层结构2的中间逐渐收缩，在叠层结构2的堆栈平面(XY平面)内，第二方向
(Y轴方向)垂直于第一方向(即X轴方向)。

[0116] 在本发明的一个实施例中，如图7所示，掩膜M2、M3、M4、M5及M6构成一个掩膜组，掩膜M2、M3、M4、M5及M6为嵌套设计，在X轴方向和Y轴方向上向叠层结构2的中间逐渐收缩。

[0117] 如图7‑图13所示，在本发明的一个实施例中，分步修剪刻蚀步骤S42的详细过程包括：

[0118] 1)、首先，如图7及图9所示，利用掩膜M2同时刻蚀第一功能台阶子分区Bi1的部分区域和第二功能台阶子分区Bi2的部分区域，对应刻蚀范围可参见图7所示的掩膜M2，刻蚀
去除两个复合层，如图9所示；

[0119] 2)、其次，如图7及图10所示，利用掩膜M3同时刻蚀第一功能台阶子分区Bi1的部分区域和第二功能台阶子分区Bi2的部分区域，对应刻蚀范围可参见图7所示的掩膜M3，刻蚀
去除两个复合层，如图10所示；

[0120] 3)、再次，如图7及图11所示，利用掩膜M4同时刻蚀第一功能台阶子分区Bi1的部分区域和第二功能台阶子分区Bi2的部分区域，对应刻蚀范围可参见图7所示的掩膜M4，刻蚀
去除两个复合层，如图11所示；

[0121] 4)、从次，如图7及图12所示，利用掩膜M5同时刻蚀第一功能台阶子分区Bi1的部分区域和第二功能台阶子分区Bi2的部分区域，对应刻蚀范围可参见图7所示的掩膜M5，刻蚀
去除两个复合层，如图12所示；

[0122] 5)、最后，如图7及图13所示，利用掩膜M6同时刻蚀第一功能台阶子分区Bi1的部分区域和第二功能台阶子分区Bi2的部分区域，对应刻蚀范围可参见图7所示的掩膜M6，刻蚀
去除两个复合层，如图13所示。

[0123] 最终，得到如图4或图13所示的功能台阶结构201，其包括在第一功能台阶子分区Bi1中形成的第一台阶结构2011，以及在第二功能台阶子分区Bi2中形成的第二台阶结构
2012；详细地，如图4‑图5所示，第一台阶结构2011和第二台阶结构2012包括若干沿第一方
向延伸的第一台阶201a，第一台阶结构2011与第二台阶结构2012相互错开、呈非对称设置，
即第一台阶结构2011中的第一台阶201a由底部到顶部呈偶数层的复合层组成，第二台阶结
构2012中的第一台阶201a由底部到顶部呈奇数层的复合层组成。

[0124] 同时，由于每个掩膜组中的多个掩膜不仅在第一方向(即X轴方向)上嵌套收缩，还在第二方向(即Y轴方向)上嵌套收缩；因此，第一台阶结构2011和第二台阶结构2012中不仅
形成有多个沿第一方向延伸的第一台阶201a，如图5所示，还形成有多个沿第二方向延伸的
台阶201b。

[0125] 更详细地，如图5所示，第一台阶结构2011和第二台阶结构2012包括多个沿第一方向延伸的第一台阶201a和多个沿第二方向延伸的第二台阶201b，每个第二台阶201b上设有
多个第一台阶201b，每个第一台阶201a的顶面暴露出一层栅极层22；第一台阶结构2011和
第二台阶结构2012中同一级第一台阶201a的顶面存在一层复合层的高度差。

[0126] 更详细地，如图3及图5所示，功能台阶区B沿着Y轴方向被划分为多个相互独立的功能台阶分区Bi，在每个功能台阶分区Bi中进行功能台阶结构201的刻蚀，即功能台阶区B
中的功能台阶结构201与两侧的第一核心区A1和第二核心区A2仍然是连着的；每次分步修
剪刻蚀的刻蚀范围沿着X轴和Y轴方向逐渐向着功能台阶区B的中心收缩，在X轴方向上形成
了相互错开的双台阶结构(即第一台阶结构2011和第二台阶结构2012)，在Y轴方向上形成
了对称的双台阶结构。

[0127] 其中，每个功能台阶结构201包括两个相互独立的台阶结构(即第一台阶结构2011和第二台阶结构2012)，能减小每个独立台阶结构的体积，降低每个独立台阶结构对存储阵
列结构的应力影响，提高结构稳定性；同时，两个独立台阶结构的部分修剪刻蚀工艺能同步
实现，便于减少掩膜的数量和刻蚀的次数，降低了生产成本。

[0128] 更详细地，如图5及图13所示，由于功能台阶结构201与两侧的第一核心区A1和第二核心区A2仍然是连着的(第一台阶结构2011与第一核心区A1连接，第二台阶结构2012与
第二核心区A2连接)，则通过(沿着X轴方向位于)中间位置的功能台阶结构201和桥接结构
204能同时对两侧的第一核心区A1及第二核心区A2中形成的存储单元区块Block进行驱动，
即实现了存储单元区块Block的双边驱动；根据电阻的定义公式R＝ρL/S可知，随着传递距
离的明显缩短，驱动存储单元区块Block时的电阻降低为不到单边驱动时的一半，明显改善
了驱动时延问题。

[0129] 可以理解的是，每个功能台阶结构201还可以包括其他数目的独立台阶结构，如一个、三个等，在此不再赘述。

[0130] 此外，基于上述台阶结构的制作方法，本发明还提供一种三维存储器的制作方法，如图14所示，其包括步骤：

[0131] Stp1、提供衬底1；

[0132] Stp2、在衬底1上形成叠层结构2，叠层结构2由多个复合层堆叠而成，叠层结构2包括沿第一方向依次排布的第一核心区A1、功能台阶区B和第二核心区A2；

[0133] Stp3、对叠层结构2的功能台阶区B进行划分，形成多个在第二方向上间隔排列的功能台阶分区B1、B2、B3、B4、…及Bm；

[0134] Stp4、对叠层结构2的多个功能台阶分区B1、B2、B3、B4、…及Bm分别进行修剪刻蚀，在每个功能台阶分区Bi(i取1～m的整数)中各形成一个功能台阶结构201，功能台阶结构
201包括若干沿第一方向延伸的第一台阶201a；

[0135] Stp5、在叠层结构2中形成若干穿过叠层结构2沿第一方向延伸的栅线分隔结构，对叠层结构2进行分割；

[0136] Stp6、在叠层结构2的第一核心区A1、第二核心区A2及功能台阶区B中除开功能台阶分区Bi之外的区域中形成存储串，得到存储阵列结构；

[0137] Stp7、形成导电插塞，导电插塞与第一台阶201a的顶面电连接。

[0138] 其中，步骤Stp1～Stp4与前述台阶结构的制作方法相同，形成的功能台阶结构201包括相互独立的第一台阶结构2011和第二台阶结构2012，第一台阶结构2011和第二台阶结
构2012包括多个沿第一方向延伸的第一台阶201a，每级第一台阶201a的顶面暴露出栅极层
22；存储阵列结构的制作和栅线分割结构的形成工艺可参考现有技术，在此不再赘述。

[0139] 详细地，形成导电插塞的步骤Stp7包括：

[0140] Stp71、形成第一导电插塞，第一导电插塞与第一台阶结构2011中第一台阶201a顶面暴露出的栅极层22电连接；

[0141] Stp72、形成第二导电插塞，第二导电插塞与第二台阶结构2012中第一台阶201a顶面暴露出的栅极层22电连接。

[0142] 在步骤Stp7中，形成第一导电插塞和第二导电插塞之前，先在第一核心区A1、功能台阶区B和第二核心区A2上形成介质层，后在介质层中刻蚀形成台阶接触孔，台阶接触孔与
第一台阶201a的顶面连通，最后对台阶接触孔进行导电材料填充，形成第一导电插塞和第
二导电插塞；其中，多个第一导电插塞与第一台阶结构2011中多级第一台阶201a的顶面一
一对应地电连接，多个第二导电插塞与第二台阶结构2012中多级第一台阶201a的顶面一一
对应地电连接，以便于外界控制信号对第一台阶201a的顶面暴露出的栅极层22进行驱动控
制。

[0143] 其中，其它步骤如虚拟台阶结构的制作、台阶接触孔的刻蚀与填充、导电插塞与控制线的连接等可参考现有技术，在此不再赘述。

[0144] 综上所述，在本发明所提供的三维存储器、台阶结构的制作方法及三维存储器的制作方法中，通过位于叠层结构中且将叠层结构划分为第一核心结构、第二核心结构和桥
接结构的功能台阶结构设计，实现了功能台阶结构对两侧存储单元区块的双边驱动，有效
降低了后续通过功能台阶结构驱动存储单元区块时的电阻，明显改善了驱动时延问题；此
外，将功能台阶结构设计为相互错开的第一台阶结构与第二台阶结构，使得功能台阶结构
化整为零，减小了功能台阶结构的体积，降低了功能台阶结构对第一核心结构及第二核心
结构的应力影响，提高了结构稳定性；同时，将功能台阶结构设计为相互错开的第一台阶结
构与第二台阶结构，还能进行同步修剪刻蚀，减少了掩膜的数量和分步修剪刻蚀的次数；通
过将存储阵列结构四周设置的虚拟台阶结构中的台阶设计得非常陡峭，能减小整个三维存
储器的占用面积。

[0145] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因
此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完
成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。