三维存储器

摘要

本发明提供了一种三维存储器，属于半导体存储技术领域，其旨在解决对位于沟道孔底部的沟道结构进行开口时，损伤位于第一沟道孔和第二沟道孔连接处的功能层的问题。所述三维存储器其包括半导体层，半导体层穿过最靠近衬底的栅极层并与衬底接触，并且在平行于衬底的方向，半导体层穿过最靠近衬底的功能层并与沟道层接触；从而沟道层通过半导体层与衬底接触并形成电连接。本发明提供的三维存储器，能够在实现衬底与沟道层电性连接的同时，可避免损伤位于第二沟道孔与第一沟道孔连接处的功能层，提高三维存储器的良率和可靠性。

权利要求

1.一种三维存储器，其特征在于，包括：衬底；

位于所述衬底上的堆栈结构，所述堆栈结构包括若干层交替排列的栅极层和绝缘层；

沟道结构，穿过所述堆栈结构并延伸至所述衬底，所述沟道结构包含沟道层与包围所述沟道层的功能层；

半导体层，穿过最靠近所述衬底的栅极层与所述衬底接触，所述半导体层还在平行于所述衬底的方向上穿过所述功能层与所述沟道层接触；

其中，所述衬底设置有贯穿所述衬底的第二通孔，所述第二通孔与所述沟道结构靠近所述衬底的一端错位设置，所述第二通孔用于作为刻蚀通道以形成所述半导体层，并且，所述第二通孔内形成有与所述半导体层电性连接的导电柱塞。

2.根据权利要求1所述的三维存储器，其特征在于，还包括：位于所述堆栈结构上的外围电路，所述外围电路用于实现逻辑控制。

3.根据权利要求2所述的三维存储器，其特征在于，还包括：位于所述沟道结构上的漏极，所述漏极与所述沟道层接触；

位于所述漏极与所述外围电路之间的互连结构，所述互连结构分别与所述漏极和所述外围电路电连接。

4.根据权利要求1所述的三维存储器，其特征在于，还包括：穿过所述堆栈结构的隔离结构，所述隔离结构沿设定方向延伸以将所述堆栈结构分隔为若干块。

5.根据权利要求4所述的三维存储器，其特征在于，所述隔离结构为绝缘柱。

6.根据权利要求4所述的三维存储器，其特征在于，所述堆栈结构包括刻蚀阻挡层，所述刻蚀阻挡层位于最靠近所述衬底的栅极层以及与该栅极层相邻的所述栅极层之间，所述沟道结构穿过所述刻蚀阻挡层。

7.根据权利要求6所述的三维存储器，其特征在于，还包括：底部选择门；

位于所述刻蚀阻挡层与所述衬底之间的所述栅极层作为所述底部选择门。

8.根据权利要求4所述的三维存储器，其特征在于，还包括：位于所述衬底内的第一掺杂阱；

位于所述第一掺杂阱内的第二掺杂阱，所述第一掺杂阱与所述第二掺杂阱的掺杂类型相反；

所述隔离结构在垂直于所述衬底的方向的投影位于所述第二掺杂阱内。

9.根据权利要求8所述的三维存储器，其特征在于，所述第二通道贯穿所述第二掺杂阱。

10.根据权利要求9所述的三维存储器，其特征在于，所述导电柱塞与所述第二掺杂阱之间设置有欧姆接触层；

所述欧姆接触层位于所述导电柱塞的侧壁上，并与所述第二掺杂阱接触。

11.根据权利要求8所述的三维存储器，其特征在于，所述第一掺杂阱的掺杂类型为P型，所述第二掺杂阱的掺杂类型为N型。

12.根据权利要求1所述的三维存储器，其特征在于，所述堆栈结构包括第一堆栈结构和位于所述第一堆栈结构上的第二堆栈结构；

所述沟道结构包括堆叠的第一沟道结构和第二沟道结构；

所述第一沟道结构穿过所述第一堆栈结构，所述第二沟道结构穿过所述第二堆栈结构。

13.根据权利要求12所述的三维存储器，其特征在于，在所述第一沟道结构与所述第二沟道结构的连接处，所述第一沟道结构在径向上凸出于所述第二沟道结构。

14.根据权利要求1所述的三维存储器，其特征在于，还包括：位于所述衬底背面的并与所述衬底接触的导电部件。

15.根据权利要求1至14任一项所述的三维存储器，其特征在于，所述半导体层还包括包围最靠近所述衬底的栅极层的第一表层和第二表层；

所述第一表层位于最靠近所述衬底的栅极层朝向所述衬底的一侧，所述第二表层位于最靠近所述衬底的栅极层背向所述衬底的一侧。

16.根据权利要求15所述的三维存储器，其特征在于，最靠近所述衬底的栅极层与所述第一表层之间设置有第一绝缘层；

最靠近所述衬底的栅极层与所述第二表层之间设置有第二绝缘层。

17.根据权利要求14所述的三维存储器，其特征在于，所述半导体层的材料包括多晶硅。

18.根据权利要求1至14任一项所述的三维存储器，其特征在于，最靠近所述衬底的栅极层的材料包括钨。

说明书

三维存储器

技术领域

[0001] 本发明涉及半导体存储技术领域，尤其涉及一种三维存储器。

背景技术

[0002] 随着半导体存储器件的发展，具有高密度的数据存储单元的半导体存储器件的需求也在持续增长；因此，具有垂直堆叠多个数据存储单元层的三维存储器成为研究的热点。

[0003] 三维存储器包括衬底及堆叠设置在衬底上的数个堆栈结构，例如，在衬底上堆叠设置有两个堆栈结构：上部堆栈结构和下部堆栈结构；位于上部堆栈结构设置有第二沟道
孔、下部堆栈结构设置有第一沟道孔，第二沟道孔和第一沟道孔相连通形成贯穿这两个堆
栈结构的沟道孔；在沟道孔的内表面形成有功能层以及位于功能层内表面上的沟道层，功
能层朝向衬底的一端需进行刻蚀形成与衬底外延区连通的通孔，以使沟道层穿过通孔与衬
底的外延区电性连接。

[0004] 然而，在制作上述三维存储器的过程中，第二沟道孔与第一沟道孔之间易出现错位现象，导致对功能层的底部进行正面刻蚀以形成通孔时，会损伤位于第二沟道孔与第一
沟道孔连接处的功能层，进而导致三维存储器的存储功能失效，降低了三维存储器的良率
和可靠性。

发明内容

[0005] 本发明实施例提供了一种三维存储器，能够在实现衬底与沟道层电性连接的同时，可避免损伤位于第二沟道孔与第一沟道孔连接处的功能层，提高三维存储器的良率和
可靠性。

[0006] 为了实现上述目的，本发明实施例采用如下技术方案：

[0007] 本发明实施例提供了一种三维存储器，包括：衬底；位于所述衬底上的堆栈结构，所述堆栈结构包括若干层交替排列的栅极层和绝缘层；沟道结构，穿过所述堆栈结构并延
伸至所述衬底，所述沟道结构包含沟道层与包围所述沟道层的功能层；半导体层，穿过最靠
近所述衬底的栅极层与所述衬底接触，所述半导体层还在平行于所述衬底的方向上穿过所
述功能层与所述沟道层接触。

[0008] 在一种可选实施例中，还包括：位于所述堆栈结构上的外围电路，所述外围电路用于实现逻辑控制。

[0009] 在一种可选实施例中，还包括：位于所述沟道结构上的漏极，所述漏极与所述沟道层接触；位于所述漏极与所述外围电路之间的互连结构，所述互连结构分别与所述漏极和
所述外围电路电连接。

[0010] 在一种可选实施例中，还包括：穿过所述堆栈结构的隔离结构，所述隔离结构沿设定方向延伸以将所述堆栈结构分隔为若干块。

[0011] 在一种可选实施例中，所述隔离结构为绝缘柱。

[0012] 在一种可选实施例中，所述堆栈结构包括刻蚀阻挡层，所述刻蚀阻挡层位于最靠近所述衬底的栅极层以及与该栅极层相邻的所述栅极层之间，所述沟道结构穿过所述刻蚀
阻挡层。

[0013] 在一种可选实施例中，还包括：底部选择门；位于所述刻蚀阻挡层与所述衬底之间的所述栅极层作为所述底部选择门。

[0014] 在一种可选实施例中，还包括：位于所述衬底内的第一掺杂阱；位于所述第一掺杂阱内的第二掺杂阱，所述第一掺杂阱与所述第二掺杂阱的掺杂类型相反；所述隔离结构在
垂直于所述衬底的方向的投影位于所述第二掺杂阱内。

[0015] 在一种可选实施例中，还包括：穿过所述第二掺杂阱的导电柱塞。

[0016] 在一种可选实施例中，所述导电柱塞与所述第二掺杂阱之间设置有欧姆接触层；所述欧姆接触层位于所述导电柱塞的侧壁上，并与所述第二掺杂阱接触。

[0017] 在一种可选实施例中，所述第一掺杂阱的掺杂类型为P型，所述第二掺杂阱的掺杂类型为N型。

[0018] 在一种可选实施例中，所述堆栈结构包括第一堆栈结构和位于所述第一堆栈结构上的第二堆栈结构；所述沟道结构包括堆叠的第一沟道结构和第二沟道结构；所述第一沟
道结构穿过所述第一堆栈结构，所述第二沟道结构穿过所述第二堆栈结构。

[0019] 在一种可选实施例中，在所述第一沟道结构与所述第二沟道结构的连接处，所述第一沟道结构在径向上凸出于所述第二沟道结构。

[0020] 在一种可选实施例中，还包括：位于所述衬底背面的并与所述衬底接触的导电部件。

[0021] 在一种可选实施例中，所述半导体层还包括包围最靠近所述衬底的栅极层的第一表层和第二表层；所述第一表层位于最靠近所述衬底的栅极层朝向所述衬底的一侧，所述
第二表层位于最靠近所述衬底的栅极层背向所述衬底的一侧。

[0022] 在一种可选实施例中，最靠近所述衬底的栅极层与所述第一表层之间设置有第一绝缘层；最靠近所述衬底的栅极层与所述第二表层之间设置有第二绝缘层。

[0023] 在一种可选实施例中，所述半导体层的材料包括多晶硅。

[0024] 在一种可选实施例中，最靠近所述衬底的栅极层的材料包括钨。

[0025] 与相关技术相比，本发明实施例提供的三维存储器具有以下优点；

[0026] 本发明实施例提供的三维存储器，其包括半导体层，半导体层穿过最靠近衬底的栅极层并与衬底接触，并且在平行于衬底的方向，半导体层穿过最靠近衬底的功能层并与
沟道层接触；从而沟道层通过半导体层与衬底接触并形成电连接。与相关技术中相比，本实
施例采用在堆栈结构靠近衬底一侧形成与沟道层电性连接的半导体层，无需采用正面刻蚀
对沟道结构的底部进行刻蚀，以使沟道层暴露并与衬底电连接在一起；可避免损伤位于第
二沟道孔与第一沟道孔连接处的功能层，进而提高三维存储器的存储功能的良率及可靠
性。

[0027] 除了上面所描述的本发明实施例解决的技术问题、构成技术方案的技术特征以及由这些技术方案的技术特征所带来的有益效果外，本发明实施例提供的三维存储器所能解
决的其他技术问题、技术方案中包含的其他技术特征以及这些技术特征带来的有益效果，
将在具体实施方式中作出进一步详细的说明。

附图说明

[0028] 为了更清楚地说明本发明实施例或相关技术中的技术方案，下面将对本发明实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅
仅是本发明的一部分实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提
下，还可以根据这些附图获得其它的附图。

[0029] 图1为本发明实施例一提供的三维存储器的剖面示意图；

[0030] 图2为本发明实施例一提供的制作三维存储器的方法流程示意图；

[0031] 图3至图22为本发明实施例一提供的制作三维存储器的各阶段剖面示意图；

[0032] 图23为本发明实施例二提供的三维存储器的剖面示意图；

[0033] 图24为本发明实施例二提供的制作三维存储器的方法流程示意图；

[0034] 图25至图37为本发明实施例二提供的制作三维存储器的各阶段剖面示意图；

[0035] 图38为本发明实施例三提供的三维存储器的剖面示意图；

[0036] 图39为本发明实施例三提供的制作三维存储器的方法流程示意图；

[0037] 图40至图55为本发明实施例三提供的制作三维存储器的各阶段剖面示意图。

[0038] 附图标记说明：

[0039] 10‑衬底；                          11‑半导体柱塞；

[0040] 12‑第一通孔；                      13‑第二通孔；

[0041] 14‑第一掺杂阱；                    15‑第二掺杂阱；

[0042] 16‑导电部件；                      20‑第一保护层；

[0043] 21‑第一介电层；                    22‑替换层；

[0044] 23‑第二介电层；                    24‑第二空腔；

[0045] 25‑第一栅极层；                    26‑半导体层；

[0046] 30‑刻蚀阻挡层；                    40‑叠层结构；

[0047] 40a‑堆栈结构；                     41‑第一叠层结构；

[0048] 41a‑第一堆栈结构；                 42‑第二叠层结构；

[0049] 42a‑第二堆栈结构；                 43‑栅极缝隙；

[0050] 44‑隔离结构；                      50‑沟道孔；

[0051] 51‑第一沟道孔；                    52‑第二沟道孔；

[0052] 60‑沟道结构；                      61‑第一沟道结构；

[0053] 61a‑第一功能层；                   61b‑第一沟道层；

[0054] 62‑第二沟道结构；                  62a‑第二功能层；

[0055] 62b‑第二沟道层；                   63‑沟道填充层；

[0056] 64‑漏极；                          70‑互连结构；

[0057] 80‑外围电路；                      131‑导电柱塞；

[0058] 132‑欧姆接触层；                   241‑第一绝缘防护层；

[0059] 242‑第一隔离层；                   243‑第一表层；

[0060] 244‑第二表层；                     245‑第二隔离层；

[0061] 246‑第一绝缘层；                   247‑第二绝缘层；

[0062] 248‑第二绝缘防护层；               249‑第三隔离层；

[0063] 511‑第一填充层；                   512‑第一支撑层；

[0064] 513‑第二支撑层。

具体实施方式

[0065] 在相关技术中，三维存储器包括衬底及设置在衬底上的至少两个叠层结构；例如，在衬底上依次堆叠设置有第一叠层结构、第二叠层结构；其中，第一叠层结构中设置有第一
沟道孔，第二叠层结构设置有第二沟道孔，第二沟道孔和第一沟道孔相连通形成贯穿这两
个叠层结构的沟道孔。沟道孔内形成有沟道结构，沟道结构包括依次形成在沟道孔的内表
面上的功能层以及位于功能层内表面上的沟道层；为使沟道层靠近衬底的一端与衬底的外
延区电性连接，需要对位于沟道孔底部的功能层进行开口，以形成与衬底的外延区连通的
通孔。沟道层靠近衬底的一端穿过通孔延伸至衬底，并与衬底的外延区电性连接。

[0066] 然而，在制作上述三维存储器的过程中，第二沟道孔与第一沟道孔之间易出现错位，导致以沟道孔为刻蚀通道对功能层的底部进行正面刻蚀时，容易损伤位于第二沟道孔
与第一沟道孔连接处的功能层，进而导致三维存储器的存储功能失效，降低了三维存储器
的良率和可靠性。

[0067] 为解决上述问题，本发明实施例提供的三维存储器，其在衬底的背面设置有贯穿其的第二通孔，利用第二通孔在堆栈结构靠近衬底一侧形成半导体层，半导体层与最靠近
衬底的沟道结构电性连接，同时，半导体层与衬底电性连接，从而沟道层通过半导体层与衬
底形成回路。与相关技术相比，本实施例可避免出现利用沟道孔作为刻蚀通道对沟道结构
的底部进行正面刻蚀时，损伤位于第二沟道孔与第一沟道孔连接处的功能层的现象，进而
提高三维存储器的存储功能的良率及可靠性。

[0068] 为了使本发明的上述目的、特征和优点能够更加明显易懂，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施
例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普
通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本发明保护
的范围。

[0069] 实施例一

[0070] 图1为本发明实施例中三维存储器的结构示意图；如图1所示，本发明实施例提供的三维存储器包括衬底10，衬底10可以由半导体材料制成，衬底10的制作材料包括但不限
于硅、锗、硅锗等，可选的衬底10由单晶硅制成。

[0071] 衬底10上设置有堆栈结构40a；示例性地，衬底10上依次设置有第一堆栈结构41a和第二堆栈结构42a，即第二堆栈结构42a位于第一堆栈结构41a的上方。第一堆栈结构41a
及第二堆栈结构42a均包括交替设置的多个绝缘层和多个栅极层；其中，栅极层的厚度与绝
缘层的厚度可相同，也可以不同。

[0072] 栅极层由导电材料制成，制作栅极层的导电材料包括但不限于钨、铜、铝、掺杂硅和/或硅化物。绝缘层由绝缘材料制成，制作绝缘层的绝缘材料包括但不限于氧化硅、氮化
硅、氮氧化硅或以上材料的组合。当然，衬底10上还可以依次堆叠有三个以上的堆栈结构，
具体可以根据实际层叠的栅极层的数量进行设置。

[0073] 堆栈结构40a设置有贯穿其的垂直结构，垂直结构包括堆叠设置的沟道结构60和半导体柱塞11。例如，沟道结构60包括第一沟道结构61以及第二沟道结构62；第二沟道结构
62位于第一沟道结构61的上方，且第二沟道结构62与第一沟道结构61连接在一起。位于第
一沟道结构61和第二沟道结构62连接处，第一沟道结构61在径向方向上凸出第二沟道结构
62，以便于第二沟道结构62与第一沟道结构61对位及连接。

[0074] 如6至图10所示；本实施例中第一沟道结构61贯穿第一堆栈结构41a，第一堆栈结构41a设置在衬底10上，第一堆栈结构41a设置有贯穿其的第一沟道孔51，第一沟道孔51靠
近衬底10的一端可延伸至衬底10的内部。第一沟道结构61位于第一沟道孔51内，第一沟道
结构61包括但不限于第一功能层61a和第一沟道层61b；第一功能层61a设置在第一沟道孔
51的内侧壁上，第一沟道层61b设置在第一功能层61a的内侧壁上，且第一沟道层61b的底部
穿过第一功能层61a，并与衬底10连接在一起。

[0075] 第一堆栈结构41a远离衬底10的表面设置有第二堆栈结构42a，第二堆栈结构42a设置有贯穿其的第二沟道孔52，第二沟道孔52与第一沟道孔51连通。第二沟道结构62形成
在第二沟道孔52内，第二沟道结构62包括但不限于第二功能层62a和第二沟道层62b；第二
功能层62a设置在第二沟道孔52的内侧壁上，且第二功能层62a与第一功能层61a连接；第二
沟道层62b设置在第二功能层62a的内侧壁上，且第二沟道层62b与第一沟道层61b连接在一
起；位于第二沟道层62b远离衬底10的一端设置有漏极64，并且漏极64与第二沟道层62b接
触。

[0076] 进一步的，上述第一功能层61a及第二功能层62a均包括沿沟道孔50的内表面依次层叠设置有阻挡介质层、电荷存储层及隧穿介质层；其中，阻挡介质层与沟道孔的内表面贴
合，电荷存储层设置在阻挡介质层与隧穿介质层的中间；隧穿介质层、阻挡介质层分别由氧
化物组成，例如氧化硅；电荷存储层的制作材料包括但不限于氮化硅、氮氧化硅、或氧化硅
和氮化硅的组合、或上述材料的组合；隧穿介质层、电荷存储层及阻挡介质层与多个栅极层
连接在一起，可形成多个存储单元。

[0077] 参阅图1，半导体柱塞11位于第一沟道结构61靠近衬底10的一端，即半导体柱塞11位于第一沟道结构61远离第二沟道结构62的一端，半导体柱塞11穿过最靠近衬底10的栅极
层，并与第一沟道结构61的第一沟道层61b接触。

[0078] 具体的，半导体柱塞11设置在衬底10的背侧，并朝向堆栈结构40a方向延伸，半导体柱塞11贯穿衬底10，并与第一沟道结构61中的第一沟道层61b连接。例如，衬底10上设置
有多个第一通孔12，每个第一通孔12分别与一个第一沟道结构61相对，且每个第一通孔12
内设置有一个半导体柱塞11，半导体柱塞11采用导电材料制作；即半导体柱塞11与第一沟
道结构61相对设置，半导体柱塞11朝向第一沟道结构61的一端与第一沟道层61b电性连接，
从而在第一沟道层61b与衬底10之间形成回路。

[0079] 本实施例提供的三维存储器，其在衬底10的背面设置有贯穿其的第一通孔12，利用第一通孔12从衬底10的背侧对第一沟道结构61的底部进行刻蚀开口，并在第一通孔12内
设置有与第一沟道层61b电性连接的半导体柱塞11，可避免出现利用沟道孔作为刻蚀通道
对沟道结构的底部进行正面刻蚀时，损伤位于第二沟道孔与第一沟道孔连接处的功能层的
现象，进而提高三维存储器的存储功能的良率及可靠性。

[0080] 进一步的，如图13及图14所示，为提升半导体柱塞11与第一沟道层61b电性连接的稳定性，第一沟道层61b在垂直于衬底10的方向上凸出第一功能层61a，即凸出第一功能层
61a的部分第一沟道层61b与半导体柱塞11电线连接。

[0081] 本实施例在靠近衬底10的一侧的堆栈结构40a中还包括刻蚀阻挡层30，刻蚀阻挡层30用于在对衬底10进行刻蚀并形成半导体柱塞11时，对部分堆栈结构40a进行防护。

[0082] 具体地，第一堆栈结构41a包括最靠近衬底10的栅极层，为便于描述本实施例，可将最靠近衬底的栅极层定义为第一栅极层25，与第一栅极层25相邻的栅极层为第二栅极
层。刻蚀阻挡层30设置在第一栅极层25和第二栅极层之间，并且第一栅极层25、第二栅极层
与刻蚀阻挡层30之间分别设置有介电层，半导体柱塞11穿过第一栅极层25、刻蚀阻挡层30
并与第一沟道层61b电性连接。

[0083] 进一步的，在上述实施例的基础上，位于刻蚀阻挡层30与衬底10之间的第一栅极层25可作为底部选择门；第一栅极层25采用金属钨制作而成的导电层，并且第一栅极层25
与位于其两侧的第一介电层21和第二介电层23均设置有多个开口，且每个开口均与半导体
柱塞11相对，可使半导体柱塞11穿过第一栅极层25与第一沟道层61b电性连接；同时，第一
栅极层25的两侧均设置有介电层，即第一栅极层25与刻蚀阻挡层30之间设置有第二介电层
23，第一栅极层25与衬底10之间设置有第一介电层21；且位于开口处，第一介电层21和第二
介电层23连接在一起，以使第一栅极层25与半导体柱塞11保持绝缘，同时，第一栅极层25也
与衬底10也保持绝缘。

[0084] 参阅图1，本实施例提供的三维存储器还包括隔离结构44，隔离结构44贯穿第一堆栈结构41a和第二堆栈结构42a，并且隔离结构44沿设定方向延伸，隔离结构44可延伸至刻
蚀阻挡层30。例如，隔离结构44沿垂直于第一堆栈结构41a和第二堆栈结构42a的方向延伸，
且隔离结构44贯穿第一堆栈结构41a、第二堆栈结构42a并延伸至刻蚀阻挡层30，以将堆栈
结构40a分割成若干块，且每块区域相互独立。

[0085] 参阅图8，上述隔离结构44可设置于堆栈结构40a的栅极缝43中，隔离结构44可以是在栅极缝隙43内填充绝缘材料以形成绝缘柱，绝缘柱的一端与刻蚀阻挡层30抵接，绝缘
柱的另一端可延伸至第二堆栈结构42a远离第一堆栈结构41a的表面上，并且绝缘柱可与第
二堆栈结构42a的表面平齐。

[0086] 参阅图15及图22，本实施例中对于半导体柱塞11在衬底10的设置位置不做具体要求；衬底10包括第一掺杂阱14，并且在第一掺杂阱14内设置有至少一处第二掺杂阱15，且第
一掺杂阱14与第二掺杂阱15掺杂类型相反。示例性的，第一掺杂阱14的掺杂类型为P型，第
二掺杂阱15的掺杂类型为N型，即衬底10上设置有P型掺杂区和N型掺杂区，并且第一掺杂阱
14的两侧各设置有一处第二掺杂阱15，并且隔离结构44垂直于衬底10的方向的投影位于第
二掺杂阱15内。

[0087] 第一掺杂阱14可与第一沟道结构61相对设置，且半导体柱塞11位于第一掺杂阱内14，半导体柱塞11的掺杂类型与第一掺杂阱14的掺杂类型相同。位于第一掺杂阱14两侧的
第二掺杂阱15内设置有导电柱塞131，导电柱塞131与第二掺杂阱15接触的区域形成欧姆接
触层132。

[0088] 具体地，第二掺杂阱15设置有插装导电柱塞131的第二通孔13，并且第二通孔13由衬底10的背侧(衬底10背离第一堆栈结构41a的一侧)延伸至衬底10的正面(衬底10朝向第
一堆栈结构41a的一侧)。导电柱塞131可以是采用金属钨制作的导电块，导电柱塞131与第
二掺杂阱15的接触面上形成欧姆接触层132，欧姆接触层132可降低导电柱塞131与第二掺
杂阱15之间的电阻。

[0089] 在上述实施例的基础上，本实施例提供的三维存储器还包括导电部件16，导电部件16位于衬底10的背面，并且导电部件16覆盖衬底10的背面；导电部件16朝向衬底10的一
侧与位于衬底10上的半导体柱塞11及导电柱塞131电性连接，导电部件16背离衬底10的一
侧可与外围器件电性连接。

[0090] 在上述实施例的基础上，三维存储器还包括设置在第二堆栈结构42a上的外围电路80以及位于外围电路80与第二堆栈结构42a之间的互连结构70。具体的，互连结构70设置
在第二堆栈结构42a远离衬底10的表面上，并且互连结构70朝向第二堆栈结构42a的一侧与
形成在第二堆栈结构42a中的漏极64电性连接，互连结构70远离第二堆栈结构42a的一侧与
外围电路80电性连接。其中，互连结构70包括若干层互连层，相邻两个互连层之间通过导电
插塞电连接；外围电路80包括基底以及形成在基底上的互补型金属氧化物半导体电路(简
称COMS电路)，COMS电路通过互连结构70与第二沟道结构62电性连接，以实现逻辑控制。

[0091] 图2为形成实施例一中所涉及的三维存储器的制作方法；图3至图22为形成实施例一中的三维存储器的各阶段结构示意图；下面结合图2至图22对实施例一中的三维存储器
的制作方法进行介绍。

[0092] 首先，执行步骤S100：如图3所示，提供衬底10，例如，衬底10可以由单晶硅制作而成，用于保护和支撑后续形成的叠层结构。

[0093] 接着，执行步骤S200：在衬底10上依次形成第一保护层20及刻蚀阻挡层30。示例性地，第一保护层20可视为叠层结构的一部分，第一保护层20包括依次沉积形成在衬底10上
的第一介电层21、替换层22及第二介电层23；其中，第一介电层21和第二介电层23的制作材
料包括但不限于氧化硅，替换层22在后续工艺中会被去除并被栅极层所替代(此栅极层为
最靠近衬底10的栅极层，可定义为第一栅极层)，故替换层22的材料可选择与第一介电层
21、第二介电层23之间具有较高刻蚀选择比的材料，示例性地，替换层22的制作材料包括但
不限于氮化钛。

[0094] 在衬底10上形成第一保护层20后，可在第一保护层20远离衬底10的一侧进行沉积形成刻蚀阻挡层30，此步骤形成的结构如图3所示。示例性地，刻蚀阻挡层30的制作材料包
括但不限于氧化铝制作，其厚度可设定为50nm；刻蚀阻挡层30为后续对第一保护层20中的
替换层22进行刻蚀时，防止对替换层22过渡刻蚀并损伤刻蚀阻挡层30远离衬底10一侧的叠
层结构；即在后续制作工艺中，在替换层22的位置形成第一栅极层25时，需要对替换层22进
行刻蚀以形成形成第一栅极层25的空腔，防止在刻蚀过程中，对第一保护层20中的第二介
电层23过分刻蚀，避免位于第二介电层23远离衬底一侧的叠层结构损伤。

[0095] 待衬底10形成有第一保护层20及刻蚀阻挡层30后，实施步骤S300：在衬底10上堆叠形成至少两个叠层结构，以及形成贯穿叠层结构的沟道孔50。

[0096] 示例性地，如图6所示，衬底10上依次堆叠有第一叠层结构41及位于第一叠层结构41上的第二叠层结构42，第一叠层结构41沿垂直于或者近似垂直于衬底10的方向进行刻蚀
形成第一沟道孔51，第二叠层结构42形成在第一叠层结构41远离衬底10的表面上，第二叠
层结构42沿垂直于或者近似垂直于衬底10的方向进行刻蚀形成第二沟道孔52，第二沟道孔
52与第一沟道孔51连通形成贯穿第二叠层结构42、第一叠层结构41并延伸至衬底10的沟道
孔50，且位于第一沟道孔51和第二沟道孔52的连接处，第一沟道孔51在径向上凸出第二沟
道孔52，便于第一沟道孔51和第二沟道孔52对位。

[0097] 在衬底10上形成叠层结构40的具体方式可以有多种，在一个可选地实施方式中，步骤S300包括：

[0098] 在第一保护层20上形成刻蚀阻挡层30后，在刻蚀阻挡层30上形成第一叠层结构41，此步骤形成的结构如图3所示。示例性地，在刻蚀阻挡层30上交替地沉积多个牺牲层和
多个绝缘层，这些牺牲层和绝缘层交替堆叠形成的结构即为第一叠层结构41；其中，绝缘层
的制作材料包括但不限于氧化硅，牺牲层的制作材料包括但不限于氮化硅，牺牲层在后续
过程相应的被栅极层所替代，以形成第一堆栈结构。制成牺牲层及绝缘层的工艺过程中可
以采用化学气相沉积法(CVD)、原子层沉积法(ALD)或其他合适的沉积方法，依次在衬底10
上沉积牺牲层及绝缘层。

[0099] 在衬底10上形成第一叠层结构41后，在第一叠层结构41形成贯穿第一叠层结构41的第一沟道孔51，且第一沟道孔51朝向衬底10的一端可延伸至衬底10的内部，以便于为后
续衬底10的背面进行减薄，并露出位于第一沟道孔51的底部的第一沟道结构61。

[0100] 示例性地，可沿垂直于或近似垂直于衬底10的方向，对多个牺牲层及多个绝缘层形成的第一叠层结构41、刻蚀阻挡层30及第一保护层20进行刻蚀，刻蚀停止在衬底10的内
部，形成第一沟道孔51。例如，可以采用干法刻蚀对第一叠层结构41、刻蚀阻挡层30及第一
保护层20进行刻蚀，并对衬底10进行部分刻蚀，以在衬底10内形成凹槽，即第一沟道孔51可
延伸至衬底10的内部。

[0101] 在第一叠层结构41形成第一沟道孔51后，在第一沟道孔51的底部形成第一填充层511，此步骤形成的结构如图4所示。示例性地，在第一沟道孔51内填充易刻蚀材料形成第一
填充层511，制作第一填充层511的刻蚀材料包括但不限于氧化硅，第一填充层511远离衬底
10的表面可凸出第一保护层20远离衬底10的表面，并低于刻蚀阻挡层30远离衬底10的表
面，以使后续形成在第一沟道孔51的第一沟道结构61的底部位于第一保护层20远离衬底10
的一侧。

[0102] 待第一沟道孔51的底部形成第一填充层511后，可继续在第一沟道孔51内填充牺牲材料以形成第一支撑层512，此步骤形成的结构如图5所示。示例性地，制作第一支撑层
512的牺牲材料包括但不限于多晶硅，第一支撑层512朝向衬底10的一端与第一填充层511
贴合，第一支撑层512远离衬底10的一端朝向第一叠层结构41远离衬底10的方向延伸。本实
施例中在第一沟道孔51内填充第一填充层511以及第一支撑层512，利用第一支撑层512及
第一填充层511的支撑作用，可防止在第一叠层结构41上方形成第二叠层结构42时，第一叠
层结构41出现变形，以提高三维存储器中各叠层结构依次堆叠的稳定性。

[0103] 进一步的，在第一沟道孔51内形成第一支撑层512后，为保证第一支撑层512的远离衬底10的表面与第一叠层结构41远离衬底10的表面位于同一水平面上，可对第一支撑层
512进行平坦化处理。例如，可对第一支撑层512的上表面进行化学机械抛光(CMP)，以使第
一叠层结构41的上表面和第一支撑层512的上表面平齐，提升形成在第一叠层结构41上的
第二叠层结构42的稳定性，降低各叠层结构倾斜或倾塌的可能。

[0104] 如图6所示，在第一沟道孔41内形成第一支撑层512后，在第一叠层结构41远离衬底10的表面和第一支撑层512远离衬底10的表面上形成第二叠层结构42。

[0105] 在第一叠层结构41形成有第二叠层结构42后，在第二叠层结构42内形成贯穿第二叠层结构42的第二沟道孔52，第二沟道孔52与第一沟道孔51连通在一起并形成贯穿第二叠
层结构42、第一叠层结构41的沟道孔50，沟道孔50靠近衬底10的一端延伸至衬底10内。示例
性地，沿垂直于或近似垂直于衬底10的方向对第二叠层结构42进行刻蚀；例如，采用干法刻
蚀，形成贯穿第二叠层结构42的第二沟道孔52，第二沟道孔52的下端与第一沟道孔51的上
端连通。

[0106] 待第二叠层结构42形成贯穿其的第二沟道孔52后，对位于第一沟道孔51内的第一支撑层512进行刻蚀去除，并保留位于第一沟道孔51内的第一填充层511；可在第一叠层结
构41中重新形成第一沟道孔51，从而实现第二沟道孔52与第一沟道孔51连通；即在整个叠
层结构40中重新形成沟道孔50。

[0107] 在衬底10上形成贯穿整个叠层结构40的沟道孔50后，实施步骤S400：在沟道孔50内形成沟道结构60，此步骤形成的结构如图7所示。示例性地，沟道结构60包括形成在第一
沟道孔51内的第一沟道结构61，以及形成在第二沟道孔52内的第二沟道结构62；第一沟道
孔51的内表面上依次形成有第一功能层61a、位于第一功能层61a内表面上的第一沟道层
61b；第二沟道孔52的内表面上依次形成有第二功能层62a、位于第二功能层62a内表面上的
第二沟道层62b。

[0108] 第一沟道结构61的底部形成在第一填充层511上，进而第一沟道结构61的底部与衬底10之间夹设有第一填充层511，第二沟道结构62形成在第一沟道结构61的上方，且第一
沟道层61b和第二沟道层62b连接，第一功能层61a与第二功能层62a连接。

[0109] 上述功能层包括但不限于阻挡介质层、电荷存储层和隧穿介质层；阻挡介质层与沟道孔50的内侧壁以及位于沟道孔50内的衬底10接触，即阻挡介质层位于功能层的三层结
构中的最外层，隧穿介质层位于最内层，电荷存储层位于阻挡介质层和隧穿介质层之间。

[0110] 其中，隧穿介质层的制作材料可以是绝缘材料，包括但不限于氧化硅、氮化硅、氮氧化硅或上述材料的组合。电荷存储层用于存储电荷，电荷存储层的制作材料包括但不限
于氮化硅、氮氧化硅、或氧化硅和氮化硅的组合、或上述材料的组合。阻挡介质层可以为绝
缘材料层，例如，阻挡介质层的制作材料可以是氧化硅或者氮化硅等。沟道层的制作材料包
括但不限于多晶硅。

[0111] 可理解的是，功能层及沟道层可以采用化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)和其他合适的方法制备而成。并且在第一沟道孔51形成第一
沟道结构61后及第二沟道孔52形成第二沟道结构62后，还可在第一沟道层61b及第二沟道
层62b内设置有沟道填充层63，沟道填充层63可分别对第一沟道结构61和第二沟道结构62
形成有效支撑。

[0112] 在一些实施例中，在沟道孔50内形成沟道结构60之后，还包括：对各叠层结构40中的牺牲层替换成栅极层，并形成堆栈结构40a。具体的，在多个牺牲层和多个绝缘层形成的
第二叠层结构的表面进行刻蚀并形成贯穿第一叠层结构、第二叠层结构的栅极缝隙43，此
结构如图8所示。示例性地，可在第二叠层结构的表面上形成光致抗蚀剂掩膜，然后进行各
向异性刻蚀，各向异性刻蚀可以采用干法刻蚀，干法刻蚀包括离子铣蚀刻、等离子蚀刻、反
应离子蚀刻及激光烧蚀等；例如，通过控制刻蚀时间，使得刻蚀在刻蚀阻挡层的表面附近停
止以形成延伸至刻蚀阻挡层的栅极缝隙；最后通过溶剂中溶解或灰化去除光致抗蚀刻剂掩
膜。

[0113] 如图9所示，栅极缝隙43作为刻蚀剂通道，刻蚀剂去除第一叠层结构41和第二叠层结构42中的牺牲层从而形成空腔；例如，在湿法刻蚀中使用刻蚀溶液作为刻蚀剂，将第一叠
层结构41和第二叠层结构42浸没在刻蚀溶液中；使牺牲层的端部曝露于栅极缝隙中，牺牲
层可接触到蚀刻液，由于蚀刻剂具有选择性，可去除牺牲层。

[0114] 在上述的湿法刻蚀步骤之后，利用栅极缝隙作为沉积通道，并采用原子层沉积法在栅极缝隙和空腔中填充导电材料以形成栅极层，再对形成在栅极缝隙内导电材料填充层
进行蚀刻重新形成栅极缝隙，即第一叠层结构41形成第一堆栈结构41a，第二叠层结构42形
成第二堆栈结构42a，可在衬底10上形成堆栈结构40a。进一步的，参阅图9，在栅极缝隙43内
形成隔离结构44；具体的，在栅极缝隙43内沉积有氧化硅而形成绝缘柱，绝缘柱可将堆栈结
构40a分成多个相对独立的区域。

[0115] 在一些实施例中，在沟道孔50内形成沟道结构60之后，或者在堆栈结构40a中形成隔离结构44之后，还包括：在第二堆栈结构42a远离第一堆栈结构41a的端部形成漏极64，且
漏极64与第二堆栈结构42a的第二沟道层62b电性连接；此步骤形成的结构如图10所示。具
体的，漏极64形成在第二叠层结构42a的沟道填充层63内并与第二沟道层62b电性连接，可
对位于第二沟道结构62中的沟道填充层63进行刻蚀并形成凹陷，并在凹陷处沉积导电材料
以形成漏极64，且漏极64与第二沟道层62b部分连接，以使漏极64与沟道结构60电性连接。

[0116] 在一些实施例中，在第二堆栈结构42a上形成漏极64后，还包括：可将外围电路80与第二堆栈结构42a中的第二沟道结构62远离衬底10的一端电性连接，此步骤形成的结构
如图11所示；示例性地，在第二堆栈结构42a的表面形成互连结构70，互连结构70位于第二
堆栈结构42a远离衬底10一侧，并与漏极64电性连接，再将外围电路80形成在互连结构70远
离第二堆栈结构42a的一侧，且外围电路80通过互连结构70与第二沟道结构62电性连接。

[0117] 如图12所示，当第二沟道结构62通过互连结构70与外围电路80电性连接之后，以及在对衬底10的背面进行刻蚀形成第一通孔12之前，还包括：对衬底10的背面进行减薄，可
将第一填充层511露出，然后再对第一填充层511进行刻蚀去除，以形成贯穿至第一沟道结
构61的刻蚀通道。

[0118] 对衬底10进行减薄后，实施步骤S500：衬底10上形成贯穿衬底10的第一通孔12，且第一通孔12与沟道结构60朝向衬底10的一端正对设置，此步骤形成的结构如图13所示。

[0119] 示例性地，在衬底10的背面与第一沟道结构61的底部相对位置进行刻蚀，并形成贯穿衬底10的第一通孔12。第一通孔12与第一填充层511正对设置，并且第一通孔12连通至
第一填充层511的朝向衬底10的表面；利用第一通孔12可对第一填充层511进行刻蚀，以去
除位于衬底10内的第一填充层511，从而形成连通至第一沟道结构61的底部的刻蚀通道。例
如，可利用干法刻蚀对衬底10进行刻蚀以形成贯穿衬底10的第一通孔12，利用第一通孔12
作为刻蚀通道继续对第一填充层511进行刻蚀以去除第一填充层511，进而将第一沟道结,
61的底部暴露在形成的刻蚀通道内。

[0120] 在衬底10上形成贯穿至第一沟道结构61的第一通孔12后，实施步骤S600：在第一通孔12内形成与第一沟道层61b电性连接的半导体柱塞11，此步骤形成的结构如图14所示。
示例性地，在第一通孔12内形成半导体柱塞11，且半导体柱塞11与第一沟道层61b电性连接
在一起，具体地可包括以下步骤：

[0121] 在衬底10上形成贯穿至第一沟道结构61的底部的刻蚀通道后，可首先去除位于第一沟道结构61的底部的第一功能层61a及第一沟道层61b；再进一步对位于第一沟道孔51的
侧壁上的第一功能层61a进行部分刻蚀，以使位于第一沟道孔51的内侧壁上的第一沟道层
61b凸出第一功能层61a，此步骤形成的结构可参阅图13。

[0122] 最后，在第一通孔12内沉积导电材料形成与位于第一沟道孔51的内侧壁上的部分第一沟道层61b电性连接的半导体柱塞11。例如，制作半导体柱塞11的材料可以是掺杂多晶
硅或者多晶硅，半导体柱塞11的一端与第一沟道层61b电性连接，另一端可与衬底10电性连
接，进而将衬底10与第一沟道层61b电性连接在一起。

[0123] 在一些实施例中，在衬底10与沟道结构60之间形成半导体柱塞11后，实施步骤S700：在第一保护层20内形成最靠近衬底10的栅极层，即在第一保护层20内形成第一栅极
层25；示例性地，在第一保护层20内形成第一栅极层25，可包括以下步骤：

[0124] 在衬底10内形成第二通孔13，且第二通孔13与第一通孔12错位设置，此步骤形成的结构如图15所示。示例性地，衬底10包括第一掺杂阱14和第二掺杂阱15，相应的，第一掺
杂阱14为P型掺杂区域，第二掺杂阱15为N型掺杂区域，且N型掺杂区域位于P型掺杂区域内；
可对N型掺杂区域进行开口以形成第二通孔13，第二通孔13可贯穿衬底10并延伸至第一保
护层20表面。

[0125] 在衬底10上形成第二通孔13后，利用第二通孔13对去除第一保护层的替换层以形成第一空腔24，此步骤形成的结构如图17所示。示例性地，首先利用第二通孔13对第一保护
层20进行垂向刻蚀，并且刻蚀停止在第二介电层23表面以形成刻蚀通道，此步骤形成的结
构如图16所示；再利用形成的刻蚀通道对部分第一保护层20进行横向，以去除部分第一保
护层20中的结构层，并在第一保护层20内形成第一空腔24，此步骤形成的结构如图17所示。

[0126] 例如，可利用刻蚀通道去除第一保护层20中的替换层22以形成第一空腔24，第一空腔24形成在第一介电层21和第二介电层23之间。由于本申请实施例中的第一填充层511
远离衬底10的表面低于刻蚀停止层30远离衬底10的表面；即形成在沟道孔50内的第一沟道
结构60的底部位于第一保护层20远离衬底10的一侧，可防止对第一保护层20进行刻蚀时损
伤位于第一沟道孔51的内侧壁上的第一沟道结构61。

[0127] 在第一保护层20内形成第一空腔24后，可在第一空腔24内形成与衬底10绝缘的栅极层，即在第一空腔24内形成最靠近衬底10的第一栅极层25，第一栅极层25形成底部选择
门；示例性地，可包括以下步骤；

[0128] 如图18所示，在第一保护层20形成第一空腔24后，可在衬底10的裸露在外的背面以及在第一空腔24内分别沉积氧化硅形成第一绝缘防护层241，即可在衬底10的背面、第二
通孔13的内壁以及第一空腔24的表面形成第一绝缘防护层241，以使后续形成在第一空腔
24内的第一栅极层21与衬底10绝缘，同时可避免第二通孔13的内壁上沉积有导电材料。

[0129] 在第一空腔24内形成第一绝缘防护层241后，对第一空腔24进行沉积钨，或者依次沉积氮化钛或者钨以形成第一栅极层25，此步骤形成的结构如图19所示。

[0130] 在部分第一空腔24内形成有第一栅极层25后，此时，位于衬底10的背面及位于第二通孔13的内壁上还附带有第一绝缘防护层241，还需要对位于衬底10的背面及第二通孔
13内壁上的第一绝缘防护层241进行去除，此时剩余在第一空腔24内的第一绝缘防护层241
可作为第一介电层21和第二介电层23的一部分，介电层可与第一绝缘防护层241采用相同
的材料制作。此步骤形成的结构如图20所示。

[0131] 去除位于衬底的背面以及第二通孔13内壁上的第一绝缘防护层241之后，可在剩余第一空腔24内填充氧化硅形成第一隔离层242，此步骤形成的结构如图21所示；示例性
地，第一隔离层242远离第二介电层23的一侧可与衬底10的正面平齐，即可在第一空腔24位
于第二通孔13处填充绝缘材料形成第一隔离层242，第一隔离层242与第二通孔13连通，以
使形成在第二空腔24内的第一栅极层25与后续形成在第二通孔13内的导电柱塞131绝缘。

[0132] 如图22所示，在第一空腔24填充氧化硅形成第一隔离层242后，可在第二通孔13内依次沉积导电材料形成欧姆接触层132及导电柱塞131，即可在衬底10的第二通13内形成导
电柱塞131以及位于导电柱塞131与衬底10之间的欧姆接触层132。

[0133] 例如，可在第二通孔13的内壁上沉积氮化钛形成欧姆接触层132，在欧姆接触层132与第一隔离层242形成的空间内沉积钨以形成导电块。本实施例在第二通孔13内形成导
电柱塞131以及位于导电柱塞131与衬底10之间的欧姆接触层132，可降低导电柱塞131与衬
底10的N型掺杂区之间的电阻。

[0134] 在衬底10上形成导电柱塞131后，可在衬底10的背面形成导电部件16，导电部件16可以是导电垫，并且导电垫与衬底10的背面贴合，且导电垫分别与形成在衬底10的半导体
柱塞11以及导电柱塞131接触与衬底电性连接，此步骤形成的结构如图1所示。

[0135] 本发明实施例提供的三维存储器的制作方法，其在衬底10的背面形成与第一沟道结构61相对的第一通孔12，并且在第一通孔12内形成与第一沟道结构61接触的半导体柱塞
11，从而第一沟道层61b通过半导体柱塞11与衬底10接触并形成电连接。本实施例采用在衬
底10的背面形成与沟道结构60电性连接的半导体柱塞11，无需采用正面刻蚀对沟道结构的
底部进行刻蚀，以使沟道层暴露并与衬底电连接在一起；可避免损伤位于第二沟道孔与第
一沟道孔连接处的功能层，进而提高三维存储器的存储功能的良率及可靠性。

[0136] 实施例二

[0137] 图23为本发明实施二中的三维存储器的结构示意图；需表明的是：本实施例二中所提供的三维存储器的结构与实施例一提供的三维存储器的结构相同之处，不再赘述。实
施例二所提供的三维存储器的结构与实施例一中的所提供的三维存储器的不同之处在于，
在本实施例二中，刻蚀阻挡层30与衬底10之间设置有最靠近衬底10的栅极层(即实施例一
中的位于衬底10与刻蚀阻挡层30之间的第一栅极层25)，且第一沟道结构61穿过最靠近衬
底10的栅极层并延伸至衬底10内，并且最靠近衬底10的栅极层的两侧设置有半导体层26。

[0138] 如图23所示并结合图30，衬底10与第一沟道结构61相对的区域设置有半导体柱塞11。示例性地，衬底10可在中间区域设置有多个第一通孔12，每个第一通孔12均对应一个第
一沟道结构61，且第一沟道结构61相对衬底10的一端可延伸至第一通孔12内，即穿过第一
栅极层25的第一沟道结构61还穿过部分厚度的衬底10，也就是说第一沟道结构61的底部位
于衬底10内。

[0139] 第一通孔12内设置有半导体柱塞11，半导体柱塞11与衬底10保持接触，即半导体柱塞11与衬底10电性连接，半导体柱塞11朝向第一沟道结构61的一端与第一沟道层61b电
性连接，以使第一沟道层61b与衬底10电性连接并形成回路。

[0140] 本实施例提供的三维存储器，其在衬底10的背面设置有贯穿其的第一通孔12，利用第一通孔12从衬底10的背侧对第一沟道结构61的底部进行刻蚀开口，并在第一通孔12内
设置有与第一沟道层61b电性连接的半导体柱塞11，可避免出现利用沟道孔作为刻蚀通道
对沟道结构的底部进行正面刻蚀时，损伤位于第二沟道孔与第一沟道孔连接处的功能层的
现象，进而提高三维存储器的存储功能的良率及可靠性。

[0141] 同样的，为提升半导体柱塞11与第一沟道层61b的连接稳定性，本实施例二中可参照实施例一中，将第一沟道层61b沿垂直于衬底10的方向上凸出于第一功能层61a设置。例
如，可利用第一通孔12作为刻蚀通道去除位于第一沟道孔51底部的第一沟道结构61，并对
位于第一沟道孔51的内侧壁的第一功能层61a进行刻蚀，以使第一功能层61a内侧壁上的第
一沟道层61b凸出于第一功能层61a，第一沟道层61b凸出第一功能层61a的部分与半导体柱
塞11电性连接。

[0142] 另外，半导体柱塞11可采用但不限于多晶硅或者掺杂多晶硅制作，对于第一沟道层61b凸出第一功能层61a的部分，其凸出第一功能层61a的长度可大于50nm，以保证第一沟
道层61b与半导体柱塞11的电性连接的稳定性。

[0143] 本实施例中位于刻蚀阻挡层30以下且最靠近刻蚀阻挡层30的三个栅极层作为底部选择开关，并且在第一保护层20内形成供读写电流通过的导流通道，此导流通道可以是
形成在第一保护层内的第一栅极层25。

[0144] 示例性地，参阅图34，第一保护层20内设置有最靠近衬底10的栅极层及半导体层26，半导体层26包裹最靠近衬底10的栅极层，为便于描述本实施例，本实施例将最靠近衬底
的栅极层称为第一栅极层25。半导体层26包括第一表层243和第二表层244，并且第一表层
243位于第一栅极层25朝向衬底10的一侧，第二表层243位于第一栅极层25背向衬底10的一
侧。即第一栅极层25位于第一表层243和第二表层244之间，并且第一表层243与衬底10之间
设置有第一介电层21，第二表层244与刻蚀阻挡层30之间设置有第二介电层23，以使半导体
层26分别与衬底10、刻蚀阻挡层30保持电性绝缘。

[0145] 半导体层26包裹第一栅极层25，并且第一栅极层25与半导体层26电性连接。为使第一沟道结构61穿过第一保护层20并可朝向衬底10延伸，第一保护层20及其内部的第一栅
极层25、半导体层26均设置有与第一沟道结构61相配合的开口，以使第一沟道结构61朝向
衬底10的一端可延伸至衬底10内部。

[0146] 第一栅极层25与第一沟道结构61相对的位置设置有缺口，第一沟道层61b暴露在缺口内，半导体层26设置有与缺口相配合的第一延伸部，第一延伸部可嵌设在缺口内，且第
一延伸部并与第一沟道层61b电性连接；也就是说第一表层243和第二表层244靠近缺口的
位置均可延伸至缺口内，位于缺口内的第一表层243和第二表层244连接在一起并形成第一
延伸部；第一栅极层25可通过第一延伸部与第一沟道层61b电性连接。

[0147] 可理解的是，第一保护层20可采用但不限于氧化硅制作，可对第一保护层20部分结构层进行刻蚀，以在第一保护层20内形成容纳第一栅极层25和半导体层26的空腔，半导
体层26及第一栅极层25可设置在上述空腔内；其中，第一栅极层25的制作材料包括但不限
于钨，半导体层26的制作材料包括但不限于多晶硅。

[0148] 图24为形成实施例二中所涉及的三维存储器的制作方法，图25至图37为形成实施例二中的三维存储器的各阶段结构示意图。

[0149] 如图24所示，本发明实施例还提供了形成实施例二中所涉及的三维存储器的制作方法，其包括以下步骤：

[0150] 步骤S100’：提供衬底10，例如，衬底10可以由单晶硅制作而成，用于保护和支撑后续形成的叠层结构。

[0151] 步骤S200’：在衬底10上依次形成第一保护层20和刻蚀阻挡层30，此步骤实施过程与实施例一中的步骤S200相同，此处不再赘述。

[0152] 待衬底10形成有第一保护层20及刻蚀阻挡层30后，实施步骤300’：在衬底10上形成至少两个叠层结构，两个叠层结构分别为第一叠层结构41和第二叠层结构42，以及形成
贯穿叠层结构40的沟道孔50。步骤S300’实施过程与实施例一中步骤S300实施过程相同部
分不再赘述。

[0153] 其中，步骤S300’实施过程与实施例一中步骤S300的区别在于，如图25所示：本实施例中在第一叠层结构41形成第二叠层结构42之前，第一沟道孔51的底部未设置有第一填
充层；本实施例中仅在第一沟道孔51内形成有第一支撑层512，即第一支撑层512的底部位
于衬底10内，以使形成的第一沟道结构61的底部位于衬底10内。

[0154] 在第一叠层结构41上形成有第二叠层结构42后，本实施例在第二叠层结构42内形成贯穿第二叠层结构42的第二沟道孔52。示例性地，沿垂直于或近似垂直于衬底10的方向
对第二叠层结构42进行刻蚀；例如，采用干法刻蚀，形成贯穿第二叠层结构42的第二沟道孔
52；第二沟道孔52的下端与第一沟道孔51的上端连通。待第二叠层结构42形成贯穿其的第
二沟道孔52后，对位于第一沟道孔51内的第一支撑层512进行刻蚀去除，可在叠层结构40中
重新形成第一沟道孔51，从而实现贯穿整个叠层结构40的沟道孔50。

[0155] 在衬底10上形成贯穿叠层结构40、刻蚀阻挡层30及第一保护层20的沟道孔50后，实施步骤S400’：在沟道孔50内形成沟道结构60，此步骤形成的结构如图26所示；需要说明
的是本实施例与实施例一中的步骤S400的不同之处：

[0156] 本实施例二中在沟道孔50内的沟道结构60，沟道结构60靠近衬底的一端可穿过第一保护层20，并延伸至衬底10的内部，即第一沟道结构61的底部与衬底10贴合；相比实施例
一中的第一沟道结构，本实施例二中的第一沟道结构61的底部与衬底10之间未设置有第一
填充层511，以便于后续对第一沟道结构61的底部进行快速刻蚀。

[0157] 参阅图26，在沟道孔50内形成沟道结构60后，并在实施步骤S500’之前，还包括：在叠层结构40上形成贯穿其的栅极缝隙43，并利用栅极缝隙43作为刻蚀通道及沉积通道，将
叠层结构40中的牺牲层替换成栅极层，以形成堆栈结构40a，即将第一叠层结构41形成第一
堆栈结构41a,第二叠层结构42形成第二堆栈结构42a。进一步的，在衬底10上形成堆栈结构
40a后，并在栅极缝隙43中填充绝缘材料以形成隔离结构44，其中隔离结构44的一端延伸至
刻蚀阻挡层30，另一端延伸至第二堆栈结构42a远离衬底10的表面，此步骤形成的结构如图
27所示。

[0158] 在堆栈结构40a中形成隔离结构44后，并在实施步骤S500’之前，还包括：在第二堆栈结构42a远离第一堆栈结构41a的端部形成漏极64，且漏极64与第二堆栈结构42a的第二
沟道层62b电性连接；此步骤形成的结构如图28所示。

[0159] 在第二堆栈结构40a中形成漏极64后，并在实施步骤S500’之前，还包括：将外围电路80与叠层结构40中的第二沟道结构62远离衬底10的一端电性连接，此步骤形成的结构如
图29所示。示例性地，在第二堆栈结构42a的表面形成互连结构70，互连结构70位于第二堆
栈结构42a远离衬底10一侧，互连结构70并与漏极64电性连接，再将外围电路80形成在互连
结构70远离第二堆栈结构42a的一侧，且外围电路80通过互连结构70与第二沟道结构62电
性连接。

[0160] 以及，在一些实施例中，在将外围电路80与第二沟道结构62电性连接后，并在实施步骤S500’之前，还包括：对衬底10的背面进行减薄，可将第一沟道结构61的底部露出或者
去除第一沟道结构61的底部的第一功能层61a及第一沟道层61b，为后续对位于第一沟道孔
51侧壁上的第一功能层61a进行刻蚀提供便利，并且形成部分第一沟道层61a凸出第一功能
层61a。

[0161] 在对衬底10进行减薄后，实施步骤S500’：衬底10形成贯穿衬底10的第一通孔12，第一通孔12与第一沟道结构61靠近衬底10的一端正对设置；此步骤形成的结构如图30所
示。示例性地，在衬底10的背面与第一沟道结构61的底部相对位置进行刻蚀，并形成贯穿衬
底10的第一通孔12。例如，可将衬底10的背面预刻蚀位置与各第一沟道结构61的底部正对
后，可利用干法刻蚀对衬底10进行刻蚀以形成贯穿衬底10的多个第一通孔12。

[0162] 在衬底10上形成贯穿至沟道结构60的第一通孔12后，实施步骤S600’：在第一通孔12内形成与沟道层62电性连接的半导体柱塞11，此步骤形成的结构如图31所示。

[0163] 例如，在衬底10上形成贯穿至第一沟道结构61的底部的第一通孔12后，可首先去除位于第一沟道结构61的底部的第一功能层61a及第一沟道层61b；再进一步对位于第一沟
道孔51的侧壁上的第一功能层61a进行部分刻蚀，以使位于第一沟道孔51的内侧壁上的第
一沟道层61b凸出第一功能层61a，此步骤形成的结构参阅图30所示。再者，在第一通孔12内
沉积导电材料形成与部分第一沟道层61b电性连接的半导体柱塞11，此步骤形成的结构如
图31所示。

[0164] 在一些实施例中，在衬底10与沟道结构60之间形成半导体柱塞11后，实施步骤700’：在第一保护层20内形成第一栅极层25及包裹第一栅极层的半导体层26，以形成供读
写电流通过的导电通道。示例性地，可包括以下步骤：

[0165] 在衬底10上形成第二通孔13，且第二通孔13与第一通孔12错位设置，此步骤形成的结构如图31所示。示例性地，衬底10包括第一掺杂阱14和第二掺杂阱15，相应的，第一掺
杂阱14为P型掺杂区域，第二掺杂阱15为N型掺杂区域，且N型掺杂区域位于P型掺杂区域内；
可对N型掺杂区域进行开口以形成第二通孔13，半导体柱塞11可形成在P型掺杂区域。本实
施例可对N型掺杂区域进行开口，以形成贯穿衬底10并延伸至第一介电层21的表面的第二
通孔13。

[0166] 在衬底10上形成连通至第一介电层21表面的第二通孔13后，利用第二通孔13对部分第一保护层20进行刻蚀以形成第一空腔24，此步骤形成的结构如图32所示。

[0167] 例如，第二通孔13的一端可延伸至第二介电层23的表面，并形成刻蚀通道；利用第二通孔作为刻蚀通道可对第一保护层20中的替换层22进行刻蚀，以去除替换层22并在第一
保护层20内形成第一空腔24，即第一空腔24位于第一介电层21和第二介电层23之间。

[0168] 在第一保护层20形成第一空腔24后，在第一空腔24内形成与衬底10绝缘的半导体层26，且第一栅极层25位于半导体层26内，并且半导体层26与沟道层62电性连接；示例性地
可包括以下步骤：

[0169] 如图33所示，在第一保护层20形成第一空腔24后，可利用第一空腔24作为刻蚀通道，并对与第一空腔24相对的第一沟道结构61的内侧壁进行刻蚀，以去除部分位于第一沟
道孔51侧壁上的第一功能层61a以形成缺口，并且部分第一沟道层61b曝露在缺口内。

[0170] 如图34所示，在第一沟道结构61上形成与第一空腔24相对的缺口后，可在衬底10的背面以及第一空腔24内沉积多晶硅形成半导体层26，部分半导体层26形成在衬底10的背
面上以及第二通孔13的内壁上；位于第一空腔24内的部分半导体层26形成在第一介电层
21、第二介电层23的表面上，部分形成在第一介电层21上的半导体层为第一表层243，部分
形成在第二介电层23上的半导体层26为第二表层244，并且第一表层243和第二表层244均
延伸至缺口内并形成第一延伸部，以使半导体层26与第一沟道层61b电性连接。

[0171] 如图35所示，在第一空腔24内形成半导体层26后，在第一空腔24内继续沉积导电材料，形成与半导体层26贴合并电性连接的第一栅极层25；例如，可在第一空腔24内沉积有
钨，并在第一表层243与第二表层244之间形成第一栅极层25。

[0172] 如图36所示，在第一空腔24内形成半导体层26、第一栅极层25后，对于第一栅极层25和半导体层26靠近第二通孔13的一端进行部分刻蚀，以使其的端部距离第一介电层21靠
近第二通孔13的一端具有一定距离，避免第一栅极层25与半导体层26靠近第二通孔13的一
端与衬底10电性连接；同时，去除衬底10背侧以及第二通孔13内壁上的多晶硅层；以使第一
栅极层25及半导体层25与衬底10绝缘。

[0173] 如图37所示，为使第一栅极层242及半导体层26与衬底10保持绝缘，可在第一空腔24位于第二通孔13处的位置填充绝缘材料以形成第二隔离层245。本实施例可根据第一栅
极层242、半导体层26在靠近第二通孔13处的布置情况，也可对未填充有导电材料的剩余空
腔填充氧化硅形成第二隔离层245，且第二隔离层245可填充第二通孔13，并且第二隔离层
245远离第二介电层23的一侧可与衬底10的背面平齐。

[0174] 在第一空腔24内填充有第二隔离层245后，可在衬底10的背面形成导电部件16，导电部件16可以是导电垫，且导电垫可与衬底10的背面贴合，且导电垫与位于衬底10上的半
导体柱塞11电性连接，此步骤形成的结构如图23所示。

[0175] 实施例三

[0176] 图38为本发明实施例三提供的三维存储器的结构示意图；如图38所示，本实施例提供的三维存储器包括衬底10以及依次设置在衬底10上的第一堆栈结构41a和第二堆栈结
构42a，其中，第一堆栈结构41a位于衬底10上，第二堆栈结构42a位于第一堆栈结构41a上，
且第一堆栈结构41a设置有垂直于其的第一沟道结构61，且第一沟道结构61靠近衬底10的
一端可延伸至衬底10的表面，第一沟道结构61远离衬底10的一端与第二沟道结构62电性连
接。

[0177] 对于第一沟道结构61和第二沟道结构62的结构此处不再赘述，可理解的是，第一堆栈结构41a和第二堆栈结构42a还包括垂直其的隔离结构44，以及在第二沟道结构62远离
衬底10的一侧设置有漏极64，漏极64位于沟道填充层63上，且部分漏极64与第二沟道层62b
电性连接，漏极64朝向外围电路80的一侧与互联结构70电性连接。

[0178] 进一步的，本实施例提供的三维存储器还包括外围电路80以及位于外围电路80与第二堆栈结构62之间的互连结构70。具体的，互连结构70设置在第二堆栈结构42a远离衬底
10的表面上，并且互连结构70朝向第二堆栈结构42a的一侧与形成漏极64电性连接，互连结
构70远离第二堆栈结构42a的一侧与外围电路80电性连接。

[0179] 其中，互连结构70包括若干层互连层，相邻两个互连层之间通过导电插塞电连接；外围电路包括基底以及形成在基底上的互补型金属氧化物半导体电路(简称COMS电路)，外
围电路80通过互连结构70与第二沟道结构42a电性连接，以实现逻辑控制。

[0180] 结合图43，本实施例中提供的三维存储器还包括半导体层26，半导体层26穿过最靠近衬底10的栅极层，并且半导体层26可与衬底10接触，半导体层26还在平行于衬底10的
方向上穿过第一功能层61a，并与第一沟道层61b接触。

[0181] 具体地，第一叠层结构41a靠近衬底10的一侧设置有刻蚀阻挡层30，刻蚀阻挡层30朝向衬底10的一侧与衬底10之间设置有半导体层26以及位于最靠近衬底的栅极层(第一栅
极层25)，且半导体层26包裹第一栅极层25，且第一栅极层25与半导体层26绝缘。

[0182] 半导体层26设置有与第一沟道结构61相配合的开口，第一沟道结构61朝向衬底10的一端可穿过开口并延伸至衬底10的表面，且第一沟道结构61的底部与衬底10的表面接
触；半导体层26可分别与第一沟道层61b以及衬底10接触，可将第一沟道层61b与衬底10连
接在一起并形成回路。

[0183] 为进一步提升衬底10的导电性，本实施例在衬底10上设置有导电柱塞131，导电柱塞131与衬底10之间设置有欧姆接触层132，以提升导电柱塞131与衬底10之间的电性导通
效率。

[0184] 具体地，结合图48及图55，衬底10包括第一掺杂阱14和第二掺杂阱15，相应的，第一掺杂阱14为P型掺杂区域，第二掺杂阱15为N型掺杂区域，且N型掺杂区域位于P型掺杂区
域内；第二通孔13位于衬底10的N型掺杂区，第二通孔13内设置有导电块以形成导电柱塞
131，导电柱塞131的制作材料包括不限于钨。

[0185] 为降低衬底10的N型掺杂区域与导电柱塞131之间的阻抗，可在导电柱塞131与衬底10的N型掺杂区域的接触面上设置有欧姆接触层132，部分半导体层26可连接至衬底10的
N型掺杂区，以使半导体层26与导电柱塞131电性连接。

[0186] 半导体层252不仅与导电柱塞131电性连接，而且还与第一沟道结构61的第一沟道层61b电性连接。第一沟道结构60包括设置在第一沟道孔51内的第一功能层61a以及设置在
第一功能层61a内的第一沟道层61b；第一功能层61a靠近开口处设置有缺口，以使第一沟道
层61b部分暴露在缺口内。半导体层26靠近缺口的位置处设置有第一延伸部，第一延伸部可
嵌设在缺口内，并且第一延伸部与第一沟道层61b的外侧面电性连接，可将导电柱塞131与
第一沟道层61b电性连接在一起。

[0187] 本实施例提供的三维存储器，其在衬底10的背面设置有贯穿其的第二通孔13，并在第二通孔13内设置有导电柱塞131，同时，在堆栈结构40a靠近衬底10的一侧设置有与第
一沟道结构61的第一沟道层61b电性连接的半导体层26，半导体层26将导电柱塞131以及第
一沟道层61b电性连接在一起并形成回路；可避免出现利用沟道孔作为刻蚀通道对沟道结
构的底部进行正面刻蚀时，损伤位于第二沟道孔与第一沟道孔连接处的功能层的现象，进
而提高三维存储器的存储功能的良率及可靠性。

[0188] 在上述实施例的基础上，半导体层26内还设置有与其绝缘的最靠近衬底10的栅极层，以形成底部选择门，为便于描述本实施例，本实施例中最靠近衬底的栅极层称为第一栅
极层25。示例性地，半导体层26包括第一表层243和第二表层244，其中，第一表层243位于第
一栅极层25与衬底10之间，第二表层244与第一表层243相对。半导体层26与第一栅极层25
之间设置有绝缘隔离层，且绝缘隔离层包括第一绝缘层246和第二绝缘层247；第一绝缘层
246位于第一表层243与第一栅极层25之间，第二绝缘层247位于第二表层244与第一栅极层
25之间。其中，半导体层26的制作材料包括但不限于多晶硅，第一绝缘层246和第二绝缘层
247采用绝缘材料制作，绝缘材料包括但不限于氧化硅。

[0189] 第一栅极层25设置在第一绝缘层246和第二绝缘层247之间，并且第一栅极层25与半导体层26绝缘，第一栅极层25的制作材料包括但不限于钨。可知，第一沟道结构61需穿过
半导体层26、第一绝缘层246、第二绝缘层247以及第一栅极层25并延伸至衬底10的表面，位
于开口处的第一绝缘层246和第二绝缘层247包裹第一栅极层25，以使第一栅极层25与半导
体层26绝缘。

[0190] 进一步的，在叠层结构40与衬底10之间形成半导体层26，以及在半导体层26内形成第一栅极层25的过程中，需要对设置在叠层结构40与衬底10之间形成容纳上述半导体层
26的空腔。

[0191] 为防止在形成容纳上述半导体层26的空腔过程中对部分叠层结构40造成损伤，本实施例在叠层结构40包括刻蚀阻挡层30，刻蚀阻挡层30位于第一栅极层25远离衬底10的一
侧，并且第一栅极层25与刻蚀阻挡层30之间设置有第二表层244以及第二绝缘层247，以使
第一栅极层25与刻蚀阻挡层30之间绝缘。

[0192] 刻蚀阻挡层30的制作材料包括但不限于氧化铝，半导体层26与刻蚀阻挡层30之间设置有第二介电层23，第二介电层23可采用绝缘材料制作，其包括但不限于氧化硅制作；本
实施例在半导体层26与刻蚀阻挡层30之间设置有第二介电层23，以使半导体层26与刻蚀阻
挡层30之间保持绝缘。

[0193] 如图39所示为本实施例三所涉及的三维存储器的制作方法的流程示意图；图40至图55为形成实施例三所涉及的三维存储器的各阶段示意图。

[0194] 如图39所示，本发明实施例还提供了形成实施例三中所涉及的三维存储器的制作方法，其包括以下步骤：

[0195] 步骤S100”：提供衬底10，例如，衬底10可以由单晶硅制作而成，用于保护和支撑后续形成的叠层结构。

[0196] 步骤S200”：在衬底10上依次形成第一保护层20和刻蚀阻挡层30，此步骤实施过程与实施例一中的步骤S200相同，此处不再赘述。

[0197] 待衬底10形成有第一保护层20及刻蚀阻挡层30后，实施步骤S300”：在衬底10上形成至少两个叠层结构，两个叠层结构分别为第一叠层结构41和形成在第一叠层结构41上的
第二叠层结构42；以及形成贯穿整个叠层结构40的沟道孔50，步骤S300”实施过程与实施例
一中步骤S300实施过程基本相同，对于两者相同部分步骤S300”不再赘述。

[0198] 其中，步骤S300”实施过程与实施例一中步骤S300的区别在于，如图40所示：本实施例中形成在第一叠层结构41的第一沟道孔51延伸至衬底10的表面，即第一沟道孔51靠近
衬底10的一端贯穿第一叠层结构41、刻蚀阻挡层30以及第一保护层20并延伸至衬底10的表
面。

[0199] 另外，如图41所示：本实施例在第一叠层结构41形成第二叠层结构42之前，第一沟道孔51内可沉积牺牲材料形成第一支撑层512，且在第一支撑层512与衬底10之间设置有第
二支撑层513，第二支撑层513的制作材料包括但不限于钨，第一支撑层512的制作材料包括
但不限于多晶硅。

[0200] 本申请实施例中，在第一沟道孔51的底部设置有第二支撑层513，并在第二支撑层513上形成第一支撑层512；可防止第一支撑层512直接与衬底10上接触产生的应力损伤衬
底10。相应的，如图42所示：待第二叠层结构42形成在第一叠层结构41上，并且第二叠层结
构42形成有贯穿其的第二沟道孔52后，可分别对第一支撑层512及第二支撑层513进行刻蚀
以重新形成第一沟道孔51。

[0201] 在衬底10上形成贯穿各叠层结构40的沟道孔50后，实施步骤S400”：在沟道孔50内形成沟道结构60，此步骤形成的结构如图43所示。本实施例步骤400”的实施过程与实施例
一中的步骤S400实施过程相同，不再赘述。需要说明的是：本实施例中形成在沟道孔50内的
沟道结构60可延伸至衬底10的表面，即沟道结构60的底部与衬底10的表面贴合。

[0202] 在一些实施例中，在形成沟道结构60之后，还包括：对各叠层结构40中的牺牲层替换成栅极层，并形成堆栈结构40a。例如，如图44所示，在叠层结构40上形成贯穿其的栅极缝
隙43，并利用栅极缝隙43作为刻蚀通道及沉积通道，将叠层结构40中的牺牲层替换成栅极
层，以形成堆栈结构40a，即将第一叠层结构41形成第一堆栈结构41a,第二叠层结构42形成
第二堆栈结构42a。

[0203] 进一步的，在衬底10上形成堆栈结构40a后，并在栅极缝隙43中填充绝缘材料以形成隔离结构44，其中隔离结构44的一端延伸至刻蚀阻挡层30，另一端延伸至第二堆栈结构
42a远离衬底10的表面，此步骤形成的结构如图45所示。

[0204] 在堆栈结构40a中形成隔离结构44之后，还包括：在第二堆栈结构42a远离第一堆栈结构41a的端部形成漏极44，漏极44与第二沟道层42b连接，此步骤形成的结构如图46所
示。以及，在第二堆栈结构42a上形成漏极44后，还包括：可将外围电路80与第二沟道结构62
远离衬底10的一端电性连接，此步骤形成的结构如图47所示。上述步骤可参阅实施例一中
的步骤相同，此处不再赘述。

[0205] 当第二沟道结构62通过互连结构70与外围电路80电性连接后，实施步骤S500”：衬底10上形成贯穿衬底10的第二通孔13，且第二通孔13与沟道结构60靠近衬底10的一端错位
设置，此步骤形成的结构如图48所示。示例性地，衬底10包括第一掺杂阱14和第二掺杂阱
15，相应的，第一掺杂阱14为P型掺杂区域，第二掺杂阱15为N型掺杂区域，且N型掺杂区域位
于P型掺杂区域内；可对N型掺杂区域进行开口以形成第二通孔13。例如，可对位于衬底10两
侧的N型掺杂区分别进行刻蚀以形成贯穿衬底10的第二通孔13。

[0206] 在衬底10上形成贯穿衬底10的第二通孔13后，实施步骤S600”：在第一保护层30内形成半导体层26以及位于半导体层26内的第一栅极层25，且第一栅极层25与半导体层26绝
缘。

[0207] 示例性地，在位于刻蚀阻挡层30与衬底10之间的第一保护层20内形成第一空腔24，然后，利用形成的第一空腔24作为刻蚀通道，对与第一空腔24相对的第一功能层61a进
行刻蚀，以在第一功能层61a与第一空腔24相对区域形成缺口，同时，第一沟道层61b曝露在
缺口内；随之，在第一空腔24内形成半导体层26，半导体层26一侧与衬底10贴合，半导体层
26靠近第一沟道结构61的部分形成第一延伸部，且第一延伸部与第一沟道层61b接触。

[0208] 例如，在衬底10上形成贯穿其的第二通孔13后，在第一保护层20内形成第一空腔24，此步骤形成的结构如图49所示。示例性地，在衬底10上形成第二通孔13后，可在衬底10
的背面以及第二通孔13的内壁沉积氧化硅以形成第二绝缘防护层248；待形成第二绝缘防
护层248后；利用第二通孔13作为刻蚀通道对部分第一保护层20进行刻蚀去除以形成第一
空腔24。例如，本实施例可对第一保护层20中的第一介电层21及替换层22进行刻蚀，以去除
第一介电层21及替换层22并在第一保护层20内形成第一空腔24。

[0209] 如图50所示，在第一保护层20内形成第一空腔24后，利用第一空腔24作为刻蚀通道，并对第一沟道结构61进行刻蚀，以使第一沟道结构61与第一空腔24相对的区域形成缺
口，且部分第一沟道层61b曝露在缺口内。可理解的是，待部分第一沟道层61b曝露在缺口内
之后，在第二空腔24内形成半导体层26之前，可去除位于衬底10背面以及第二通孔13内壁
上的第二绝缘防护层248。

[0210] 去除位于衬底10背面以及第二通孔13内壁上的第二绝缘防护层248后，可利用第二通孔13沉积多晶硅，以在第二空腔24内形成半导体层26；此步骤形成的结构如图51所示。
示例性地，部分多晶硅形成在衬底10的背面上；部分多晶硅形成在第一空腔24的内表面上，
即可在衬底10朝向叠层结构40的表面以及第二介电层23朝向衬底10的侧面上均沉积有多
晶硅并形成半导体层26，且部分半导体层26延伸至缺口内与第一沟道层61b接触。可知，半
导体层26的第一表层243与衬底10接触，半导体层26的第二表层244与第二介电层23贴合。

[0211] 在第一空腔24内形成有半导体层26后，实施步骤S700”:在半导体层26内继续形成与其绝缘的第一栅极层25，第一栅极层25即为底部选择门，本实施例在半导体层26内形成
与其绝缘的第一栅极层25具体包括以下步骤：

[0212] 如图52所示：在第一空腔24内形成半导体层26后，可在第一空腔24内沉积绝缘材料以形成绝缘隔离层，此绝缘隔离层包括第一绝缘层246和第二绝缘层247，其中，第一绝缘
层246与第一表层243贴合，第二绝缘层247与第二表层244贴合；形成绝缘隔离层的绝缘材
料包括但不限于氧化硅；绝缘隔离层贴合设置在半导体层26的内表面上，以使后续形成在
第一空腔24内的第一栅极层25与半导体层26绝缘。

[0213] 如图53所示：在第一空腔24第一空腔24内形成绝缘隔离层后，在第一空腔24内沉积导电材料形成第一栅极层25，形成第一栅极层25的导电材料包括但不限于钨，即第一栅
极层25为形成在绝缘隔离层内的钨层。

[0214] 在一些实施例中，在第一空腔24内形成绝缘隔离层后，还包括以下步骤：如图54所示：在第一空腔24内形成有第一栅极层25后，可在第一空腔24位于第二通孔13处的位置填
充绝缘材料形成第三隔离层249，另外，可根据第一栅极层25、半导体层26在靠近第二通孔
13处的布置情况，也可对未填充有导电材料的剩余第一空腔24填充氧化硅形成第三隔离层
249，且第三隔离层249远离第二介电层23的一侧可与第二通孔13朝向第一保护层20的一端
平齐。

[0215] 进一步的，在第一空腔24内填充氧化硅以形成第三隔离层249之前还包括：在第一空腔24内形成第一栅极层25和半导体层26后，对于第一栅极层25和半导体层26靠近第二通
孔13的一端进行部分刻蚀，以使其的端部距离第二通孔13内的导电柱塞131具有一定距离，
以使第一栅极层25、半导体层26与衬底10内的导电柱塞131保持绝缘。另外，位于衬底10的
背面及位于第二通孔13的内壁还敷设有形成半导体层的多晶硅，在第二通孔13内形成导电
柱塞131之前还需要对位于第二通孔13的内壁及衬底10的背面上的多晶硅层进行去除。

[0216] 在第一空腔24内形成第三隔离层249后，实施步骤700”在衬底10上形成与半导体层26电性连接的导电柱塞131，此步骤形成的结构如图55所示。例如，可依次在衬底10的第
二通孔13内依次形成欧姆接触层132及导电柱塞131。例如，可在第二通孔13的内壁上沉积
氮化钛形成欧姆接触层132，在欧姆接触层132的内壁面沉积钨以形成导电柱塞131。本实施
例在第二通孔13内形成导电柱塞131以及位于导电柱塞131与衬底10之间的欧姆接触层
132，可降低导电柱塞131与衬底10之间的电阻。

[0217] 在衬底10上形成导电柱塞131之后，还包括在衬底10的背侧形成导电垫，导电垫与导电柱塞131接触，此步骤形成的结构如图38所示。

[0218] 本发明实施例提供的三维存储器的制作方法，其在最靠近衬底10的栅极层的位置形成半导体层26，并且半导体层26穿过最靠近衬底10的栅极层并与衬底10接触，同时在平
行于衬底10的方向，半导体层26穿过功能层并与沟道层电性连接；从而沟道层通过半导体
柱塞11与衬底10接触并形成电连接。本实施例采用在衬底10上形成与沟道层电性连接的半
导体层26，无需采用正面刻蚀对沟道结构的底部进行刻蚀，以使沟道层暴露并与衬底10电
连接在一起；可避免损伤位于第二沟道孔与第一沟道孔连接处的功能层，进而提高三维存
储器的存储功能的良率及可靠性。

[0219] 最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依
然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进
行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术
方案的范围。