三维存储器件及其制作方法转让专利
申请号 : CN202080000941.9
文献号 : CN111771281B
文献日 : 2021-07-20
发明人 : 吴林春
申请人 : 长江存储科技有限责任公司
摘要 :
提供了三维(3D)NAND存储器件和方法。在一个方面，一种3D NAND存储器件包括：衬底、处于衬底之上的层堆叠体、第一外延层、第二外延层、第一阵列公共源极(ACS)和第二ACS。层堆叠体包括交替堆叠设置的第一堆叠层和第二堆叠层。第一外延层被沉积在穿过层堆叠体延伸的沟道层的侧面部分上。第二外延层被沉积在衬底上。第一ACS以及层堆叠体的部分处于第二ACS之间。
权利要求 :
1.一种三维(3D)存储器件，包括：衬底；
处于所述衬底之上的层堆叠体(140)，所述层堆叠体包括交替堆叠设置的多个第一堆叠层和多个第二堆叠层、以及多个存储块；
第一外延层，所述第一外延层处于穿过所述层堆叠体延伸的沟道层的侧面部分上；
在所述层堆叠体(140)之下处于所述衬底上的第二外延层；以及多个第一阵列公共源极(ACS)(190)和多个第二ACS(191)，所述多个第一ACS(190)和所述多个第二ACS(191)被配置为穿过所述层堆叠体延伸并且与所述第二外延层(184)电连接，其中，所述多个第二ACS(191)沿第一方向连续地延伸，从而将所述层堆叠体划分为所述多个存储块，所述多个第一ACS(190)中的一定数量的第一ACS(190)位于一个存储块之中且在所述第一方向上非连续地延伸并间隔开，其中，所述第一外延层与所述第二外延层毗连，并且所述层堆叠体的部分以及所述多个第一ACS处于所述多个第二ACS之间。
2.根据权利要求1所述的器件，其中，所述多个第一ACS与顶部选择栅(TSG)切口的区域部分重叠。
3.根据权利要求1所述的器件，还包括：功能层，所述功能层沉积在穿过所述层堆叠体延伸的沟道孔的侧壁和底表面上；以及填充所述沟道孔的电介质材料，其中，所述沟道层被沉积为与所述功能层相邻，并且所述功能层包括阻隔层、电荷捕获层和/或隧穿绝缘层。
4.根据权利要求1所述的器件，其中，所述多个第一ACS和所述多个第二ACS均包括：被沉积在栅缝隙(GLS)的侧壁上的电隔离层；以及被沉积在所述GLS中的所述电隔离层上的导电材料。
5.根据权利要求1所述的器件，其中，所述多个第一堆叠层包括导电材料。
6.根据权利要求1所述的器件，其中，所述多个第一ACS均形成圆柱形形状或者柱形形状。
7.根据权利要求1所述的器件，其中，所述多个第一ACS包括不同的形状。
8.根据权利要求1所述的器件，其中，所述多个第一ACS间隔开预定的距离。
9.根据权利要求1所述的器件，其中，所述多个第一ACS间隔开不同值的距离。
10.根据权利要求1所述的器件，其中，所述多个第一ACS形成二维图案。
11.根据权利要求1所述的器件，其中，所述多个第一ACS形成均沿平行于所述多个第二ACS的方向延伸的多个行。
12.一种用于制作三维(3D)存储器件的方法，包括：在衬底之上形成层堆叠体(140)(212)，所述层堆叠体包括交替堆叠设置的多个第一堆叠层和多个第二堆叠层；
形成穿过所述层堆叠体延伸的多个第一栅缝隙(GLS)(161)和多个第二GLS(170)(214)，其中，所述多个第二GLS(170)沿第一方向连续地延伸，从而将所述层堆叠体划分为多个存储块，所述多个第一GLS(161) 中的一定数量的第一GLS(161)位于一个存储块之中且在所述第一方向上非连续地延伸并间隔开，借助于所述第一GLS(161)和所述第二GLS(170)来执行外延生长(216)，以在穿过所述层堆叠体(140)延伸的沟道层的侧面部分上沉积第一外延层并且在所述层堆叠体(140)之下在所述衬底上沉积第二外延层(184)；以及其中，所述第一外延层与所述第二外延层毗连，并且所述层堆叠体的部分以及所述多个第一GLS处于所述多个第二GLS之间。
13.根据权利要求12所述的方法，还包括：形成穿过所述层堆叠体延伸的沟道孔；
在所述沟道孔的侧壁和底表面上形成功能层，所述功能层包括阻隔层、电荷捕获层和/或隧穿绝缘层；以及
用电介质材料填充所述沟道孔，其中，所述沟道层被沉积为与所述功能层相邻。
14.根据权利要求13所述的方法，还包括：在执行所述外延生长之前，去除所述功能层的部分，以露出所述沟道层的所述侧面部分，从而在所述侧面部分上生长所述第一外延层并且在所述衬底上生长所述第二外延层。
15.根据权利要求12所述的方法，还包括：在所述衬底之上沉积牺牲层；
在所述多个第一GLS之一的侧壁和底表面上沉积间隔体层；
通过刻蚀去除所述间隔体层的处于所述底表面上的部分，以露出所述牺牲层的部分；
以及
在执行所述外延生长之前通过刻蚀去除所述牺牲层，以形成腔体。
16.根据权利要求12所述的方法，还包括：在执行所述外延生长之前通过刻蚀去除所述衬底上的覆盖层，从而露出所述衬底的表面。
17.根据权利要求12所述的方法，还包括：用至少一种导电材料填充所述多个第一GLS，以形成多个第一阵列公共源极(ACS)；以及
用至少一种导电材料填充所述多个第二GLS，以形成多个第二ACS，其中，所述多个第一ACS和所述多个第二ACS与所述第二外延层电连接。
18.根据权利要求12所述的方法，还包括：通过刻蚀工艺去除所述多个第一堆叠层的部分。
19.根据权利要求18所述的方法，还包括：形成多个导体层，所述多个导体层和所述多个第二堆叠层交替堆叠设置。
20.一种用于制作三维(3D)存储器件的方法，包括：在衬底之上形成层堆叠体(140)(212)，所述层堆叠体包括交替堆叠设置的多个第一堆叠层和多个第二堆叠层；
形成穿过所述层堆叠体延伸的多个第一栅缝隙(GLS)和多个第二GLS(214)；
借助于所述第一GLS和所述第二GLS来执行外延生长(216)，从而在穿过所述层堆叠体延伸的沟道层的侧面部分上沉积第一外延层并且在所述层堆叠体(140)之下在所述衬底上沉积第二外延层(184)；以及通过分别用导电材料填充所述多个第一GLS和所述多个第二GLS，来形成穿过所述层堆叠体延伸的多个第一阵列公共源极(ACS)和多个第二ACS，使得所述多个第一ACS和所述多个第二ACS与所述第二外延层电连接，其中，所述多个第二ACS沿第一方向连续地延伸，从而将所述层堆叠体划分为所述多个存储块，所述多个第一ACS中的一定数量的第一ACS位于一个存储块之中且在所述第一方向上非连续地延伸并间隔开，其中，所述第一外延层与所述第二外延层毗连，并且所述多个第一ACS以及所述层堆叠体的部分处于所述多个第二ACS之间。
21.根据权利要求20所述的方法，还包括：形成穿过所述层堆叠体延伸的沟道孔；以及在所述沟道孔的侧壁上形成功能层，所述功能层包括阻隔层、电荷捕获层和/或隧穿绝缘层，
其中，所述沟道层被沉积为与所述功能层相邻。
22.根据权利要求21所述的方法，还包括：在执行所述外延生长之前，去除所述功能层的部分，以露出所述沟道层的所述侧面部分，从而在所述侧面部分上生长所述第一外延层并且在所述衬底上生长所述第二外延层。
23.根据权利要求20所述的方法，还包括：在所述衬底之上沉积牺牲层；以及在执行所述外延生长之前，通过刻蚀去除所述牺牲层，以形成腔体。
24.根据权利要求20所述的方法，还包括：在执行所述外延生长之前，通过刻蚀去除所述衬底上的覆盖层，以露出所述衬底的表面。
25.根据权利要求20所述的方法，还包括：通过刻蚀工艺去除所述多个第一堆叠层的部分。
26.根据权利要求25 所述的方法，还包括：形成多个导体层，所述多个导体层和所述多个第二堆叠层交替堆叠设置。
27.根据权利要求20所述的方法，其中，所述多个第一ACS与顶部选择栅(TSG)切口的区域部分重叠。
说明书 :
三维存储器件及其制作方法
[0001] 相关申请的交叉引用
[0002] 本申请要求于2020年1月17日提交的中国申请No.202010054215.7的优先权，其全部内容通过引用并入本文。
技术领域
[0003] 本申请涉及半导体技术领域，并且特别地涉及三维(3D)半导体存储器件及其制作方法。
背景技术
[0004] 与非(NAND)存储器是一类不需要电力来保持所存储的数据的非易失型存储器。对消费电子品、云计算和大数据的不断增长的需求带来了对更大容量、更高性能的NAND存储
器的持续需求。常规的二维(2D)NAND存储器接近了其物理极限，现在三维(3D)NAND存储器
正在发挥重要作用。3D NAND存储器使用单个芯片中的多个堆叠层来实现更高的密度、更高
的容量、更快的性能、更低的功耗以及更好的经济有效性。
器的持续需求。常规的二维(2D)NAND存储器接近了其物理极限，现在三维(3D)NAND存储器
正在发挥重要作用。3D NAND存储器使用单个芯片中的多个堆叠层来实现更高的密度、更高
的容量、更快的性能、更低的功耗以及更好的经济有效性。
[0005] 在3D NAND存储器件的制作期间，形成栅缝隙(GLS)，以露出衬底上方的牺牲层。之后，刻蚀出腔体并且在该腔体中执行单晶硅和多晶硅的选择性外延生长。由于靠近腔体开
口的外延生长更快，因而在填充开口时将在腔体的中间留下孔隙。这些孔隙可能导致电流
的泄漏和可靠性问题。
口的外延生长更快，因而在填充开口时将在腔体的中间留下孔隙。这些孔隙可能导致电流
的泄漏和可靠性问题。
[0006] GLS也用于形成层堆叠体中的栅电极。在制造栅电极之前，刻蚀掉层堆叠体的牺牲堆叠层。然而，牺牲层的离GLS较远的一些部分往往未被完全刻蚀掉。因而，可能只部分地制
造了栅电极的某些部分，其将导致NAND存储单元的故障。
造了栅电极的某些部分，其将导致NAND存储单元的故障。
[0007] 所公开的方法和系统涉及解决上文阐述的一个或多个问题以及其他问题。
发明内容
[0008] 在本公开的一个方面，一种3D NAND存储器件包括：衬底、处于衬底之上的层堆叠体、第一外延层、第二外延层、第一阵列公共源极(ACS)和第二ACS。层堆叠体包括存储块以
及交替堆叠设置的第一堆叠层和第二堆叠层。第一外延层被沉积在穿过层堆叠体延伸的沟
道层的侧面部分上。第二外延层被沉积在衬底上。第一ACS和第二ACS被配置为用于每一存
储块并且穿过层堆叠体延伸。第一外延层与第二外延层毗连。第一ACS和第二ACS与第二外
延层电连接。层堆叠体的部分以及第一ACS处于第二ACS之间。
及交替堆叠设置的第一堆叠层和第二堆叠层。第一外延层被沉积在穿过层堆叠体延伸的沟
道层的侧面部分上。第二外延层被沉积在衬底上。第一ACS和第二ACS被配置为用于每一存
储块并且穿过层堆叠体延伸。第一外延层与第二外延层毗连。第一ACS和第二ACS与第二外
延层电连接。层堆叠体的部分以及第一ACS处于第二ACS之间。
[0009] 在本公开的另一方面，一种用于3D NAND存储器件的制作方法包括：在衬底之上形成层堆叠体；执行外延生长，以在穿过层堆叠体延伸的沟道层的侧面部分上沉积第一外延
层并且在衬底上沉积第二外延层；以及形成用于每一存储块的穿过层堆叠体延伸的第一栅
缝隙(GLS)和第二GLS。层堆叠体包括交替堆叠设置的第一堆叠层和第二堆叠层。第一外延
层与第二外延层毗连。第一GLS以及层堆叠体的部分处于第二GLS之间。
层并且在衬底上沉积第二外延层；以及形成用于每一存储块的穿过层堆叠体延伸的第一栅
缝隙(GLS)和第二GLS。层堆叠体包括交替堆叠设置的第一堆叠层和第二堆叠层。第一外延
层与第二外延层毗连。第一GLS以及层堆叠体的部分处于第二GLS之间。
[0010] 在本公开的另一方面，另一种用于3D NAND存储器件的制作方法包括：在衬底之上形成层堆叠体；执行外延生长，以在穿过层堆叠体延伸的沟道层的侧面部分上沉积第一外
延层并且在衬底上沉积第二外延层；以及形成用于每一存储块的穿过层堆叠体延伸的第一
阵列公共源极(ACS)和第二ACS。层堆叠体包括交替堆叠设置的第一堆叠层和第二堆叠层。
第一外延层与第二外延层毗连。第一ACS和第二ACS与第二外延层电连接。层堆叠体的部分
以及第一ACS处于第二ACS之间。
延层并且在衬底上沉积第二外延层；以及形成用于每一存储块的穿过层堆叠体延伸的第一
阵列公共源极(ACS)和第二ACS。层堆叠体包括交替堆叠设置的第一堆叠层和第二堆叠层。
第一外延层与第二外延层毗连。第一ACS和第二ACS与第二外延层电连接。层堆叠体的部分
以及第一ACS处于第二ACS之间。
[0011] 本领域技术人员根据本公开的说明书、权利要求和附图能够理解本公开的其他方面。
附图说明
[0012] 图1示意性地示出了根据本公开的实施例的示例性制作工艺中的三维(3D)存储器件的截面图；
[0013] 图2和图3示意性地示出了根据本公开的实施例的在形成沟道孔之后的图1所示的3D存储器件的顶视图和截面图；
[0014] 图4和图5示意性地示出了根据本公开的实施例的在形成栅缝隙(GLS)之后的图2和图3所示的3D存储器件的顶视图和截面图；
[0015] 图6和图7示意性地示出了根据本公开的实施例的在沉积并且继而选择性刻蚀GLS间隔体之后的图4和图5所示的3D存储器件的截面图；
[0016] 图8和图9示意性地示出了根据本公开的实施例的在执行某些刻蚀步骤之后的图7所示的3D存储器件的截面图；
[0017] 图10示意性地示出了根据本公开的实施例在选择性外延生长之后的图9所示的3D存储器件的截面图；
[0018] 图11示意性地示出了根据本公开的实施例在形成导体层之后的图10所示的3D存储器件的截面图；
[0019] 图12示意性地示出了根据本公开的实施例在形成阵列公共源极(ACS)之后的图11所示的3D存储器件的截面图；
[0020] 图13示出了根据本公开的实施例的3D存储器件的制作的示意性流程图；
[0021] 图14和图15示意性地示出了根据本公开的实施例的在形成GLS之后的另一3D存储器件的顶视图和截面图；
[0022] 图16示意性地示出了根据本公开的实施例的另一3D存储器件的顶视图；
[0023] 图17和图18示意性地示出了根据本公开的实施例的在形成GLS之后的另一3D存储器件的顶视图和截面图；并且
[0024] 图19和图20示意性地示出了根据本公开的实施例的在几个制作步骤之后的图17和图18所示的3D存储器件的截面图和顶视图；
[0025] 图21和图22示意性地示出了根据本公开的实施例的具有附加特征的图17和图18所示的3D存储器件的顶视图和截面图。
具体实施方式
[0026] 下文将参考附图描述本公开的实施例中的技术解决方案。只要有可能，在所有附图中使用相同的附图标记将指示相同或相似的部分。显然，所描述的实施例只是本公开的
一些而非全部实施例。可以对各种实施例中的特征进行交换和/或组合。本领域技术人员在
不付出创造性努力的情况下基于本公开的实施例获得的其他实施例应当落在本公开的范
围内。
一些而非全部实施例。可以对各种实施例中的特征进行交换和/或组合。本领域技术人员在
不付出创造性努力的情况下基于本公开的实施例获得的其他实施例应当落在本公开的范
围内。
[0027] 图1‑图12示意性地示出了根据本公开的实施例的示例性3D存储器件100的制作工艺。在图1‑图12中，截面图处于Y‑Z平面中，并且顶视图处于X‑Y平面中。如图1所示，3D存储
器件100包括衬底110。在一些实施例中，衬底110可以包括单晶硅层。在一些其他实施例中，
衬底110可以包括其他半导体材料，例如锗(Ge)、硅锗(SiGe)、碳化硅(SiC)、绝缘体上硅
(SOI)、绝缘体上锗(GOI)、多晶硅、诸如砷化镓(GaAs)或磷化铟(InP)的III‑V族化合物等。
在一些其他实施例中，衬底110可以包括非导电材料，例如玻璃、塑料材料或陶瓷材料。在下
文的描述中，作为示例，衬底110包括未掺杂的或轻掺杂的单晶硅层。在一些其他实施例中，
衬底110可以不同地掺杂有p型或n型掺杂剂。当衬底110包括玻璃、塑料或陶瓷材料时，衬底
110可以还包括沉积在玻璃、塑料或陶瓷材料上的多晶硅薄层，从而使得可以像多晶硅衬底
那样对衬底110进行处理。
器件100包括衬底110。在一些实施例中，衬底110可以包括单晶硅层。在一些其他实施例中，
衬底110可以包括其他半导体材料，例如锗(Ge)、硅锗(SiGe)、碳化硅(SiC)、绝缘体上硅
(SOI)、绝缘体上锗(GOI)、多晶硅、诸如砷化镓(GaAs)或磷化铟(InP)的III‑V族化合物等。
在一些其他实施例中，衬底110可以包括非导电材料，例如玻璃、塑料材料或陶瓷材料。在下
文的描述中，作为示例，衬底110包括未掺杂的或轻掺杂的单晶硅层。在一些其他实施例中，
衬底110可以不同地掺杂有p型或n型掺杂剂。当衬底110包括玻璃、塑料或陶瓷材料时，衬底
110可以还包括沉积在玻璃、塑料或陶瓷材料上的多晶硅薄层，从而使得可以像多晶硅衬底
那样对衬底110进行处理。
[0028] 如图1所示，覆盖层120可以被沉积在衬底110之上。覆盖层120是牺牲层并且可以包括单个层或者具有多个层的复合层。例如，层120可以包括氧化硅层和氮化硅层中的一者
或多者。层120可以通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或者这
些方法中的两者或更多者的组合进行沉积。在一些其他实施例中，层120可以包括其他材
料，例如，氧化铝。
或多者。层120可以通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或者这
些方法中的两者或更多者的组合进行沉积。在一些其他实施例中，层120可以包括其他材
料，例如，氧化铝。
[0029] 在覆盖层120之上，可以沉积牺牲层130。牺牲层130可以包括电介质材料、半导体材料或者导电材料。例如，层130可以是单晶硅或多晶硅，其可以是通过CVD和/或PVD工艺沉
积的。在下文的描述中，层130的示例性材料为多晶硅。在形成多晶硅层130之后，可以沉积
层堆叠体140。层堆叠体140包括堆叠层141和142的多个对，即，层141和142交替堆叠设置。
例如，层堆叠体可以包括64对、128对或者超过128对的层141和142。
积的。在下文的描述中，层130的示例性材料为多晶硅。在形成多晶硅层130之后，可以沉积
层堆叠体140。层堆叠体140包括堆叠层141和142的多个对，即，层141和142交替堆叠设置。
例如，层堆叠体可以包括64对、128对或者超过128对的层141和142。
[0030] 在一些实施例中，层141和142可以分别包括第一电介质材料和不同于第一电介质材料的第二电介质材料。交替的层141和142可以是经由CVD、PVD、ALD或者这些工艺中的两
者或更多者的组合而沉积的。在下文的讨论中，层141和142的示例性材料分别为氧化硅和
氮化硅。氧化硅层141可以被配置作为隔离层，并且氮化硅层142可以被配置作为牺牲层。牺
牲堆叠层142在制作工艺期间将被刻蚀掉并且被导体层代替。在一些其他实施例中，可以使
用不同的材料形成交替的堆叠层141和142。例如，层141和142可以包括除了氧化硅和/或氮
化硅以外的电介质材料。此外，在一些其他实施例中，层141和142可以包括电介质层和导电
层。导电层可以包括(例如)钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂的硅或硅化物。在下文的讨
论中，如前所述，层141和142分别包括氧化硅和氮化硅。此外，氮化硅层142被配置作为在制
作工艺中将被刻蚀掉的牺牲层。
者或更多者的组合而沉积的。在下文的讨论中，层141和142的示例性材料分别为氧化硅和
氮化硅。氧化硅层141可以被配置作为隔离层，并且氮化硅层142可以被配置作为牺牲层。牺
牲堆叠层142在制作工艺期间将被刻蚀掉并且被导体层代替。在一些其他实施例中，可以使
用不同的材料形成交替的堆叠层141和142。例如，层141和142可以包括除了氧化硅和/或氮
化硅以外的电介质材料。此外，在一些其他实施例中，层141和142可以包括电介质层和导电
层。导电层可以包括(例如)钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂的硅或硅化物。在下文的讨
论中，如前所述，层141和142分别包括氧化硅和氮化硅。此外，氮化硅层142被配置作为在制
作工艺中将被刻蚀掉的牺牲层。
[0031] 图2和图3示意性地示出了根据本公开的实施例的在形成并且继而填充沟道孔150之后的3D存储器件100的顶视图和截面图。附图所示的沟道孔150的数量、尺寸和布置方式
只是示例性的，并且用于描述器件100的结构和制作方法。沟道孔150被配置为在Z方向上延
伸，并且在X‑Y平面中形成预定图案的阵列。图3所示的截面图是沿图2的AA’线截取的。因
而，图3仅示出了处于Y‑Z平面中的截面中的图2的沟道孔150中的一些。
只是示例性的，并且用于描述器件100的结构和制作方法。沟道孔150被配置为在Z方向上延
伸，并且在X‑Y平面中形成预定图案的阵列。图3所示的截面图是沿图2的AA’线截取的。因
而，图3仅示出了处于Y‑Z平面中的截面中的图2的沟道孔150中的一些。
[0032] 沟道孔150可以是通过(例如)干法刻蚀工艺或者干法刻蚀工艺和湿法刻蚀工艺的组合形成的。也可以执行其他制作工艺，例如，涉及光刻、清洁和/或化学机械抛光(CMP)的
图案化工艺，而为了简单起见省略了对这些工艺的详细描述。沟道孔150可以具有穿过层堆
叠体140以及层130和120延伸并且部分地穿透衬底110的圆柱形或柱形形状。在形成沟道孔
150之后，可以在沟道孔的侧壁和底部上沉积功能层151。功能层151可以包括处于沟道孔的
侧壁和底部上的用于阻挡电荷流出的阻隔层152、处于阻隔层152的表面上的用于在3D存储
器件100的操作期间存储电荷的电荷捕获层153、以及处于电荷捕获层153的表面上的隧穿
绝缘层154。阻隔层152可以包括一个或多个层，所述一个或多个层可以包括一种或多种材
料。阻隔层152的材料可以包括氧化硅、氮化硅、氮氧化硅、高k电介质材料(例如，氧化铝或
氧化铪)、另一宽带隙材料等。电荷捕获层153可以包括一个或多个层，所述一个或多个层可
以包括一种或多种材料。电荷捕获层153的材料可以包括多晶硅、氮化硅、氮氧化硅、纳米晶
体硅、其他宽带隙材料等。隧穿绝缘层154可以包括一个或多个层，所述一个或多个层可以
包括一种或多种材料。隧穿绝缘层154的材料可以包括氧化硅、氮化硅、氮氧化硅、高k电介
质材料(例如，氧化铝或氧化铪)、另一宽带隙材料等。
图案化工艺，而为了简单起见省略了对这些工艺的详细描述。沟道孔150可以具有穿过层堆
叠体140以及层130和120延伸并且部分地穿透衬底110的圆柱形或柱形形状。在形成沟道孔
150之后，可以在沟道孔的侧壁和底部上沉积功能层151。功能层151可以包括处于沟道孔的
侧壁和底部上的用于阻挡电荷流出的阻隔层152、处于阻隔层152的表面上的用于在3D存储
器件100的操作期间存储电荷的电荷捕获层153、以及处于电荷捕获层153的表面上的隧穿
绝缘层154。阻隔层152可以包括一个或多个层，所述一个或多个层可以包括一种或多种材
料。阻隔层152的材料可以包括氧化硅、氮化硅、氮氧化硅、高k电介质材料(例如，氧化铝或
氧化铪)、另一宽带隙材料等。电荷捕获层153可以包括一个或多个层，所述一个或多个层可
以包括一种或多种材料。电荷捕获层153的材料可以包括多晶硅、氮化硅、氮氧化硅、纳米晶
体硅、其他宽带隙材料等。隧穿绝缘层154可以包括一个或多个层，所述一个或多个层可以
包括一种或多种材料。隧穿绝缘层154的材料可以包括氧化硅、氮化硅、氮氧化硅、高k电介
质材料(例如，氧化铝或氧化铪)、另一宽带隙材料等。
[0033] 在一些实施例中，功能层151可以包括氧化物‑氮化物‑氧化物(ONO)结构。然而，在一些其他实施例中，功能层151可以具有不同于ONO构造的结构。在下文的描述中，使用ONO
结构。例如，功能层151可以包括氧化硅层、氮化硅层和另一氧化硅层。
结构。例如，功能层151可以包括氧化硅层、氮化硅层和另一氧化硅层。
[0034] 如图3所示，可以在沟道孔150的侧壁上沉积氧化硅层作为阻隔层152。可以在阻隔层152上沉积氮化硅层作为电荷捕获层153。可以在电荷捕获层153上沉积另一氧化硅层作
为隧穿绝缘层154。在隧穿绝缘层154上可以沉积多晶硅层作为沟道层155，沟道层155也被
称为“半导体沟道”。在一些其他实施例中，沟道层155(半导体沟道)可以包括非晶硅。与沟
道孔类似，沟道层155(半导体沟道)也穿过层堆叠体140延伸并且延伸到衬底110中，如图3
所示，每一功能层151的部分被配置在堆叠层141和142之一的部分和沟道层155之一的部分
之间。阻隔层152、电荷捕获层153、隧穿绝缘层154和沟道层155可以是通过(例如)CVD、PVD、
ALD或者这些工艺中的两者或更多者的组合而沉积的。在形成沟道层155之后可以用氧化物
材料156填充沟道孔150。
为隧穿绝缘层154。在隧穿绝缘层154上可以沉积多晶硅层作为沟道层155，沟道层155也被
称为“半导体沟道”。在一些其他实施例中，沟道层155(半导体沟道)可以包括非晶硅。与沟
道孔类似，沟道层155(半导体沟道)也穿过层堆叠体140延伸并且延伸到衬底110中，如图3
所示，每一功能层151的部分被配置在堆叠层141和142之一的部分和沟道层155之一的部分
之间。阻隔层152、电荷捕获层153、隧穿绝缘层154和沟道层155可以是通过(例如)CVD、PVD、
ALD或者这些工艺中的两者或更多者的组合而沉积的。在形成沟道层155之后可以用氧化物
材料156填充沟道孔150。
[0035] 图4和图5示意性地示出了根据本公开的实施例的在形成栅缝隙(GLS)之后的3D存储器件100的顶视图和截面图。图5所示的截面图是沿图4的BB’线截取的。3D存储器件100可
以具有被配置在层堆叠体140中的很大数量的NAND存储单元。层堆叠体140可以被划分成多
个存储块。在一些实施例中，属于一个存储块的NAND存储单元可以在块擦除操作中被一起
复位。如图4所示，对应于存储块的存储块区域101可以包括沟道孔区域102，沟道孔区域102
可以包括第一栅缝隙(GLS)区域160。存储块区域101可以由表示第二GLS区域的一对GLS
170与其他存储块(未示出)分隔开。如图4所示，存储块区域101在Y方向上被配置在该对GLS
170之间。
以具有被配置在层堆叠体140中的很大数量的NAND存储单元。层堆叠体140可以被划分成多
个存储块。在一些实施例中，属于一个存储块的NAND存储单元可以在块擦除操作中被一起
复位。如图4所示，对应于存储块的存储块区域101可以包括沟道孔区域102，沟道孔区域102
可以包括第一栅缝隙(GLS)区域160。存储块区域101可以由表示第二GLS区域的一对GLS
170与其他存储块(未示出)分隔开。如图4所示，存储块区域101在Y方向上被配置在该对GLS
170之间。
[0036] 第一GLS区域160可以包括多个GLS 161，多个GLS 161处于GLS 170之间的沟道孔区域102的中间部分中。在一些实施例中，GLS 161可以具有与沟道孔150的形状相同的形状
并且具有与沟道孔150的尺寸类似的尺寸。在一些实施例中，GLS 161可以具有与沟道孔150
的形状不同的形状和/或与沟道孔150的尺寸不同的尺寸。例如，GLS 161可以具有圆形形
状、方形形状、菱形形状、椭圆形形状等。第一GLS区域160可以包括某一数量的GLS 161，并
且在一些实施例中，第一GLS区域160可以沿X方向延伸。在一些其他实施例中，第一GLS区域
160可以沿X方向和Y方向两者延伸。第一GLS区域160中的GLS 161被配置为不连续，并且沿X
方向相互间隔开。也就是说，相邻的GLS 161相互分隔开并且两个相邻的GLS 161之间的间
隔可以至少大于预定值。由于GLS 170沿X方向连续地延伸，因而GLS 161的布置方式可以被
视为沿平行于GLS 170的方向延伸并且间隔开。在一些实施例中，两个相邻的GLS 161之间
的间隔可以是固定值。在一些其他实施例中，两个相邻的GLS 161之间的间隔可以具有不同
值。相邻的GLS 161之间的间隔被配置为使得存储块区域101中的每一NAND存储单元的栅电
极被电连接。照此，第一GLS区域160或者GLS 161将沟道孔区域102劈开成两个电连接的部
分，并且存储块区域101的功能不受GLS 161影响。
并且具有与沟道孔150的尺寸类似的尺寸。在一些实施例中，GLS 161可以具有与沟道孔150
的形状不同的形状和/或与沟道孔150的尺寸不同的尺寸。例如，GLS 161可以具有圆形形
状、方形形状、菱形形状、椭圆形形状等。第一GLS区域160可以包括某一数量的GLS 161，并
且在一些实施例中，第一GLS区域160可以沿X方向延伸。在一些其他实施例中，第一GLS区域
160可以沿X方向和Y方向两者延伸。第一GLS区域160中的GLS 161被配置为不连续，并且沿X
方向相互间隔开。也就是说，相邻的GLS 161相互分隔开并且两个相邻的GLS 161之间的间
隔可以至少大于预定值。由于GLS 170沿X方向连续地延伸，因而GLS 161的布置方式可以被
视为沿平行于GLS 170的方向延伸并且间隔开。在一些实施例中，两个相邻的GLS 161之间
的间隔可以是固定值。在一些其他实施例中，两个相邻的GLS 161之间的间隔可以具有不同
值。相邻的GLS 161之间的间隔被配置为使得存储块区域101中的每一NAND存储单元的栅电
极被电连接。照此，第一GLS区域160或者GLS 161将沟道孔区域102劈开成两个电连接的部
分，并且存储块区域101的功能不受GLS 161影响。
[0037] 与不连续的GLS 161相比，GLS 170在X方向上是连续的。如图4所示，该对GLS 170相互平行，并且均在X方向上从沟道孔区域102的左侧连续地延伸到右侧。表示第二GLS区域
的该对GLS 170可以被视作存储块区域101的两个边界区域。因而，多对GLS 170可以将器件
100的NAND存储单元划分成多个存储块区域(未示出)。
的该对GLS 170可以被视作存储块区域101的两个边界区域。因而，多对GLS 170可以将器件
100的NAND存储单元划分成多个存储块区域(未示出)。
[0038] GLS 161和GLS 170可以是通过(例如)干法刻蚀工艺或者干法刻蚀工艺和湿法刻蚀工艺的组合形成的。如图5所示，GLS 161和GLS 170在Z方向上均穿过层堆叠体140延伸并
且抵达或部分地穿透多晶硅层130。照此，在GLS 161和GLS 170的底部露出了多晶硅层130
的部分。因为GLS 161的原因，与不存在GLS 161的情形相比露出了层130的更多部分或者更
大总面积。因而，变得能够更快并且更容易地刻蚀掉层130，以形成腔体，而且变得能够更快
并更容易地在腔体中生长外延层。此外，因为GLS 161的原因，露出了堆叠层142的更多部分
或更大总面积。类似地，变得能够更快并且更容易地刻蚀掉层142，以形成腔体，并且能够更
快并且更容易地用导电材料填充腔体。
且抵达或部分地穿透多晶硅层130。照此，在GLS 161和GLS 170的底部露出了多晶硅层130
的部分。因为GLS 161的原因，与不存在GLS 161的情形相比露出了层130的更多部分或者更
大总面积。因而，变得能够更快并且更容易地刻蚀掉层130，以形成腔体，而且变得能够更快
并更容易地在腔体中生长外延层。此外，因为GLS 161的原因，露出了堆叠层142的更多部分
或更大总面积。类似地，变得能够更快并且更容易地刻蚀掉层142，以形成腔体，并且能够更
快并且更容易地用导电材料填充腔体。
[0039] 图6和图7示意性地示出了根据本公开的实施例的在沉积并且继而选择性刻蚀GLS间隔体之后的3D存储器件的截面图。如图6和图7所示，GLS间隔体包括可以通过CVD、PVD、
ALD或者这些工艺中的两者或更多者的组合依次沉积的层171、172、173和174。层171和层
173可以包括(例如)氮化硅，并且层172和层174可以包括(例如)氧化硅。在沉积GLS间隔体
之后，执行选择性刻蚀，使得通过干法刻蚀或者干法刻蚀和湿法刻蚀的组合去除所述间隔
体的处于GLS 161和GLS 170的底部的部分。照此，在GLS 161和GLS 170的底部部分地露出
多晶硅层130，如图7所示。
ALD或者这些工艺中的两者或更多者的组合依次沉积的层171、172、173和174。层171和层
173可以包括(例如)氮化硅，并且层172和层174可以包括(例如)氧化硅。在沉积GLS间隔体
之后，执行选择性刻蚀，使得通过干法刻蚀或者干法刻蚀和湿法刻蚀的组合去除所述间隔
体的处于GLS 161和GLS 170的底部的部分。照此，在GLS 161和GLS 170的底部部分地露出
多晶硅层130，如图7所示。
[0040] 图8‑图12均示意性地示出了根据本公开的实施例在执行一个或多个刻蚀步骤之后的3D存储器件100的截面图。执行第一选择性刻蚀工艺(例如，选择性湿法刻蚀工艺)，以
去除多晶硅层130的多晶硅材料。如图8所示，多晶硅材料的去除创建了腔体180，从而露出
了覆盖层120和形成在沟道孔150中的上述功能层151的氧化硅层(即，阻隔层152)的底部部
分。
去除多晶硅层130的多晶硅材料。如图8所示，多晶硅材料的去除创建了腔体180，从而露出
了覆盖层120和形成在沟道孔150中的上述功能层151的氧化硅层(即，阻隔层152)的底部部
分。
[0041] 在对多晶硅层130进行刻蚀之后，执行第二选择性刻蚀工艺(例如，选择性湿法刻蚀工艺)，以去除功能层151的氧化硅层的在腔体180中露出的部分。结果，露出了功能层151
的氮化硅层(即，电荷捕获层153)的部分。由于GLS间隔体的层174是氧化硅，因而层174在第
二选择性刻蚀工艺中也被去除。于是，露出了氮化硅层173。
的氮化硅层(即，电荷捕获层153)的部分。由于GLS间隔体的层174是氧化硅，因而层174在第
二选择性刻蚀工艺中也被去除。于是，露出了氮化硅层173。
[0042] 在露出氮化硅层153的部分和层173之后，执行第三选择性刻蚀工艺(例如，选择性湿法刻蚀工艺)，以去除露出的氮化硅材料，包括氮化硅电荷捕获层153的露出部分以及层
173。氮化硅材料的去除露出了处于腔体180中的功能层151的氧化硅层(即，隧穿绝缘层
154)的部分以及GLS间隔体的氧化硅层172。
173。氮化硅材料的去除露出了处于腔体180中的功能层151的氧化硅层(即，隧穿绝缘层
154)的部分以及GLS间隔体的氧化硅层172。
[0043] 之后，执行第四选择性刻蚀工艺(例如，选择性湿法刻蚀工艺)，以去除氧化硅隧穿绝缘层154的露出部分。在一些实施例中，氧化硅层172可以被配置为充分厚于层154。照此，
可以在第四选择性刻蚀中在刻蚀掉层154之后仅去除层172的部分。层172的其余部分可以
形成层1721。隧穿绝缘层154的去除在腔体180中露出了多晶硅层(即，沟道层155)的部分。
可以在第四选择性刻蚀中在刻蚀掉层154之后仅去除层172的部分。层172的其余部分可以
形成层1721。隧穿绝缘层154的去除在腔体180中露出了多晶硅层(即，沟道层155)的部分。
[0044] 在一些实施例中，覆盖层120可以是氧化硅。之后，可以在刻蚀掉功能层151的底部部分时去除层120。在一些其他实施例中，覆盖层120可以包括除了氧化硅以外的材料，或者
可以是复合层。之后，可以通过第五选择性刻蚀工艺去除层120。
可以是复合层。之后，可以通过第五选择性刻蚀工艺去除层120。
[0045] 覆盖层120的去除创建了腔体181，并且在腔体181的底部露出了衬底110的顶表面，如图9所示。腔体181比腔体180大，并且具有开口182和开口183。开口182和开口183分别
对应于GLS 161和GLS 170。如果开口182不存在，那么腔体181将只有两个开口，即处于左侧
和右侧的开口183。之后，处于中间的衬底的一些部分以及沟道层155的一些露出部分(即，
腔体181的侧壁)与开口183相距的距离可以是开口183之间的距离的大约一半。与开口183
越远，硅的选择性外延生长就越慢。之后，硅层在衬底110的与开口183相对的一些部分上的
生长可以比在衬底的一些其他部分以及离开口183更远的一些侧壁上的生长更快。之后，在
开口183之间的中间区域附近的孔隙被填满之前，沉积在衬底110上的硅可能就已经接近并
且封住了开口183。也就是说，可能在沟道孔150中的一些(尤其是在开口183之间的中间区
域中的那些沟道孔)附近形成孔隙。因为GLS 161的原因，在开口183之间的中间区域附近建
立了开口182。照此，硅层可以在该中间区域附近更快地生长，因而硅层可以在腔体181中更
均匀地生长并且可以避免孔隙。
对应于GLS 161和GLS 170。如果开口182不存在，那么腔体181将只有两个开口，即处于左侧
和右侧的开口183。之后，处于中间的衬底的一些部分以及沟道层155的一些露出部分(即，
腔体181的侧壁)与开口183相距的距离可以是开口183之间的距离的大约一半。与开口183
越远，硅的选择性外延生长就越慢。之后，硅层在衬底110的与开口183相对的一些部分上的
生长可以比在衬底的一些其他部分以及离开口183更远的一些侧壁上的生长更快。之后，在
开口183之间的中间区域附近的孔隙被填满之前，沉积在衬底110上的硅可能就已经接近并
且封住了开口183。也就是说，可能在沟道孔150中的一些(尤其是在开口183之间的中间区
域中的那些沟道孔)附近形成孔隙。因为GLS 161的原因，在开口183之间的中间区域附近建
立了开口182。照此，硅层可以在该中间区域附近更快地生长，因而硅层可以在腔体181中更
均匀地生长并且可以避免孔隙。
[0046] 如图9所示，在上文描述的刻蚀工艺之后，露出了多晶硅沟道层155的靠近沟道孔150的底部的部分以及衬底110。层1721也处于露出状态下。层1721和层171可以用于在堆叠
层142被刻蚀和代替之前对层堆叠体140予以保护。
层142被刻蚀和代替之前对层堆叠体140予以保护。
[0047] 图10示意性地示出了根据本公开的实施例在选择性外延生长之后的3D存储器件100的截面图。执行选择性外延生长，从而在腔体181中沉积硅层184。由于衬底110是单晶硅
并且沟道层155的露出部分(侧壁)是多晶硅，因而在衬底上生长单晶硅层并且在腔体181的
侧壁上生长多晶硅层。所述单晶硅层和多晶硅层同时生长，并且相互毗连或融合，从而形成
了层184，如图10所示。在一些实施例中，层182可以掺杂有p型掺杂剂。
并且沟道层155的露出部分(侧壁)是多晶硅，因而在衬底上生长单晶硅层并且在腔体181的
侧壁上生长多晶硅层。所述单晶硅层和多晶硅层同时生长，并且相互毗连或融合，从而形成
了层184，如图10所示。在一些实施例中，层182可以掺杂有p型掺杂剂。
[0048] 因为GLS 161提供处于GLS 170之间的中间区域中的开口182，所以衬底110的顶表面和腔体181的侧壁(包括处于中间区域中的那些)相对于开口182或开口183的至少其中之
一处于某一距离内。因而，可以不留孔隙地以层184填充腔体181。如前所述，如果GLS 161不
存在，那么硅层在开口183之间的中间区域中可能生长得较慢，并且因而可能在衬底110的
一些部分上方形成孔隙。这些孔隙可能导致电流的泄漏以及功能问题和可靠性问题。
一处于某一距离内。因而，可以不留孔隙地以层184填充腔体181。如前所述，如果GLS 161不
存在，那么硅层在开口183之间的中间区域中可能生长得较慢，并且因而可能在衬底110的
一些部分上方形成孔隙。这些孔隙可能导致电流的泄漏以及功能问题和可靠性问题。
[0049] 图11示意性地示出了根据本公开的实施例在执行附加制作步骤之后的3D存储器件100的截面图。在选择性外延生长之后，可以执行刻蚀工艺(例如，选择性湿法刻蚀工艺)，
以去除氧化硅层1721和氮化硅层171。因为层堆叠体140的层142也是氮化硅层，因而在该刻
蚀工艺期间也去除了氮化硅层142，从而在氧化硅层141之间留下腔体。之后，生长导电材料
(例如，W)，以填充由层142的去除而留下的腔体，从而在氧化硅层141之间形成导体层143。
也就是说，导体层143代替电介质层142，并且层堆叠体140现在包括交替的电介质层141和
导体层143，如图11所示。导体层143可以平行于衬底110，并且沟道孔150中的每一功能层
151的部分处于导体层143之一的部分和沟道孔150中的沟道层155的部分之间。所述导电材
料可以是通过CVD、PVD、ALD或者这些工艺中的两者或更多者的组合沉积的。在一些实施例
中，可以使用诸如Co、Cu或Al的另一种金属作为用于形成导体层143的导电材料。
以去除氧化硅层1721和氮化硅层171。因为层堆叠体140的层142也是氮化硅层，因而在该刻
蚀工艺期间也去除了氮化硅层142，从而在氧化硅层141之间留下腔体。之后，生长导电材料
(例如，W)，以填充由层142的去除而留下的腔体，从而在氧化硅层141之间形成导体层143。
也就是说，导体层143代替电介质层142，并且层堆叠体140现在包括交替的电介质层141和
导体层143，如图11所示。导体层143可以平行于衬底110，并且沟道孔150中的每一功能层
151的部分处于导体层143之一的部分和沟道孔150中的沟道层155的部分之间。所述导电材
料可以是通过CVD、PVD、ALD或者这些工艺中的两者或更多者的组合沉积的。在一些实施例
中，可以使用诸如Co、Cu或Al的另一种金属作为用于形成导体层143的导电材料。
[0050] 每一导体层143被配置为沿Y方向或者在X‑Y平面中对一行或者多行的NAND存储单元进行电连接，并且每一导体层143被配置作为3D存储器件100的字线。形成在沟道孔150中
的沟道层155被配置为沿Z方向对一列或者一串NAND存储单元进行电连接，并且沟道层155
被配置作为3D存储器件100的位线。照此，在X‑Y平面中沟道孔150中的功能层151的部分作
为NAND存储单元的部分被布置在导体层143和沟道层155之间，即处于字线和位线之间。导
体层143的在沟道孔150的部分附近的部分起着NAND存储单元的控制栅或栅电极的作用。如
图11所示的3D存储器件100可以被视为包括NAND单元的串的2D阵列(这样的串又被称为
“NAND串”)。每一NAND串包含多个NAND单元，并且垂直地朝衬底110延伸。NAND串形成了NAND
存储单元的3D布置方式。
的沟道层155被配置为沿Z方向对一列或者一串NAND存储单元进行电连接，并且沟道层155
被配置作为3D存储器件100的位线。照此，在X‑Y平面中沟道孔150中的功能层151的部分作
为NAND存储单元的部分被布置在导体层143和沟道层155之间，即处于字线和位线之间。导
体层143的在沟道孔150的部分附近的部分起着NAND存储单元的控制栅或栅电极的作用。如
图11所示的3D存储器件100可以被视为包括NAND单元的串的2D阵列(这样的串又被称为
“NAND串”)。每一NAND串包含多个NAND单元，并且垂直地朝衬底110延伸。NAND串形成了NAND
存储单元的3D布置方式。
[0051] 在刻蚀牺牲层142并且沉积导体层143时，GLS 161起着重要作用。相邻的层141之间的间隔相对较窄并且GLS 170之间的距离相对较长。如果GLS 161不存在，那么对层142的
刻蚀就不得不贯穿层141之间的窄而长的间隔。之后，层142的水平地处于中间区域中的一
些部分可能未被完全刻蚀掉。如果层142的一些部分未被刻蚀掉，那么导体层143的一些部
分就可能未被沉积或者未被正确地沉积。由于导体层143起着NAND存储单元的栅电极的作
用，因而不完整的栅电极可能导致NAND存储单元的故障。因为GLS 161被配置为处于GLS
170之间的中间区域附近，所以层141之间的窄而长的间隔的长度被一分为二。照此，可以将
层142完全刻蚀掉，并且可以正确地沉积导体层143或栅电极。
刻蚀就不得不贯穿层141之间的窄而长的间隔。之后，层142的水平地处于中间区域中的一
些部分可能未被完全刻蚀掉。如果层142的一些部分未被刻蚀掉，那么导体层143的一些部
分就可能未被沉积或者未被正确地沉积。由于导体层143起着NAND存储单元的栅电极的作
用，因而不完整的栅电极可能导致NAND存储单元的故障。因为GLS 161被配置为处于GLS
170之间的中间区域附近，所以层141之间的窄而长的间隔的长度被一分为二。照此，可以将
层142完全刻蚀掉，并且可以正确地沉积导体层143或栅电极。
[0052] 在形成导体层143之后，可以制作第一阵列公共源极(ACS)190和第二ACS 191。首先，可以通过CVD、PVD、ALD或者这些工艺中的两者或更多者的组合在GLS 161和GLS 170的
侧壁和底表面上沉积电绝缘层。之后，可以执行干法刻蚀工艺或者干法刻蚀工艺和湿法刻
蚀工艺的组合，其将去除层192的处于GLS 161和GLS 170的底部的部分，从而露出层184的
部分。
侧壁和底表面上沉积电绝缘层。之后，可以执行干法刻蚀工艺或者干法刻蚀工艺和湿法刻
蚀工艺的组合，其将去除层192的处于GLS 161和GLS 170的底部的部分，从而露出层184的
部分。
[0053] 之后，执行其他工艺，以在GLS 161和GLS 170中形成第一ACS 190和第二ACS 191。例如，可以将包括诸如氮化钛、W、Co、Cu、Al、掺杂的硅或硅化物的导电材料的导电层193沉
积在氧化硅层192上，并且导电层193电接触处于GLS 161和GLS 170的底部的层184。之后，
可以用导电材料194(例如，掺杂的多晶硅)填充GLS 161和GLS 170。也就是说，在一些实施
例中，第一ACS 190和第二ACS 191均可以包括沉积在GLS的侧壁上的隔离层、沉积在隔离层
上的导电材料、以及填充GLS的导电材料。隔离层使第一ACS 190和第二ACS 191与导体层
143绝缘。在一些实施例中，第一ACS 190和第二ACS 191均可以包括沉积在GLS的侧壁上的
隔离层以及沉积在隔离层上并填充该GLS的一种或多种导电材料。如图12所示，在第一ACS
190和第二ACS 191被形成之后，它们变成了穿过层堆叠体140延伸并且电接触层184的导电
沟道。
积在氧化硅层192上，并且导电层193电接触处于GLS 161和GLS 170的底部的层184。之后，
可以用导电材料194(例如，掺杂的多晶硅)填充GLS 161和GLS 170。也就是说，在一些实施
例中，第一ACS 190和第二ACS 191均可以包括沉积在GLS的侧壁上的隔离层、沉积在隔离层
上的导电材料、以及填充GLS的导电材料。隔离层使第一ACS 190和第二ACS 191与导体层
143绝缘。在一些实施例中，第一ACS 190和第二ACS 191均可以包括沉积在GLS的侧壁上的
隔离层以及沉积在隔离层上并填充该GLS的一种或多种导电材料。如图12所示，在第一ACS
190和第二ACS 191被形成之后，它们变成了穿过层堆叠体140延伸并且电接触层184的导电
沟道。
[0054] 由于第一ACS 190是通过填充处于第一GLS区域160中的GLS 161而形成的，因而第一ACS 190也可以具有圆柱形或柱形形状。类似地，第二ACS 191可以具有与GLS 170的形状
相同的形状或者类似的形状。照此，第一ACS 190的布置方式与GLS 161的布置方式相同，并
且第二ACS 191的布置方式与GLS 170的布置方式相同。也就是说，第一ACS 190沿X方向以
非连续方式延伸并且间隔开，并且第二ACS 191沿X方向以连续方式从存储块区域101的左
侧延伸到右侧。第一ACS 190沿平行于第二ACS 191的方向间隔开并且处于第二ACS 191之
间的区域101的中间部分中。此外，第二ACS 191将NAND存储单元划分成多个存储块区域(未
示出)。每一存储块区域在Y方向上可以被布置在一对第二ACS 191之间，并且包括沟道孔区
域，该沟道孔区域包括非连续的第一ACS 190。在一些其他实施例中，第一ACS 190可以以非
连续方式沿X方向和Y方向两者延伸。当第一ACS沿X方向和Y方向两者延伸时，对应的制作工
艺可以保持与第一ACS仅沿X方向延伸时相同。
相同的形状或者类似的形状。照此，第一ACS 190的布置方式与GLS 161的布置方式相同，并
且第二ACS 191的布置方式与GLS 170的布置方式相同。也就是说，第一ACS 190沿X方向以
非连续方式延伸并且间隔开，并且第二ACS 191沿X方向以连续方式从存储块区域101的左
侧延伸到右侧。第一ACS 190沿平行于第二ACS 191的方向间隔开并且处于第二ACS 191之
间的区域101的中间部分中。此外，第二ACS 191将NAND存储单元划分成多个存储块区域(未
示出)。每一存储块区域在Y方向上可以被布置在一对第二ACS 191之间，并且包括沟道孔区
域，该沟道孔区域包括非连续的第一ACS 190。在一些其他实施例中，第一ACS 190可以以非
连续方式沿X方向和Y方向两者延伸。当第一ACS沿X方向和Y方向两者延伸时，对应的制作工
艺可以保持与第一ACS仅沿X方向延伸时相同。
[0055] 在形成第一ACS和第二ACS之后，执行其他制作步骤或工艺，以完成器件100的制作。为了简单起见，省略了其他制作步骤或工艺的细节。
[0056] 图13示出了根据本公开的实施例的用于制作3D存储器件的示意性流程图200。在211，可以在衬底的顶表面之上沉积牺牲层。所述衬底可以包括半导体衬底，例如，单晶硅衬
底。在一些实施例中，在沉积牺牲层之前可以在衬底上沉积基础层或覆盖层。基础层或覆盖
层可以包括单个层或者具有在衬底之上依次沉积的多个层的复合层。在一些实施例中，基
础层或覆盖层可以包括氧化硅、氮化硅和/或氧化铝。在一些其他实施例中，可以在不在衬
底之上沉积基础层或覆盖层的情况下沉积牺牲层。牺牲层可以包括单晶硅、多晶硅、氧化硅
或氮化硅。
底。在一些实施例中，在沉积牺牲层之前可以在衬底上沉积基础层或覆盖层。基础层或覆盖
层可以包括单个层或者具有在衬底之上依次沉积的多个层的复合层。在一些实施例中，基
础层或覆盖层可以包括氧化硅、氮化硅和/或氧化铝。在一些其他实施例中，可以在不在衬
底之上沉积基础层或覆盖层的情况下沉积牺牲层。牺牲层可以包括单晶硅、多晶硅、氧化硅
或氮化硅。
[0057] 在212，可以在牺牲层上方沉积层堆叠体。所述层堆叠体包括交替堆叠设置的第一堆叠层和第二堆叠层。在一些实施例中，第一堆叠层可以包括第一电介质层，并且第二堆叠
层可以包括不同于第一电介质层的第二电介质层。在一些实施例中，第一电介质层和第二
电介质层之一被配置作为牺牲堆叠层。在一些其他实施例中，第一堆叠层和第二堆叠层可
以分别包括电介质层和导电层。
层可以包括不同于第一电介质层的第二电介质层。在一些实施例中，第一电介质层和第二
电介质层之一被配置作为牺牲堆叠层。在一些其他实施例中，第一堆叠层和第二堆叠层可
以分别包括电介质层和导电层。
[0058] 在213，可以形成穿过层堆叠体和牺牲层的沟道孔，以露出衬底的部分。功能层和沟道层可以被沉积在每一沟道孔的侧壁上。形成功能层可以包括在沟道孔的侧壁上沉积阻
隔层，在阻隔层上沉积电荷捕获层，以及在电荷捕获层上沉积隧穿绝缘层。在隧穿绝缘层上
沉积的沟道层起着半导体沟道的作用，并且可以包括多晶硅层。
隔层，在阻隔层上沉积电荷捕获层，以及在电荷捕获层上沉积隧穿绝缘层。在隧穿绝缘层上
沉积的沟道层起着半导体沟道的作用，并且可以包括多晶硅层。
[0059] 在214，可以形成垂直地穿过层堆叠体延伸并且延伸到牺牲层中的第一GLS和第二GLS，并且第一GLS和第二GLS露出牺牲层的部分。第二GLS也沿水平方向连续地延伸，并且将
NAND存储单元划分成多个存储块区域。存储块区域包括沟道孔区域，沟道孔区域包括第一
GLS。第一GLS沿该水平方向可以是非连续的，并且可以间隔开一个或多个预定的距离值。由
于第一GLS是非连续的，因而第一GLS不影响存储块区域的功能。
NAND存储单元划分成多个存储块区域。存储块区域包括沟道孔区域，沟道孔区域包括第一
GLS。第一GLS沿该水平方向可以是非连续的，并且可以间隔开一个或多个预定的距离值。由
于第一GLS是非连续的，因而第一GLS不影响存储块区域的功能。
[0060] 在215，可以刻蚀掉牺牲层并且可以在衬底上方创建腔体。该腔体露出功能层的阻隔层的处于该腔体中的部分。如果基础层或覆盖层沉积在衬底上，则在该腔体中还露出基
础层或覆盖层。之后，分别通过(例如)一种或多种选择性刻蚀工艺刻蚀掉功能层的依次在
腔体中露出的各个层，包括阻隔层、电荷捕获层和隧穿绝缘层。结果，可以在腔体中去除功
能层的接近衬底的部分。也可以在刻蚀功能层的该部分的工艺期间或者在另一选择性刻蚀
工艺中，刻蚀掉基础层或覆盖层(如果沉积的话)。因而，在腔体中露出了衬底的部分以及沟
道层的侧面部分。
础层或覆盖层。之后，分别通过(例如)一种或多种选择性刻蚀工艺刻蚀掉功能层的依次在
腔体中露出的各个层，包括阻隔层、电荷捕获层和隧穿绝缘层。结果，可以在腔体中去除功
能层的接近衬底的部分。也可以在刻蚀功能层的该部分的工艺期间或者在另一选择性刻蚀
工艺中，刻蚀掉基础层或覆盖层(如果沉积的话)。因而，在腔体中露出了衬底的部分以及沟
道层的侧面部分。
[0061] 在216，可以执行选择性外延生长，以在腔体中在衬底上生长单晶硅层并且在沟道层的露出部分(即侧壁)上生长多晶硅外延层。在外延生长期间，所述单晶硅层和多晶硅层
相互毗连或者融合，以填充该腔体。因为第一GLS被布置在沟道孔区域中，所以与不存在第
一GLS时相比，单晶硅和多晶硅在腔体中的外延生长速率将是更均匀的。照此，在填充腔体
时避免了孔隙的形成。
相互毗连或者融合，以填充该腔体。因为第一GLS被布置在沟道孔区域中，所以与不存在第
一GLS时相比，单晶硅和多晶硅在腔体中的外延生长速率将是更均匀的。照此，在填充腔体
时避免了孔隙的形成。
[0062] 在一些实施例中，层堆叠体包括两个电介质堆叠层，并且堆叠层之一是牺牲性的。牺牲堆叠层可以在217被刻蚀掉，从而留下腔体，之后在218用导电材料填充该腔体，以形成
导体层。导电材料可以包括诸如W、Co、Cu或Al的金属。因为第一GLS被布置在沟道孔区域的
中间，所以牺牲堆叠层可以被完全刻蚀掉。因而，可以避免不完整的栅电极的形成。
导体层。导电材料可以包括诸如W、Co、Cu或Al的金属。因为第一GLS被布置在沟道孔区域的
中间，所以牺牲堆叠层可以被完全刻蚀掉。因而，可以避免不完整的栅电极的形成。
[0063] 在219，可以在第一GLS和第二GLS处沉积并选择性刻蚀氧化物层，以露出填充该腔体的外延层。可以在GLS中沉积诸如氮化钛、W、Cu、Al和/或掺杂的多晶硅的导电材料，以分
别形成电接触该外延层的第一ACS和第二ACS。
别形成电接触该外延层的第一ACS和第二ACS。
[0064] 图14和图15示意性地示出了根据本公开的实施例的另一3D存储器件300的顶视图和截面图。图15所示的截面图是沿图14的CC’线截取的。3D存储器件300的结构可以与器件
100的结构类似，但是器件300的第一GLS区域162不同于器件100的第一GLS区域160。
100的结构类似，但是器件300的第一GLS区域162不同于器件100的第一GLS区域160。
[0065] 如图14和图15所示，器件300的沟道孔150被配置为在Z方向上延伸，并且在X‑Y平面中形成某一图案的阵列。3D存储器件300的NAND存储单元可以通过GLS 171被划分成多个
存储块区域(未示出)。GLS 171可以具有与器件100的GLS 170的结构相同的结构或类似的
结构。与其他存储块区域(未示出)分隔开的存储块区域103可以包括沟道孔区域104。存储
块区域103可以被配置在一对GLS 171之间。沟道孔区域104可以包括第一GLS区域162，第一
GLS区域162包括多个GLS 163。GLS 163沿X方向不连续地延伸并且相互间隔开，而GLS 171
则在X方向上连续地延伸。与器件100的在X‑Y平面中具有圆形截面的GLS 161形成对照的
是，GLS 163在X‑Y平面中具有菱形截面。在一些实施例中，就像图14中那样，GLS 163在沟道
孔区域104中可以具有相同的形状和尺寸。在一些其他实施例中，GLS 163在沟道孔区域104
中可以具有不同的形状和/或不同的尺寸。
存储块区域(未示出)。GLS 171可以具有与器件100的GLS 170的结构相同的结构或类似的
结构。与其他存储块区域(未示出)分隔开的存储块区域103可以包括沟道孔区域104。存储
块区域103可以被配置在一对GLS 171之间。沟道孔区域104可以包括第一GLS区域162，第一
GLS区域162包括多个GLS 163。GLS 163沿X方向不连续地延伸并且相互间隔开，而GLS 171
则在X方向上连续地延伸。与器件100的在X‑Y平面中具有圆形截面的GLS 161形成对照的
是，GLS 163在X‑Y平面中具有菱形截面。在一些实施例中，就像图14中那样，GLS 163在沟道
孔区域104中可以具有相同的形状和尺寸。在一些其他实施例中，GLS 163在沟道孔区域104
中可以具有不同的形状和/或不同的尺寸。
[0066] 3D NAND存储器件300的制作方法可以使用一种或多种与针对器件100所使用的那些工艺相同或类似的工艺。例如，可以在器件300的制作中使用针对器件100所使用的一种
或多种沉积工艺、一种或多种刻蚀工艺和/或一种或多种填充工艺。
或多种沉积工艺、一种或多种刻蚀工艺和/或一种或多种填充工艺。
[0067] 例如，如图14和图15所示，在制作3D存储器件300时，可以通过CVD、PVD、ALD或者这些工艺中的两者或更多者的组合在衬底110的顶表面之上沉积层120。接下来，与器件100类
似，可以在层120之上依次沉积牺牲层(例如，多晶硅层130)以及包括交替的堆叠层141和
142的层堆叠体140。与器件100类似，器件300的堆叠层141和142也可以示例性地分别包括
氧化硅和氮化硅。如图15所示，与器件100类似，器件300也可以包括沟道孔150、功能层151
和多晶硅沟道层155(半导体沟道)。功能层151以与器件100的方式相同的方式形成在沟道
孔150的侧壁和底表面上。功能层151可以示例性地包括沉积在沟道孔150的侧壁和底部上
的作为阻隔层152的氧化硅层、沉积在阻隔层152的表面上的作为电荷捕获层153的氮化硅
层、以及沉积在电荷捕获层153的表面上的作为隧穿绝缘层154的氧化硅层。多晶硅沟道层
155可以被沉积在隧穿绝缘层154的表面上。沟道孔150可以填充有电介质材料156。
似，可以在层120之上依次沉积牺牲层(例如，多晶硅层130)以及包括交替的堆叠层141和
142的层堆叠体140。与器件100类似，器件300的堆叠层141和142也可以示例性地分别包括
氧化硅和氮化硅。如图15所示，与器件100类似，器件300也可以包括沟道孔150、功能层151
和多晶硅沟道层155(半导体沟道)。功能层151以与器件100的方式相同的方式形成在沟道
孔150的侧壁和底表面上。功能层151可以示例性地包括沉积在沟道孔150的侧壁和底部上
的作为阻隔层152的氧化硅层、沉积在阻隔层152的表面上的作为电荷捕获层153的氮化硅
层、以及沉积在电荷捕获层153的表面上的作为隧穿绝缘层154的氧化硅层。多晶硅沟道层
155可以被沉积在隧穿绝缘层154的表面上。沟道孔150可以填充有电介质材料156。
[0068] 接下来，可以形成GLS 163和GLS 171。如图14所示，GLS 163的截面在X‑Y平面中具有菱形形状。与器件100类似，可以沉积并且选择性刻蚀GLS间隔体，以露出牺牲层130。接下
来，可以刻蚀牺牲层130、层120以及功能层151的靠近衬底的部分，其在腔体中露出沟道层
155的侧面部分以及衬底。在露出沟道孔155的侧面部分以及衬底之后，可以执行选择性外
延生长，以生长填充该腔体的外延层。这些外延层电接触沟道层155的露出侧面部分。因为
GLS 163被配置为在GLS 171之间的中间区域，因而在生长填充该腔体的外延层时可以防止
孔隙的形成。
来，可以刻蚀牺牲层130、层120以及功能层151的靠近衬底的部分，其在腔体中露出沟道层
155的侧面部分以及衬底。在露出沟道孔155的侧面部分以及衬底之后，可以执行选择性外
延生长，以生长填充该腔体的外延层。这些外延层电接触沟道层155的露出侧面部分。因为
GLS 163被配置为在GLS 171之间的中间区域，因而在生长填充该腔体的外延层时可以防止
孔隙的形成。
[0069] 此后，与器件100类似，可以刻蚀掉堆叠层142并且用导体层(例如，W层)代替堆叠层142。导体层被配置作为3D存储器件300的字线，并且沟道层155被配置作为位线。之后，可
以使用氧化物层的沉积和刻蚀工艺在GLS 163和GLS 171的底部露出该外延层。可以在GLS
163和GLS 171中沉积导电材料，以形成第一ACS和第二ACS。第一ACS和第二ACS均穿过层堆
叠体140延伸并且电接触外延层。在此之后，执行其他制作步骤或工艺，以完成器件300的制
作。
以使用氧化物层的沉积和刻蚀工艺在GLS 163和GLS 171的底部露出该外延层。可以在GLS
163和GLS 171中沉积导电材料，以形成第一ACS和第二ACS。第一ACS和第二ACS均穿过层堆
叠体140延伸并且电接触外延层。在此之后，执行其他制作步骤或工艺，以完成器件300的制
作。
[0070] 由于GLS 163在X‑Y平面中具有菱形截面，因而形成在GLS 163中的第一ACS在X‑Y平面中也具有菱形截面。此外，与器件100类似，第一ACS沿X方向以不连续方式延伸并且相
互间隔开，并且第二ACS沿X方向以连续方式延伸。此外，第二ACS将NAND存储单元划分成多
个存储块区域。每一存储块区域在Y方向上可以被布置在一对第二ACS之间。存储块可以包
括沟道孔区域，沟道孔区域包括非连续的第一ACS。在一些其他实施例中，GLS 163并且因而
第一ACS可以分别以非连续方式沿X方向和Y方向两者延伸。
互间隔开，并且第二ACS沿X方向以连续方式延伸。此外，第二ACS将NAND存储单元划分成多
个存储块区域。每一存储块区域在Y方向上可以被布置在一对第二ACS之间。存储块可以包
括沟道孔区域，沟道孔区域包括非连续的第一ACS。在一些其他实施例中，GLS 163并且因而
第一ACS可以分别以非连续方式沿X方向和Y方向两者延伸。
[0071] 图16示意性地示出了根据本公开的实施例的另一3D存储器件400的顶视图。为了简单起见，省略了器件400的截面图。3D存储器件400的结构可以与器件100和器件300的结
构类似，但是器件400的第一GLS区域164不同于器件100的第一GLS区域160和器件300的第
一GLS区域162。
构类似，但是器件400的第一GLS区域164不同于器件100的第一GLS区域160和器件300的第
一GLS区域162。
[0072] 与器件100和器件300类似，器件400的沟道孔150被配置为在Z方向上延伸，并且在X‑Y平面中形成图案。如图16所示，3D存储器件400的NAND存储单元可以通过GLS 172被划分
成多个存储块区域(未示出)。GLS 172可以具有与器件100的GLS 170或者器件300的GLS
171的结构相同的结构或类似的结构。与其他存储块区域(未示出)分隔开的存储块区域105
可以被配置在一对GLS 172之间，并且存储块区域105包括沟道孔区域106。沟道孔区域106
可以包括第一GLS区域164，第一GLS区域164可以包括处于GLS 172之间的中间区域附近的
多个GLS 165。在一些实施例中，GLS 165可以具有与器件100的GLS 161的形状和尺寸相同
的形状和尺寸。在一些其他实施例中，GLS 165可以具有与GLS 161的形状和尺寸不同的形
状或不同的尺寸，例如方形形状、椭圆形形状或其他形状。
成多个存储块区域(未示出)。GLS 172可以具有与器件100的GLS 170或者器件300的GLS
171的结构相同的结构或类似的结构。与其他存储块区域(未示出)分隔开的存储块区域105
可以被配置在一对GLS 172之间，并且存储块区域105包括沟道孔区域106。沟道孔区域106
可以包括第一GLS区域164，第一GLS区域164可以包括处于GLS 172之间的中间区域附近的
多个GLS 165。在一些实施例中，GLS 165可以具有与器件100的GLS 161的形状和尺寸相同
的形状和尺寸。在一些其他实施例中，GLS 165可以具有与GLS 161的形状和尺寸不同的形
状或不同的尺寸，例如方形形状、椭圆形形状或其他形状。
[0073] 此外，与GLS 161或GLS 163形成沿X方向延伸的单行的器件100和器件300形成对照的是，GLS 165可以形成均沿X方向延伸的两行。在一行中，GLS 165不连续地延伸并且相
互间隔开。在一些实施例中，相邻的GLS 165可以间隔开恒定的距离。在一些其他实施例中，
相邻的GLS 165可以间隔开不同值的距离。在一些实施例中，两行的GLS 165可以被布置在
GLS 172之间的中间区域附近并且间隔开预定的距离。
互间隔开。在一些实施例中，相邻的GLS 165可以间隔开恒定的距离。在一些其他实施例中，
相邻的GLS 165可以间隔开不同值的距离。在一些实施例中，两行的GLS 165可以被布置在
GLS 172之间的中间区域附近并且间隔开预定的距离。
[0074] 在一些其他实施例中，可以将多于两行的GLS 165布置在GLS 172之间的中间区域附近。照此，GLS 165可以被配置为沿X方向和Y方向两者延伸。也就是说，GLS 165可以被配
置为在存储块区域105中或者在GLS 172之间在X‑Y平面中形成适当的图案。在一些实施例
中，就像图16中那样，GLS 165可以沿X方向延伸比沿Y方向更长的范围。
置为在存储块区域105中或者在GLS 172之间在X‑Y平面中形成适当的图案。在一些实施例
中，就像图16中那样，GLS 165可以沿X方向延伸比沿Y方向更长的范围。
[0075] 因为相邻的GLS 165至少间隔开某一距离，所以存储块区域105中的每一NAND存储单元的栅电极被电连接。照此，第一GLS区域164或者GLS 165可以被视为将沟道孔区域106
划分成三个电连接的部分。因而，存储块区域105的功能不受影响。
划分成三个电连接的部分。因而，存储块区域105的功能不受影响。
[0076] 在多于一行的GLS 165被形成在一对GLS 172之间时，用于刻蚀牺牲层(例如，器件100的层130和层142)的工艺可以变得更快并且更完整。类似地，外延层在腔体中的生长速
率(例如，层184在器件100的腔体181中的生长速率)可以变得更加均匀，从而防止孔隙的形
成。此外，在一些其他实施例中，当更多沟道孔被布置在存储块区域中时，GLS 172之间的距
离可以沿Y方向增大。GLS 172之间的距离可以变得非常大，使得一行的GLS 165可能不足以
在腔体中的选择性外延生长(例如，层184在器件100的腔体181中的生长)中防止孔隙的形
成，或者不足以防止牺牲堆叠层(例如，器件100的层142)的不完整刻蚀。因而，在一些实施
例中，可能希望多行的GLS 165来避免孔隙的形成和不完整刻蚀。
率(例如，层184在器件100的腔体181中的生长速率)可以变得更加均匀，从而防止孔隙的形
成。此外，在一些其他实施例中，当更多沟道孔被布置在存储块区域中时，GLS 172之间的距
离可以沿Y方向增大。GLS 172之间的距离可以变得非常大，使得一行的GLS 165可能不足以
在腔体中的选择性外延生长(例如，层184在器件100的腔体181中的生长)中防止孔隙的形
成，或者不足以防止牺牲堆叠层(例如，器件100的层142)的不完整刻蚀。因而，在一些实施
例中，可能希望多行的GLS 165来避免孔隙的形成和不完整刻蚀。
[0077] 与器件100和器件300类似，但是在附图中未示出的是，器件400可以包括衬底100以及设置在衬底上方的层堆叠体140。器件400也可以包括沿Z方向垂直地穿过层堆叠体140
延伸的功能层151、沟道层155、第一ACS和第二ACS。将省略或者不再详细重复对这样的结构
的描述。
延伸的功能层151、沟道层155、第一ACS和第二ACS。将省略或者不再详细重复对这样的结构
的描述。
[0078] 3D NAND存储器件400的制作方法可以使用一种或多种与针对器件100和300所使用的那些工艺相同或类似的工艺。例如，可以在器件400的制作中使用针对器件100和300所
使用的一种或多种沉积工艺、一种或多种刻蚀工艺和/或一种或多种填充工艺。将省略或者
不再详细重复对这样的制作工艺的描述。
使用的一种或多种沉积工艺、一种或多种刻蚀工艺和/或一种或多种填充工艺。将省略或者
不再详细重复对这样的制作工艺的描述。
[0079] 图17、图18、图19和图20示意性地示出了根据本公开的实施例的另一3D存储器件500的顶视图和截面图。图18所示的截面图是沿图17的DD’线截取的。图19所示的截面图是
沿图20的EE’线截取的。3D存储器件500的结构可以与器件100、器件300和/或器件400的结
构类似，但是器件500的第一GLS区域166不同于器件100的第一GLS区域160、器件300的第一
GLS区域162和器件400的第一GLS区域164。
沿图20的EE’线截取的。3D存储器件500的结构可以与器件100、器件300和/或器件400的结
构类似，但是器件500的第一GLS区域166不同于器件100的第一GLS区域160、器件300的第一
GLS区域162和器件400的第一GLS区域164。
[0080] 与器件100、器件300和器件400类似，器件500的沟道孔150被配置为在Z方向上延伸，并且在X‑Y平面中形成图案。如图17所示，3D存储器件500的NAND存储单元可以通过GLS
173被划分成多个存储块区域(未示出)。GLS 173可以具有与器件100的GLS 170或者器件
300的GLS 171的结构相同的结构或类似的结构。存储块区域107可以包括沟道孔区域108。
存储块区域107可以被配置在一对GLS 173之间，并且通过GLS 173与其他存储块区域(未示
出)分隔开。沟道孔区域108可以包括第一GLS区域166，第一GLS区域166可以包括处于GLS
173之间的中间区域附近的多个GLS 167。与器件100、器件300和器件400类似，GLS 167在Z
方向上连续地延伸并且在X方向上不连续地延伸。GLS 167的截面可以在X‑Y平面中具有各
种形状，例如，图17所示的矩形形状。
173被划分成多个存储块区域(未示出)。GLS 173可以具有与器件100的GLS 170或者器件
300的GLS 171的结构相同的结构或类似的结构。存储块区域107可以包括沟道孔区域108。
存储块区域107可以被配置在一对GLS 173之间，并且通过GLS 173与其他存储块区域(未示
出)分隔开。沟道孔区域108可以包括第一GLS区域166，第一GLS区域166可以包括处于GLS
173之间的中间区域附近的多个GLS 167。与器件100、器件300和器件400类似，GLS 167在Z
方向上连续地延伸并且在X方向上不连续地延伸。GLS 167的截面可以在X‑Y平面中具有各
种形状，例如，图17所示的矩形形状。
[0081] 与器件400类似，但是不同于器件100和器件300，GLS 167可以形成与GLS 173平行并且沿X方向延伸的两行。在一些实施例中，两行的GLS 167可以被布置在GLS 173之间的中
间区域附近并且间隔开预定的距离。在每一行中，GLS 167不连续地延伸并且相互间隔开。
在一些实施例中，相邻的GLS 167可以沿X方向间隔开恒定的距离。在一些实施例中，相邻的
GLS 167可以沿X方向隔开不同值的距离。在一些其他实施例中，可以将多于两行GLS 167布
置到GLS 173之间的中间区域附近。照此，GLS 167可以被配置为沿X方向和Y方向两者延伸，
并且在存储块区域107中或者在GLS 173之间在X‑Y平面中形成2D图案。在一些实施例中，
GLS 167可以沿X方向延伸比沿Y方向更长的范围。
间区域附近并且间隔开预定的距离。在每一行中，GLS 167不连续地延伸并且相互间隔开。
在一些实施例中，相邻的GLS 167可以沿X方向间隔开恒定的距离。在一些实施例中，相邻的
GLS 167可以沿X方向隔开不同值的距离。在一些其他实施例中，可以将多于两行GLS 167布
置到GLS 173之间的中间区域附近。照此，GLS 167可以被配置为沿X方向和Y方向两者延伸，
并且在存储块区域107中或者在GLS 173之间在X‑Y平面中形成2D图案。在一些实施例中，
GLS 167可以沿X方向延伸比沿Y方向更长的范围。
[0082] 由于相邻GLS 165沿X方向、Y方向或者X方向和Y方向之间的另一方向至少间隔开某一距离，因而存储块区域107中的每一NAND存储单元的栅电极被电连接。照此，第一GLS区
域166或者GLS 167可以被视为将沟道孔区域108划分成三个电连接的部分。因而，存储块区
域107的功能不受GLS 167影响。
域166或者GLS 167可以被视为将沟道孔区域108划分成三个电连接的部分。因而，存储块区
域107的功能不受GLS 167影响。
[0083] 与器件400类似，在多于一行的GLS 167被布置到一对GLS 173之间时，与不存在GLS 167时的情形相比，用于刻蚀牺牲层(例如，器件100的层130或层142)的工艺可以变得
更快并且更完整。此外，外延层在腔体中的生长速率(例如，层184在器件100的腔体181中的
生长速率)可以变得更加均匀，从而防止孔隙的形成。此外，在一些其他实施例中，当更多沟
道孔被布置在GLS 173之间时，GLS 173之间的距离可以相应地增大。GLS 173之间的距离可
以变得非常大，使得一行的GLS 167可能不足以在腔体中(例如，层184在器件100的腔体181
中)的选择性外延生长中防止孔隙的形成，或者不足以防止牺牲堆叠层(例如，器件100的层
142)的不完整刻蚀。因而，在一些实施例中，可能需要多行的GLS 167来避免孔隙的形成和
不完整刻蚀。
更快并且更完整。此外，外延层在腔体中的生长速率(例如，层184在器件100的腔体181中的
生长速率)可以变得更加均匀，从而防止孔隙的形成。此外，在一些其他实施例中，当更多沟
道孔被布置在GLS 173之间时，GLS 173之间的距离可以相应地增大。GLS 173之间的距离可
以变得非常大，使得一行的GLS 167可能不足以在腔体中(例如，层184在器件100的腔体181
中)的选择性外延生长中防止孔隙的形成，或者不足以防止牺牲堆叠层(例如，器件100的层
142)的不完整刻蚀。因而，在一些实施例中，可能需要多行的GLS 167来避免孔隙的形成和
不完整刻蚀。
[0084] 与器件100、器件300和器件400类似，如图19所示，器件500可以包括衬底110、外延层185、层堆叠体140、第一ACS 195和第二ACS 196。
[0085] 3D NAND存储器件500的制作方法可以使用一种或多种与针对器件100、300和400所使用的那些工艺相同或类似的工艺。例如，可以在器件500的制作中使用针对器件100、
300和400所使用的一种或多种沉积工艺、一种或多种刻蚀工艺和/或一种或多种填充工艺。
300和400所使用的一种或多种沉积工艺、一种或多种刻蚀工艺和/或一种或多种填充工艺。
[0086] 如图18和图19所示，在制作3D存储器件500时，可以通过CVD、PVD、ALD或者这些工艺中的两者或更多者的组合在衬底110的顶表面之上沉积覆盖层120。接下来，与器件100、
器件300和器件400类似，可以在覆盖层120之上依次沉积牺牲层(例如，多晶硅层130)以及
包括交替的堆叠层141和142的层堆叠体140。与器件100、器件300和器件400类似，器件500
的堆叠层141和142也可以示例性地分别包括氧化硅和氮化硅。如图17和图18所示，与器件
100、器件300和器件400类似，器件500还可以包括沟道孔150、功能层151和多晶硅沟道层
155(半导体沟道)。功能层151以与器件100的相同的方式形成在沟道孔150的侧壁和底表面
上。功能层151可以示例性地包括沉积在沟道孔150的侧壁和底部上的作为阻隔层152的氧
化硅层、沉积在阻隔层152的表面上的作为电荷捕获层153的氮化硅层、以及沉积在电荷捕
获层153的表面上的作为隧穿绝缘层154的氧化硅层。多晶硅沟道层155可以被沉积在隧穿
绝缘层154的表面上。沟道孔150可以填充有电介质材料156。
器件300和器件400类似，可以在覆盖层120之上依次沉积牺牲层(例如，多晶硅层130)以及
包括交替的堆叠层141和142的层堆叠体140。与器件100、器件300和器件400类似，器件500
的堆叠层141和142也可以示例性地分别包括氧化硅和氮化硅。如图17和图18所示，与器件
100、器件300和器件400类似，器件500还可以包括沟道孔150、功能层151和多晶硅沟道层
155(半导体沟道)。功能层151以与器件100的相同的方式形成在沟道孔150的侧壁和底表面
上。功能层151可以示例性地包括沉积在沟道孔150的侧壁和底部上的作为阻隔层152的氧
化硅层、沉积在阻隔层152的表面上的作为电荷捕获层153的氮化硅层、以及沉积在电荷捕
获层153的表面上的作为隧穿绝缘层154的氧化硅层。多晶硅沟道层155可以被沉积在隧穿
绝缘层154的表面上。沟道孔150可以填充有电介质材料156。
[0087] 接下来，可以形成GLS 167和GLS 173。如图17所示，GLS 167的截面在X‑Y平面中具有矩形形状。之后，与器件100类似，可以沉积并且选择性刻蚀GLS间隔体168，以露出牺牲层
130，如图18所示。接下来，可以刻蚀掉牺牲层130、覆盖层120、GLS间隔体168的部分以及功
能层151的靠近衬底部分，其在腔体中露出沟道层155的侧面部分以及衬底。在露出沟道层
155的侧面部分以及衬底之后，可以执行选择性外延生长，以在衬底上以及沟道层155的侧
面部分上生长外延单晶硅层和多晶硅层。外延生长填充了该腔体，并且形成了外延层185。
外延层185与沟道层155的该侧面部分电接触。由于两行的GLS 167被配置在GLS 173之间的
中间区域，因而在生长填充该腔体的外延层185时可以防止孔隙的形成。
130，如图18所示。接下来，可以刻蚀掉牺牲层130、覆盖层120、GLS间隔体168的部分以及功
能层151的靠近衬底部分，其在腔体中露出沟道层155的侧面部分以及衬底。在露出沟道层
155的侧面部分以及衬底之后，可以执行选择性外延生长，以在衬底上以及沟道层155的侧
面部分上生长外延单晶硅层和多晶硅层。外延生长填充了该腔体，并且形成了外延层185。
外延层185与沟道层155的该侧面部分电接触。由于两行的GLS 167被配置在GLS 173之间的
中间区域，因而在生长填充该腔体的外延层185时可以防止孔隙的形成。
[0088] 此后，与器件100、器件300和器件400类似，可以刻蚀掉GLS间隔体168的其余部分以及牺牲堆叠层142，并且可以用导体层143(例如，W层)代替层142。因为两行GLS 167被配
置为在GLS 173之间的中间区域，所以堆叠层142可以被完全刻蚀掉。因而，可以正确地沉积
导体层143，而不存在由层142的不完全刻蚀导致的问题。导体层143被配置作为3D存储器件
500的字线，并且沟道层155被配置作为位线。接下来，制作第一ACS195和第二ACS 196。可以
执行沉积工艺，以在GLS 167和GLS 173的侧壁上和底表面上形成电隔离层，例如，氧化硅层
197。可以对层197进行选择性刻蚀，以在GLS 167和GLS 173的底部露出外延层185。
置为在GLS 173之间的中间区域，所以堆叠层142可以被完全刻蚀掉。因而，可以正确地沉积
导体层143，而不存在由层142的不完全刻蚀导致的问题。导体层143被配置作为3D存储器件
500的字线，并且沟道层155被配置作为位线。接下来，制作第一ACS195和第二ACS 196。可以
执行沉积工艺，以在GLS 167和GLS 173的侧壁上和底表面上形成电隔离层，例如，氧化硅层
197。可以对层197进行选择性刻蚀，以在GLS 167和GLS 173的底部露出外延层185。
[0089] 接下来，可以执行其他工艺，以在GLS 167和GLS 173中形成第一ACS195和第二ACS 196。如图19所示，可以沉积包括诸如氮化钛、W、Co、Cu、Al、掺杂硅或硅化物的导电材料的导
电层198以覆盖氧化硅层197并且导电层198电接触处于GLS 167和GLS 173的底部的层185。
之后，可以用导电材料199(例如，掺杂的多晶硅)填充这些GLS。图20示意性地示出了在填充
GLS以形成第一ACS 195和第二ACS 196之后的顶视图。如图19所示，在形成第一ACS 195和
第二ACS 196之后，它们变成了穿过层堆叠体140延伸并且电接触外延层185的导电沟道。在
此之后，执行其他制作步骤或工艺，以完成器件500的制作。
电层198以覆盖氧化硅层197并且导电层198电接触处于GLS 167和GLS 173的底部的层185。
之后，可以用导电材料199(例如，掺杂的多晶硅)填充这些GLS。图20示意性地示出了在填充
GLS以形成第一ACS 195和第二ACS 196之后的顶视图。如图19所示，在形成第一ACS 195和
第二ACS 196之后，它们变成了穿过层堆叠体140延伸并且电接触外延层185的导电沟道。在
此之后，执行其他制作步骤或工艺，以完成器件500的制作。
[0090] 由于GLS 167在X‑Y平面中具有矩形截面，因而形成在GLS 167中的第一ACS 195在X‑Y平面中也具有矩形截面。此外，与器件100、器件300和器件400类似，第一ACS 195沿X方
向以非连续方式延伸并且间隔开，并且第二ACS 196沿X方向以连续方式从存储块区域107
的左侧延伸到右侧。此外，第二ACS 196可以将器件500的NAND存储单元划分成多个存储块
区域(未示出)。每一存储块区域(例如，存储块区域107)在Y方向上可以被布置在一对第二
ACS 196之间。此外，每一存储块区域可以包括沟道孔区域，沟道孔区域包括非连续的第一
ACS 195。如图17和图19所示，第一ACS 196可以以非连续方式分别沿X方向和Y方向两者延
伸。也就是说，在存储块区域107中或者在该对第二ACS 196之间，第一ACS195可以被配置为
在X‑Y平面中形成图案，例如，2D图案。由于第二ACS196在X方向上从左侧连续地延伸到右
侧，因而第一ACS 195可以沿X方向比沿Y方向延伸更长的范围。
向以非连续方式延伸并且间隔开，并且第二ACS 196沿X方向以连续方式从存储块区域107
的左侧延伸到右侧。此外，第二ACS 196可以将器件500的NAND存储单元划分成多个存储块
区域(未示出)。每一存储块区域(例如，存储块区域107)在Y方向上可以被布置在一对第二
ACS 196之间。此外，每一存储块区域可以包括沟道孔区域，沟道孔区域包括非连续的第一
ACS 195。如图17和图19所示，第一ACS 196可以以非连续方式分别沿X方向和Y方向两者延
伸。也就是说，在存储块区域107中或者在该对第二ACS 196之间，第一ACS195可以被配置为
在X‑Y平面中形成图案，例如，2D图案。由于第二ACS196在X方向上从左侧连续地延伸到右
侧，因而第一ACS 195可以沿X方向比沿Y方向延伸更长的范围。
[0091] 在一些实施例中，在X方向上相邻的第一ACS 195之间的间隔可以是固定值。在一些其他实施例中，在X方向上相邻的第一ACS 195之间的间隔可以包括不同值。此外，在一些
实施例中，GLS 167在沟道孔区域108中可以具有相同的形状或尺寸。在一些其他实施例中，
各GLS 167在沟道孔区域108中可以具有不同的形状或尺寸。相应地，在一些实施例中，第一
ACS 195在沟道孔区域108中可以具有相同的形状或尺寸。在一些其他实施例中，第一ACS
195在沟道孔区域108中可以具有不同的形状或尺寸。
实施例中，GLS 167在沟道孔区域108中可以具有相同的形状或尺寸。在一些其他实施例中，
各GLS 167在沟道孔区域108中可以具有不同的形状或尺寸。相应地，在一些实施例中，第一
ACS 195在沟道孔区域108中可以具有相同的形状或尺寸。在一些其他实施例中，第一ACS
195在沟道孔区域108中可以具有不同的形状或尺寸。
[0092] 第一ACS 195被布置为非连续的，不相互接触，并且至少间隔开既定的距离。照此，相邻的第一ACS 195之间的间隔提供了NAND存储单元之间的电连接。第一ACS 195可以被视
为将沟道孔区域108划分成三个电连接的部分。因而，存储块区域(例如，区域107)中的存储
块的功能不受第一ACS 195的布置影响。
为将沟道孔区域108划分成三个电连接的部分。因而，存储块区域(例如，区域107)中的存储
块的功能不受第一ACS 195的布置影响。
[0093] 图21和图22示意性地示出了根据本公开的实施例的具有附加特征的3D存储器件500的顶视图和截面图。图22所示的截面图是沿图21的FF’线截取的。所述附加特征是顶部
选择栅(TSG)切口。区域1951表示TSG切口并且在图21和图22中以虚线表示。如图21和图22
所示，TSG切口在Y方向上具有比第一ACS 195的宽度更窄的宽度，并且在X方向上从沟道孔
区域108的左侧连续地延伸到右侧。在垂直方向(即，Z方向)上，TSG切口在有限的范围内延
伸并且仅部分地穿过层堆叠体140。因而，区域1951和第一ACS 195在沟道孔区域108和存储
块区域107中部分地重叠。
选择栅(TSG)切口。区域1951表示TSG切口并且在图21和图22中以虚线表示。如图21和图22
所示，TSG切口在Y方向上具有比第一ACS 195的宽度更窄的宽度，并且在X方向上从沟道孔
区域108的左侧连续地延伸到右侧。在垂直方向(即，Z方向)上，TSG切口在有限的范围内延
伸并且仅部分地穿过层堆叠体140。因而，区域1951和第一ACS 195在沟道孔区域108和存储
块区域107中部分地重叠。
[0094] 在一些实施例中，一行不连续的第一ACS 195可以连同TSG切口一起被配置在第二ACS 196之间。例如，如果在第二ACS 196之间沿Y方向有十三行的沟道孔150，那么在一些实
施例中，从第二ACS 196开始的第七行的沟道孔150可以用于形成一行的第一ACS 195。于
是，六行的沟道孔150布置在所述一行的第一ACS 195的每一侧。此外，多行的第一ACS 195
可以连同多个TSG切口一起沿Y方向被配置在第二ACS 196之间。例如，在一些实施例中，当
存在7N‑1行的沟道孔150(其中，N是大于2的整数)时，可以使用从ACS 196开始的第七行形
成第一行的第一ACS 195，并且可以使用第十四行形成第二行的第一ACS 195，等等。在这样
的情形中，在两个相邻的行的第一ACS 195之间或者在ACS 196和相邻的行的ACS195之间，
存在六行沟道孔150。
施例中，从第二ACS 196开始的第七行的沟道孔150可以用于形成一行的第一ACS 195。于
是，六行的沟道孔150布置在所述一行的第一ACS 195的每一侧。此外，多行的第一ACS 195
可以连同多个TSG切口一起沿Y方向被配置在第二ACS 196之间。例如，在一些实施例中，当
存在7N‑1行的沟道孔150(其中，N是大于2的整数)时，可以使用从ACS 196开始的第七行形
成第一行的第一ACS 195，并且可以使用第十四行形成第二行的第一ACS 195，等等。在这样
的情形中，在两个相邻的行的第一ACS 195之间或者在ACS 196和相邻的行的ACS195之间，
存在六行沟道孔150。
[0095] 如图21和图22所示，相邻的ACS 195之间的沿X方向的较小间隔意味着ACS 195在X‑Z平面中的较大面积，并且因而是上文描述的刻蚀工艺和填充工艺所期望的。然而，如果
相邻ACS 195之间的间隔变得太小，那么可能发生可靠性问题，因为相邻ACS 195可能相互
接触。因而，应当优化ACS 195沿X方向的长度。
相邻ACS 195之间的间隔变得太小，那么可能发生可靠性问题，因为相邻ACS 195可能相互
接触。因而，应当优化ACS 195沿X方向的长度。
[0096] 通过使用所公开的存储结构和方法，在存储块区域中的连续的GLS之间形成不连续的GLS，而不影响存储块的功能。不连续的GLS改善了腔体中的选择性外延生长。因而，可
以防止孔隙的形成，并且可以避免电流的泄漏问题。非连续的GLS还增强了对牺牲堆叠层的
刻蚀，其可以防止出现不完整的栅电极。照此，可以提高3D存储器件的质量和可靠性。
以防止孔隙的形成，并且可以避免电流的泄漏问题。非连续的GLS还增强了对牺牲堆叠层的
刻蚀，其可以防止出现不完整的栅电极。照此，可以提高3D存储器件的质量和可靠性。
[0097] 尽管在本说明书中通过使用具体实施例描述了本公开的原理和实施方式，但是前文对实施例的描述仅旨在辅助对本公开的理解。此外，可以对前述不同实施例的特征进行
组合，以形成附加的实施例。本领域技术人员可以根据本公开的思路对所述的具体实施方
式和应用范围做出修改。因而，不应将说明书的内容理解成是对本公开的限制。
组合，以形成附加的实施例。本领域技术人员可以根据本公开的思路对所述的具体实施方
式和应用范围做出修改。因而，不应将说明书的内容理解成是对本公开的限制。