半导体封装的设计方法和半导体封装设计系统

摘要

一种包括第一芯片、第二芯片、2.5维(2.5D)中介层、封装基板和板的半导体封装的设计方法包括：基于设计信息，生成布局，该布局包括封装基板上的2.5D中介层和分别布置在2.5D中介层上的第一芯片和第二芯片；根据布局分析第一芯片与第二芯片之间的信号完整性和电源完整性；根据布局分析第一芯片与板上的至少一个第三芯片之间的信号完整性或电源完整性；并且基于分析结果，确定是否修改布局。

权利要求

1.一种制造半导体封装的方法，所述半导体封装包括第一芯片、第二芯片、2.5维(2.5D)中介层、封装基板和板，所述方法包括：基于设计信息，生成布局，所述布局包括所述封装基板上的所述2.5D中介层和分别布置在所述2.5D中介层上的所述第一芯片和所述第二芯片；

根据所述布局分析所述第一芯片与所述第二芯片之间的信号完整性和电源完整性中的至少一种；

根据所述布局分析所述第一芯片与所述板上的至少一个第三芯片之间的信号完整性或电源完整性；

基于分析所述第一芯片与所述第二芯片之间的所述信号完整性和所述电源完整性中的至少一种以及分析所述第一芯片与所述板上的至少一个第三芯片之间的所述信号完整性或所述电源完整性的分析结果，确定是否修改所述布局；并且当确定不修改所述布局时，形成包括所述第一芯片、所述第二芯片、所述2.5D中介层、所述封装基板和所述板的所述半导体封装。

2.根据权利要求1所述的方法，其中所述第一芯片与所述第二芯片之间的所述信号完整性和所述电源完整性的分析还包括：提取所述2.5D中介层的配置的第一电特性；并且

通过使用所述提取的第一电特性来生成所述信号完整性和所述电源完整性。

3.根据权利要求2所述的方法，其中

所述2.5D中介层的所述配置包括多个硅通孔TSV、多个通孔和多条金属线。

4.根据权利要求2所述的方法，其中所述第一芯片与所述第二芯片之间的所述信号完整性和所述电源完整性的生成还包括：通过使用用于所述第一芯片与所述第二芯片之间的通信的所述2.5D中介层的第一配置的阻抗、偏斜、回波损耗、插入损耗和串扰X-talk中的至少一种，从所述提取的第一电特性生成所述信号完整性；并且通过使用用于向所述第一芯片和所述第二芯片供电的所述2.5D中介层的第二配置的同步开关噪声SSN、电阻和阻抗中的至少一种，从所述提取的第一电特性生成所述电源完整性。

5.根据权利要求4所述的方法，其中所述信号完整性的生成包括：通过为所述阻抗、所述偏斜、所述回波损耗、所述插入损耗和所述X-talk中的至少一种中的所述插入损耗分配最大权重来生成所述信号完整性。

6.根据权利要求1所述的方法，其中所述第一芯片与所述至少一个第三芯片之间的所述信号完整性或所述电源完整性的分析还包括：提取所述2.5D中介层的配置的第二电特性；并且

通过使用所述提取的第二电特性，生成所述信号完整性或所述电源完整性。

7.根据权利要求6所述的方法，其中所述2.5D中介层的所述配置包括多个硅通孔TSV、多个通孔、多个网格和多个凸块，用于到所述封装基板的连接。

8.根据权利要求6所述的方法，其中所述第一芯片与所述至少一个第三芯片之间的所述信号完整性或所述电源完整性的生成还包括：通过使用用于所述第一芯片与所述至少一个第三芯片之间的通信的所述2.5D中介层的第一配置的电容或插入损耗，从所述提取的第二电特性生成所述信号完整性。

9.根据权利要求6所述的方法，其中所述第一芯片与所述至少一个第三芯片之间的所述信号完整性或所述电源完整性的生成还包括：通过使用用于从所述至少一个第三芯片向所述第一芯片供电的所述2.5D中介层的第二配置的电阻和阻抗中的至少一种，从所述提取的第二电特性生成所述电源完整性。

10.根据权利要求1所述的方法，其中是否修改所述布局的确定还包括：当所述分析结果不满足签核条件时，确定要修改所述布局；并且

基于所述分析结果，修改所述设计信息。

11.根据权利要求10所述的方法，其中所述布局的生成还包括：基于所述修改后的设计信息，重新生成所述布局。

12.一种制造半导体封装的方法，所述半导体封装包括具有垂直堆叠的多个晶片的第一芯片、封装基板以及板，所述方法包括：生成包括所述封装基板上的所述第一芯片的布局；

根据所述布局分析所述第一芯片的所述多个晶片之间的信号完整性和电源完整性中的至少一种；

根据所述布局分析所述第一芯片与所述板上的至少一个第二芯片之间的信号完整性或电源完整性；

基于分析所述第一芯片的所述多个晶片之间的所述信号完整性和所述电源完整性中的至少一种以及分析所述第一芯片与所述板上的至少一个第二芯片之间的所述信号完整性或所述电源完整性的分析结果，修改所述布局；并且基于所述修改后的布局，形成包括具有垂直堆叠的多个晶片的所述第一芯片、所述封装基板和所述板的所述半导体封装。

13.根据权利要求12所述的方法，其中所述多个晶片之间的所述信号完整性和所述电源完整性的分析还包括：提取所述第一芯片的配置的第一电特性；并且

使用所述提取的第一电特性来生成所述信号完整性和所述电源完整性。

14.根据权利要求13所述的方法，其中所述第一芯片的所述配置包括与所述多个晶片中的每个晶片相对应的多个硅通孔(TSV)、多个通孔和多条金属线。

15.根据权利要求13所述的方法，其中所述多个晶片之间的所述信号完整性和所述电源完整性的分析还包括：通过使用用于所述多个晶片之间的通信的所述第一芯片的第一配置的阻抗、偏斜、回波损耗、插入损耗和串扰(X-talk)中的至少一种，从所述提取的第一电特性生成所述信号完整性；并且通过使用用于向所述多个晶片供电的所述第一芯片的第二配置的同步开关噪声(SSN)、电阻和阻抗中的至少一种，从所述提取的第一电特性生成所述电源完整性。

16.根据权利要求12所述的方法，其中所述第一芯片与所述至少一个第二芯片之间的所述信号完整性或所述电源完整性的分析还包括：提取所述第一芯片的配置的第二电特性；并且

使用所述提取的第二电特性来生成所述信号完整性或所述电源完整性。

17.根据权利要求16所述的方法，其中所述第一芯片与所述至少一个第二芯片之间的所述信号完整性或所述电源完整性的生成还包括：通过使用用于所述多个晶片中的每个晶片与所述至少一个第二芯片之间的通信的所述第一芯片的第一配置的电容或插入损耗，从所述提取的第二电特性生成所述信号完整性。

18.根据权利要求16所述的方法，其中所述第一芯片与所述至少一个第二芯片之间的所述信号完整性或所述电源完整性的所述生成还包括：通过使用用于向所述多个晶片中的每个晶片供电的所述第一芯片的第二配置的电阻和阻抗中的至少一种，从所述提取的第二电特性生成所述电源完整性。

19.根据权利要求12所述的方法，其中所述布局的生成还包括：根据位置来堆叠所述多个晶片，所述位置是基于所述第一芯片中的所述多个晶片中的每个晶片的温度参数、功耗参数和噪声参数中的至少一种来确定的。

20.一种用于设计包括第一芯片、第二芯片、2.5维(2.5D)中介层、封装基板和板的半导体封装的设计系统，所述设计系统包括：布局生成模块，被配置为生成第一布局，所述第一布局包括所述封装基板上的所述

2.5D中介层和分别布置在所述2.5D中介层上的所述第一芯片和所述第二芯片；

提取模块，被配置为从所述第一布局中提取所述2.5D中介层的配置的第一电特性和第二电特性；

特征分析模块，被配置为基于所述提取的第一电特性来分析所述第一芯片与所述第二芯片之间的信号完整性和电源完整性中的至少一种，并基于所述提取的第二电特性来分析所述第一芯片与所述板上的至少一个第三芯片之间的信号完整性或电源完整性；以及审查模块，被配置为基于所述第一芯片与所述第二芯片之间的所述信号完整性和所述电源完整性中的至少一种以及所述第一芯片与所述板上的至少一个第三芯片之间的所述信号完整性或所述电源完整性的分析结果，修改所述第一布局。

21.根据权利要求20所述的设计系统，其中所述提取的第一电特性包括用于所述第一芯片与所述第二芯片之间的通信的所述2.5D中介层的第一配置的阻抗、偏斜、回波损耗、插入损耗和串扰(X-talk)中的至少一种。

22.根据权利要求20所述的设计系统，其中所述提取的第一电特性包括用于向所述第一芯片和所述第二芯片供电的所述2.5D中介层的第二配置的同步开关噪声(SSN)、电阻和阻抗中的至少一种。

23.根据权利要求20所述的设计系统，其中所述提取的第二电特性包括用于所述第一芯片与所述至少一个第三芯片之间的通信的所述2.5D中介层的第一配置的电容和插入损耗中的至少一种。

24.根据权利要求20所述的设计系统，其中所述提取的第二电特性包括用于从所述至少一个第三芯片向所述第一芯片供电的所述2.5D中介层的第二配置的电阻和阻抗中的至少一种。

25.根据权利要求20所述的设计系统，

其中所述半导体封装还包括具有垂直堆叠的多个晶片的第四芯片，其中所述布局生成模块还被配置为生成包括所述封装基板上的所述第四芯片的第二布局，其中所述提取模块还配置为从所述第二布局中提取所述第四芯片中的所述多个晶片的配置的第三电特性和第四电特性，其中所述特征分析模块还被配置为基于所述提取的第三电特性，分析所述第四芯片中的所述多个晶片之间的信号完整性和电源完整性，并基于所述提取的第四电特性，分析所述第四芯片与所述板上的所述至少一个第三芯片之间的信号完整性或电源完整性；并且其中所述审查模块被配置为基于与所述第二布局相对应的所述分析结果，修改所述第二布局。

说明书

半导体封装的设计方法和半导体封装设计系统

[0001] 相关申请的交叉引用

[0002] 本申请要求向韩国知识产权局于2019年4月5日提交的韩国专利申请第10-2019-0040290号和于2019年8月16日提交的韩国专利申请第10-2019-0100538号的优先权，其公开内容通过引用的方式整体并入本文中。

背景技术

[0003] 本发明构思涉及一种半导体封装的设计方法，并且更具体地涉及一种分析信号完整性和电源完整性并基于所分析的信号完整性和电源完整性来设计半导体封装的设计方法，以及一种半导体封装设计系统。

[0004] 现有的用于设计半导体封装的工艺流程所关注的仅仅是平面晶片设计，因而难以检测出在堆叠于2.5维(2.5D)中介层上的芯片中或具有多个垂直堆叠晶片的芯片中的堆叠结构所引起的影响。因此，已经针对适用于包括堆叠结构的半导体封装的设计方法进行了研究。

发明内容

[0005] 本发明构思提供一种检测对总体设计的影响并基于该影响来设计半导体封装以生产出功能得到改善的半导体封装的方法以及一种半导体封装设计系统，其中该影响由包括2.5维(2.5D)中介层或多个垂直堆叠晶片的半导体封装的堆叠结构引起。

[0006] 根据发明构思的一方面，提供一种制造半导体封装的方法，该半导体封装包括第一芯片、第二芯片、2.5D中介层、封装基板和板，该方法包括：基于设计信息，生成布局，该布局包括封装基板上的2.5D中介层和分别布置在2.5D中介层上的第一芯片和第二芯片；根据布局分析第一芯片与第二芯片之间的信号完整性和电源完整性中的至少一种；根据布局分析第一芯片与板上的至少一个第三芯片之间的信号完整性或电源完整性；基于分析第一芯片与第二芯片之间的信号完整性和电源完整性中的至少一种以及分析第一芯片与板上的至少一个第三芯片之间的信号完整性或电源完整性的分析结果，确定是否修改布局；当确定不修改布局时，形成包括第一芯片、第二芯片、2.5维(2.5D)中介层、封装基板和板的半导体封装。

[0007] 根据本发明构思的另一方面，提供一种制造半导体封装的方法，该半导体封装包括具有多个垂直堆叠晶片的第一芯片、封装基板以及板，该方法包括：生成包括封装基板上的第一芯片的布局；根据布局分析第一芯片的多个晶片之间的信号完整性和电源完整性中的至少一种；根据布局分析第一芯片与板上的至少一个第二芯片之间的信号完整性或电源完整性；基于分析第一芯片的多个晶片之间的信号完整性和电源完整性中的至少一种以及分析第一芯片与板上的至少一个第二芯片之间的信号完整性或电源完整性的分析结果，修改布局；基于修改后的布局，形成包括具有多个垂直堆叠晶片的第一芯片、封装基板和板的半导体封装。

[0008] 根据发明构思的另一方面，提供一种用于设计包括第一芯片、第二芯片、2.5D中介层、封装基板和板的半导体封装的设计系统，该设计系统包括：布局生成模块，被配置为生成第一布局，该第一布局包括封装基板上的2.5D中介层和分别布置在2.5D中介层上的第一芯片和第二芯片；提取模块，被配置为从第一布局中提取2.5D中介层的配置的第一电特性和第二电特性；特征分析模块，被配置为基于提取的第一电特性来分析第一芯片与第二芯片之间的信号完整性和电源完整性中的至少一种，并基于提取的第二电特性来分析第一芯片与板上的至少一个第三芯片之间的信号完整性或电源完整性；以及审查模块，被配置为基于第一芯片与第二芯片之间的信号完整性和电源完整性中的至少一种以及第一芯片与板上的至少一个第三芯片之间的信号完整性或电源完整性的分析结果，修改第一布局。

附图说明

[0009] 结合附图，通过以下详细描述将更清楚地理解本发明构思的实施例，其中：

[0010] 图1示出了根据本发明构思的示例性实施例的半导体封装的设计方法的数字设计流程；

[0011] 图2是根据本发明构思的示例性实施例的半导体封装设计系统的框图；

[0012] 图3是根据本发明构思的示例性实施例的半导体封装的设计方法的流程图；

[0013] 图4A和图4B是根据本发明构思的示例性实施例的包括堆叠结构的半导体封装设计的实现示例，用于描述半导体封装设计方法；

[0014] 图5是根据本发明构思的示例性实施例的表，用于描述分析芯片设计级别特定特征的方法；

[0015] 图6是根据本发明构思的示例性实施例的由半导体封装设计系统执行的生成特征信息的方法的流程图；

[0016] 图7是根据本发明构思的示例性实施例的表，用于描述分析芯片设计级别特定特征的方法；

[0017] 图8是根据本发明构思的示例性实施例的由半导体封装设计系统执行的生成特征信息的方法的流程图；

[0018] 图9是根据本发明构思的示例性实施例的设计包括2.5维(2.5D)中介层的半导体封装的方法的流程图；

[0019] 图10是根据本发明构思的示例性实施例的设计半导体封装的方法的流程图，其中该半导体封装包括具有多个垂直堆叠晶片的芯片；

[0020] 图11是根据本发明构思的示例性实施例的半导体封装设计方法的流程图；

[0021] 图12是根据本发明构思的示例性实施例的半导体封装制造装置的框图；并且[0022] 图13是根据本发明构思的示例性实施例的应用了半导体封装设计系统的计算系统的框图。

具体实施方式

[0023] 在下文中将结合附图详细地描述本发明构思的实施例。在附图中，相同的附图标记始终表示相同的元素。如所公开技术领域中的传统情况那样，特征和实施例以“模块”进行描述并在附图中示出。如所公开技术领域中的传统情况那样，特征和实施例以功能模块进行描述并在附图中示出。本领域技术人员将理解的是，这些模块由电子(或光学)电路以物理方式实现，所述电路例如逻辑电路、分立组件、微处理器、硬连线电路、存储元件、布线连接等，并且可以使用基于半导体的制作技术或其他制造技术来形成这些电路。在模块由微处理器或类似装置实现的情况下，可以使用软件(例如，微代码)对这些模块进行编程以执行本文讨论的各种功能，并且这些模块可以可选地由固件和/或软件来驱动。替代地，每个模块可以由专用硬件来实现，或者实现为用于执行一些功能的专用硬件与用于执行其他功能的处理器(例如，一个或多个经编程的微处理器及相关电路)的组合。

[0024] 另外，根据本发明构思的一些实施例，模块可以配置在可寻址存储介质中或者配置为由至少一个处理器执行。因此，模块可以包括以下组件，例如软件组件、面向对象的软件组件、类组件和任务组件、过程、功能、属性、程序、子例程、程序代码段、驱动程序、固件、微代码电路、数据、数据库、数据结构、表、数组和变量。

[0025] 图1示出了根据本发明构思的示例性实施例的半导体封装的设计方法的数字设计流程。

[0026] 参考图1，在较高的层次上，过程开始于产品理念(操作100)，并且过程可以通过电子设计自动化(EDA)软件设计过程来实现(操作110)。一旦完成了设计，就可以让过程下线(操作140)。在下线之后，可以执行制作过程(操作150)，然后再进行封装和组装过程(操作160)，由此便可以制作出成品半导体封装(或半导体芯片)(操作170)。

[0027] EDA软件设计过程(操作110)可以包括多个操作(操作112至130)。然而，图1所示的操作(操作112至130)仅是说明性的，因此本实施例并不局限于此，并且，还可以添加新的操作，或者可以省略掉任意操作。在下文中，将示意性地描述EDA软件设计过程(操作110)。

[0028] 在系统设计中(操作112)，设计人员可以执行包括如下内容的假设性规划：描述待实现的期望功能，完善该功能并核算成本。可以在本操作中执行硬件-软件架构分段。

[0029] 在逻辑设计和功能验证(操作114)中，可以记录系统中模块的超高速集成电路(VHSIC)硬件描述语言(VHDL)或Verilog代码，并且可以检查功能相对于半导体封装设计而言是否是正确的。详细而言，可以检查半导体封装设计是否产生了正确的输出。

[0030] 在测试的合成和设计中(操作116)，可以将VHDL/Verilog代码转换为网表。可以对网表加以优化，满足目标技术。另外，可以执行多个测试的设计和实施来实现成品半导体封装的检查。

[0031] 在网表验证中(操作118)，可以测试网表是否符合时序约束和VHDL/Verilog代码。在设计规划中(操作120)，可以配置半导体封装的整体平面图，并且可以对半导体封装的时序和最优先布线进行分析。在物理实现中(操作122)，可以实现部署(电路元件的位置确定)和布线(电路元件的连接)。在分析和提取(操作124)中，可以在晶体管级下验证电路功能。
在物理验证(操作126)中，可以执行各种测试或检验功能来确保制作、电气问题、光刻问题和电路的准确性。在分辨率增强(操作128)中，可以执行布局的几何制作来增强设计可制造性。在掩模数据准备中(操作130)，用于掩模生产的“下线”数据可以用来生成包括光刻集成电路的半导体封装。

[0032] 在用于设计包括2.5D中介层或具有多个垂直堆叠晶片的芯片的半导体封装的设计流程中，根据本发明构思的实施例，在设计规划(操作120)、分析和提取(操作124)以及物理验证(操作126)中的至少一个中，可以检测由半导体封装的堆叠结构所引起的影响，并且可以基于检测到的影响来执行半导体封装的设计。

[0033] 详细地，在包括2.5D中介层的半导体封装的设计中，可以分析堆叠在2.5D中介层上的芯片之间的信号完整性和电源完整性，可以分析堆叠在2.5D中介层上的芯片与堆叠在半导体封装或板上的其他芯片之间的信号完整性和电源完整性，并且可以在半导体封装的设计中反映出分析结果。另外，在包括具有多个垂直堆叠晶片的芯片的半导体封装的设计中，可以分析封装基板上的每个芯片中包括的多个晶片之间的信号完整性或电源完整性，可以分析封装基板上的芯片与堆叠在半导体封装或板上的其他芯片之间的信号完整性或电源完整性，并且可以在半导体封装的设计中反映出分析结果。

[0034] 图2是根据本发明构思的示例性实施例的半导体封装设计系统200的框图。

[0035] 参考图2，半导体封装设计系统200可以包括布局生成模块210、提取模块220、特征分析模块230和审查模块240。半导体封装设计系统200可以使用计算系统来操作。构成半导体封装设计系统200的每个组件可以实现为在计算系统上操作。

[0036] 布局生成模块210可以基于设计信息DI生成包括堆叠结构的半导体封装的布局LO，并且可以将所生成的布局LO提供给提取模块220。根据本发明构思的实施例，半导体封装可以包括2.5D中介层、封装基板、板和多个芯片。根据本发明构思的另一实施例，半导体封装可以包括封装基板、板和具有多个垂直堆叠晶片的至少一个芯片。如本文所公开的，芯片(例如，多个芯片和至少一个芯片)可以是存储器芯片和/或逻辑芯片。设计信息DI可以包括半导体封装的每个组件的布局参数。根据本发明构思的一些实施例，布局参数可以作为库提供。根据本发明构思的示例性实施例，布局生成模块210可以通过根据相应位置对多个晶片进行堆叠以如下方式生成布局LO：，其中所述位置是相对于具有多个垂直堆叠晶片的芯片，基于多个晶片中的每个晶片的温度参数、功耗参数和噪声参数中的至少一种进行确定的。

[0037] 提取模块220可以通过从布局LO提取半导体封装的堆叠结构的电特性来生成提取信息EI，并且可以将所生成的提取信息EI提供给特征分析模块230。例如，当半导体封装包括2.5D中介层时，提取模块220可以提取2.5D中介层的配置的电特性。再例如，当半导体封装包括具有多个垂直堆叠晶片的芯片时，提取模块220可以提取芯片的配置的电特性。将参照图5详细地描述2.5D中介层的配置和具有多个垂直堆叠晶片的芯片的配置的电特性。

[0038] 特征分析模块230可以通过基于提取信息EI对考虑堆叠结构的半导体封装的特征进行分析来生成特征信息CAI，并且将所生成的特征信息CAI提供给审查模块240。考虑堆叠结构的半导体封装的特征可以包括堆叠结构的信号完整性或电源完整性。根据本发明构思的实施例，当半导体封装包括2.5D中介层时，特征分析模块230可以分析2.5D中介层上的芯片之间的信号完整性或电源完整性，并分析2.5D中介层上的芯片与封装基板或板上的至少一个芯片之间的信号完整性或电源完整性。根据本发明构思的另一实施例，当半导体封装包括具有多个垂直堆叠晶片的芯片时，特征分析模块230可以分析芯片的多个晶片之间的信号完整性或电源完整性，并分析芯片与另一芯片之间的信号完整性或电源完整性。将参考图5描述对信号完整性或电源完整性进行分析的特定实施例。

[0039] 审查模块240可以基于特征信息CAI来确定是否修改布局LO。详细地，审查模块240可以通过参考特征信息CAI来确定布局LO是否满足签核条件，并且基于确定结果来确定是否修改布局LO。在一些实施例中，签核条件可以反映是否满足一个或多个批准条件，从而允许进行进一步的处理。当布局LO不满足签核条件时，审查模块240可以确定对布局LO进行修改，生成修改或重新生成布局LO所必需的反馈FB，并将所生成的反馈FB提供给布局生成模块210。反馈FB可以包括改善与半导体封装的堆叠结构有关的信号完整性或电源完整性所必需的设计信息。当布局LO满足签核条件时，审查模块240可以确定不修改布局LO，将布局LO确定为最终布局FL，并使用最终布局FL来进行下一设计操作。

[0040] 借助于上述方法，根据本发明构思的示例性实施例的半导体封装设计系统200可以通过考虑堆叠结构来分析堆叠结构的特征，并在设计中反映出分析结果。通过在执行半导体封装的设计时检测由半导体封装的堆叠结构所引起的影响，可以制作出性能得到改善的半导体封装。

[0041] 图3是根据本发明构思的示例性实施例的半导体封装的设计方法的流程图。在图3中，将主要描述通过考虑半导体封装的堆叠结构来分析特征的方法。

[0042] 参考图3，半导体封装设计系统可以分析第一芯片设计级别下的半导体封装的特征(S100)，并分析第二芯片设计级别下的半导体封装的特征(S120)。可以根据半导体封装的配置来以不同方式定义半导体封装的第一芯片设计级别。

[0043] 例如，当半导体封装包括2.5D中介层时，可以将与堆叠在2.5D中介层上的芯片之间的关系相对应的级别定义为第一芯片设计级别。在操作S100中，半导体封装设计系统可以提取2.5D中介层的配置的第一电特性，并且可以基于提取的第一电特性来分析第一芯片设计级别的特性。用于提取第一电特性的2.5D中介层的配置可以包括多个硅通孔(TSV)、多个通孔和多条金属线，用于连接2.5D中介层上的芯片。然而，此配置仅是说明性的，因此本实施例并不局限于此，并且2.5D中介层可以进一步包括各种配置。另外，可以将与堆叠在2.5D中介层上的芯片与堆叠在封装基板或板上的芯片之间的关系相对应的级别定义为第二芯片设计级别。在这种情况下，在操作S120中，半导体封装设计系统可以提取2.5D中介层的配置的第二电特性，并且可以基于提取的第二电特性来分析第二芯片设计级别的特征。
用于提取第二电特性的2.5D中介层的配置可以包括多个TSV、多个通孔、多个网格和多个凸块，用于在封装基板或板与2.5D中介层上的芯片之间实现连接。网格可以对应于2.5D中介层中包括的金属层的条带。然而，此配置仅是说明性的，因此本实施例并不局限于此，并且
2.5D中介层还可以包括各种配置。

[0044] 再例如，当半导体封装包括具有多个垂直堆叠晶片的芯片时，可以将与芯片中的多个晶片之间的关系相对应的级别定义为第一芯片设计级别。在操作S100中，半导体封装设计系统可以提取芯片的配置的第一电特性，并且可以基于提取的第一电特性来分析第一芯片设计级别的特征。用于提取第一电特性的芯片的配置可以包括分别对应于多个晶片的多个TSV、多个通孔和多条金属线。然而，此配置仅是说明性的，因此本实施例并不局限于此，并且芯片可以包括其他各种配置。另外，可以将与具有多个垂直堆叠晶片的芯片与堆叠在封装基板或板上的另一芯片之间的关系相对应的级别定义为第二芯片设计级别。在这种情况下，在操作S120中，半导体封装设计系统可以提取芯片的配置的第二电特性，并且可以基于提取的第二电特性来分析第二芯片设计级别的特征。用于提取第二电特性的芯片的配置可以包括用于芯片中的多个晶片与另一芯片之间的通信的组件或者用于向多个晶片供电的组件。将参照图5详细地描述第一电特性和第二电特性。

[0045] 图4A和图4B是根据本发明构思的示例性实施例的包括堆叠结构的半导体封装设计的实现示例，用以描述半导体封装设计方法。然而，图4A和图4B示出了通过应用本发明构思的技术思想而设计的半导体封装的说明性实现示例，并且将充分理解的是，本发明构思的实施例并不局限于此。

[0046] 参考图4A，半导体封装300可以包括第一芯片311、第二芯片313、微凸块312和314、2.5D中介层320、互连凸块326和327、封装基板330、多个球栅阵列331、351和361、板340、电源管理集成电路(PMIC)350和数据接口芯片360。第一芯片311和第二芯片313可以包括执行不同操作的半导体芯片，并且例如，第一芯片311可以是处理器，而第二芯片313可以是存储器。2.5D中介层320可以包括前层321、基板323和背层325。根据本发明构思的实施例，2.5D中介层320可以包括后端工艺(BEOL)结构。根据本发明构思的一些实施例，2.5D中介层320可以包括前端工艺(FEOL)结构。另外，根据本发明构思的一些实施例，前层321可以被称为金属层。第一芯片311和第二芯片313可以分别通过微凸块312和314堆叠在2.5D中介层320的前层321上，并且第一芯片311、第二芯片313和2.5D中介层320可以形成堆叠结构。基板
323可以由硅、玻璃等形成，并且可以包括多个TSV 324_1和324_2。第一芯片311和第二芯片
313中的有源电路可以通过形成在前层321和微凸块312和314中的金属线322连接到TSV 
324_1和324_2。另外，第一芯片311和第二芯片313可以通过在2.5D中介层320中形成的第一数据路径DP_1、在第一芯片311中形成的第一接口311_2和在第二芯片313中形成的第三接口313_1彼此通信。

[0047] 2.5D中介层320的背层325可以通过互连凸块326和327连接到封装基板330。根据本发明构思的示例性实施例，互连凸块326和327可以包括焊球。封装基板330可以通过多个球栅阵列331连接到板(例如，印刷电路板(PCB))340。PMIC 350和数据接口芯片360还可以通过多个球栅阵列351和361连接到板340。根据本发明构思的示例性实施例，PMIC 350可以通过形成在2.5D中介层320、封装基板330和板340中的供电路径PSP向第一芯片311供电。另外，数据接口芯片360和第一芯片311可以通过形成在2.5D中介层320、封装基板330、板340中的第二数据路径DP_2以及第二接口311_1彼此通信。根据本发明构思的一些实施例，数据接口芯片360可以由用于数据通信的串行器/解串器(SerDes)芯片来实现。

[0048] 根据本发明构思的示例性实施例，图4A中的第一芯片设计级别可以是与第一芯片311与第二芯片313之间的关系相对应的级别。例如，第一芯片311与第二芯片313之间的通信可以基于存储器接口(例如，高速并行接口(HPI))通过第一数据路径DP_1执行，并且在这种情况下，存储器接口(即，第一芯片311与第二芯片313之间的接口)的信号完整性和电源完整性可以对应于2.5D中介层320的设计中的特别相关因素。然而，为了便于描述，示意性地示出了第一数据路径DP_1，因此本实施例并不局限于此，并且实际形成的第一数据路径DP_1可以与图4A所示的不同。

[0049] 半导体封装设计系统可以提取将第一芯片311连接到第二芯片313的2.5D中介层320的配置的第一电特性，并且可以基于提取的第一电特性来分析第一芯片设计级别的特征。例如，第一芯片设计级别的特征可以包括第一芯片311与第二芯片313之间的信号完整性和电源完整性中的至少一种。另外例如，用于提取第一电特性的2.5D中介层320的配置可以包括形成第一数据路径DP_1的多个TSV 324_1和324_2(或者TSV 324_1和324_2中的至少一些)、多个通孔(未示出)和多条金属线322。然而，此配置仅是说明性的，因此本实施例并不局限于此，并且可以从2.5D中介层320的各种配置中提取第一电特性。

[0050] 另外，图4A中的第二芯片设计级别可以是与第一芯片311与PMIC350之间的关系或者第一芯片311与数据接口芯片360之间的关系相对应的级别。关于第一芯片311与PMIC 350之间的供电，通过供电路径PSP的系统级别电源完整性可以对应于2.5D中介层320的设计中的特别相关因素。另外，第一芯片311与数据接口芯片360之间的通信可以基于存储器接口(例如，HSI)通过第二数据路径DP_2来执行，并且在这种情况下，存储器接口(即，第一芯片311与数据接口芯片360之间的接口)的信号完整性和电源完整性可以对应于2.5D中介层320的设计中的特别相关因素。然而，为了便于描述，示意性地示出了供电路径PSP和第二数据路径DP_2，因此本实施例并不局限于此，并且实际形成的供电路径PSP和第二数据路径DP_2可以与图4A所示的不同。

[0051] 半导体封装设计系统可以提取将第一芯片311连接到PMIC 350的2.5D中介层320的配置或将第一芯片311连接到数据接口芯片360的2.5D中介层320的配置的第二电特性，并且可以基于提取的第二电特性来分析第二芯片设计级别的特征。例如，第二芯片设计级别的特征可以包括第一芯片311与PMIC 350之间的电源完整性，或者第一芯片311与数据接口芯片360之间的信号完整性和电源完整性中的至少一种。例如，用于提取第二电特性的2.5D中介层320的配置可以包括形成供电路径PSP或第二数据路径DP_2的多个TSV 324_1和
324_2(或者TSV 324_1和324_2中的至少一些)、多个通孔(未示出)、多个网格(未示出)和多个互连凸块326和327(或者互连凸块326和327中的至少一些)。然而，此配置仅是说明性的，因此本实施例并不局限于此，并且可以从2.5D中介层320的各种配置中提取第二电特性。

[0052] 参考图4B，半导体封装300'可以包括第三芯片315、互连凸块328、封装基板330、多个球栅阵列332、351和361、板340、PMIC 350和数据接口芯片360。第三芯片315可以包括多个垂直堆叠的晶片(例如，第一晶片315_1至第三晶片315_3)以及多个微凸块(例如，第一微凸块315_4和第二微凸块316_4)。例如，可以根据位置来对第一晶片315_1至第三晶片315_3进行堆叠，所述位置是基于第一晶片315_1至第三晶片315_3中的每个晶片的温度参数、功耗参数和噪声参数中的至少一种而确定的。根据本发明构思的一些实施例，第三芯片315可以由高带宽存储器(HBM)芯片实现。可以通过将第二晶片315_2布置在第一晶片315_1下方并将第三晶片315_3布置在第二晶片315_2下方来形成堆叠结构。根据本发明构思的一些实施例，第一晶片315_1至第三晶片315_3可以被称为半导体芯片。第一晶片315_1至第三晶片315_3中的每个晶片可以包括BEOL或FEOL结构。具体地，第一晶片315_1可以包括第一半导体层315_1a和第二半导体层315_1b，第二晶片315_2可以包括第三半导体层315_2a和第四半导体层315_2b，而第三晶片315_3可以包括第五半导体层315_3a和第六半导体层315_3b。
根据本发明构思的一些实施例，第二半导体层315_1b、第四半导体层315_2b和第五半导体层315_3a可以被称为金属层。

[0053] 第一半导体层315_1a可以包括多个第一TSV TSV1，并且第二半导体层315_1b可以包括多个通孔(未示出)和多条金属线(未示出)。第一晶片315_1可以通过第一微凸块315_4连接到第二晶片315_2。第三半导体层315_2a可以包括多个第二TSV TSV2，并且第四半导体层315_2b可以包括多个通孔(未示出)和多条金属线(未示出)。第二晶片315_2可以通过第二微凸块316_4连接到第三晶片315_3。第五半导体层315_3a可以包括多个通孔(未示出)和多条金属线(未示出)，并且第六半导体层315_3b可以包括多个第三TSV TSV3。

[0054] 根据本发明构思的示例性实施例的图4B中的第一芯片设计级别可以是与第三芯片315中的第一晶片315_1至第三晶片315_3之间的关系相对应的级别。第一晶片315_1至第三晶片315_3之间的信号完整性和电源完整性可以对应于第三芯片315的设计中的特定相关因素。

[0055] 半导体封装设计系统可以提取连接第一晶片315_1至第三晶片315_3的第三芯片315的配置的第一电特性，并且可以基于提取的第一电特性来分析第一芯片设计级别的特征。例如，第一芯片设计级别的特征可以包括第一晶片315_1至第三晶片315_3之间的信号完整性和电源完整性中的至少一种。另外例如，用于提取第一电特性的第三芯片315的配置可以包括形成第一数据路径DP_1的多个TSV TSV1、TSV2和TSV3(或者TSV TSV1、TSV2和TSV3中的至少一些)、多个通孔(未示出)和多条金属线(未示出)。然而，此配置仅是说明性的，因此本实施例并不局限于此，并且可以从第三芯片315的各种配置中提取第一电特性。

[0056] 另外，图4B中的第二芯片设计级别可以是与第三芯片315与PMIC350之间的关系或第三芯片315与数据接口芯片360之间的关系相对应的级别。关于通过第一晶片315_1至第三晶片315_3与PMIC 350之间的供电路径PSP的供电，系统级别电源完整性可以对应于第三芯片315的设计中的特别相关因素。另外，第三芯片315中第一晶片315_1至第三晶片315_3与数据接口芯片360之间的通信中的信号完整性和电源完整性可以对应于第三芯片315的设计中的特别相关因素。然而，为了便于描述，示意性地示出了供电路径PSP和第二数据路径DP_2，因此本实施例并不局限于此，并且实际形成的供电路径PSP和第二数据路径DP_2可以与图4B所示的不同。

[0057] 半导体封装设计系统可以提取将第一晶片315_1至第三晶片315_3连接到PMIC 350的第三芯片315的配置或将第一晶片315_1至第三晶片315_3连接到数据接口芯片360的第三芯片315的配置的第二电特性，并且可以基于提取的第二电特性来分析第二芯片设计级别的特征。例如，第二芯片设计级别的特征可以包括第三芯片315与PMIC 350之间的电源完整性，或者第三芯片315与数据接口芯片360之间的信号完整性和电源完整性中的至少一种。用于提取第二电特性的第三芯片315的配置可以包括形成供电路径PSP或第二数据路径DP_2的多个TSV TSV1、TSV2和TSV3(或者TSV TSV1、TSV2和TSV3中的至少一些)、多个通孔(未示出)、多个网格(未示出)和多个互连凸块328(或者互连凸块328中的至少一些)。然而，此配置仅是说明性的，因此本实施例并不局限于此，并且可以从第三芯片315的各种配置中提取第二电特性。

[0058] 尽管没有示出，但却可以设计包括2.5D中介层和芯片(具有垂直堆叠在2.5D中介层上的多个晶片)的半导体封装，并且在这种情况下，图4A和图4B的两个实施例都可以应用于该设计，并且由于本领域的普通技术人员可以充分理解该详细描述，因而这里不再进行赘述。

[0059] 图5是根据本发明构思的示例性实施例的表TB1，用于描述分析芯片设计级别特定特征的方法。然而，表TB1仅是用于描述本发明构思的理念的一个示例，因此本实施例并不局限于此，并且可以提取各种电特性来分析特征。

[0060] 参考图5，半导体封装设计系统可以基于电特性来分析第一芯片设计级别Level-1的特征和第二芯片设计级别Level-2的特征。具体地，第一芯片设计级别Level-1(例如，与图4A中的第一芯片311与第二芯片313之间的关系相对应的级别，或者与图4B中的第三芯片315中的第一晶片315_1至第三晶片315_3之间的关系相对应的级别)的特征可以包括信号完整性SI和电源完整性PI。提取来分析SI的第一电特性可以包括半导体封装的堆叠结构(例如，图4A中2.5D中介层320的配置或图4B中第三芯片315的配置)的阻抗、偏斜、回波损耗、插入损耗和串扰(X-talk)。提取来分析PI的第一电特性可以包括半导体封装的堆叠结构(例如，图4A中2.5D中介层320的配置或图4B中第三芯片315的配置)的同步开关噪声(SSN)、直流电阻(DC-R)和交流阻抗(AC-Z)。

[0061] 与第二芯片设计级别Level-2(例如，与图4A中的第一芯片311与数据接口芯片360之间的关系相对应的级别，或者与图4B中的第三芯片315与数据接口芯片360之间的关系相对应的级别)的第一关系Relationship-1相对应的特征可以包括SI和PI。提取来分析SI的第二电特性可以包括半导体封装的堆叠结构(例如，图4A中2.5D中介层320的配置或图4B中第三芯片315的配置)的电容。提取来分析PI的第二电特性可以包括半导体封装的堆叠结构(例如，图4A中2.5D中介层320的配置或图4B中第三芯片315的配置)的DC-R和AC-Z。

[0062] 与第二芯片设计级别Level-2(例如，与图4A中的第一芯片311与PMIC 350之间的关系相对应的级别，或者与图4B中的第三芯片315与PMIC 350之间的关系相对应的级别)的第二关系Relationship-2相对应的特征可以包括PI。提取来分析PI的第二电特性可以包括半导体封装的堆叠结构(例如，图4A中2.5D中介层320的配置或图4B中第三芯片315的配置)的DC-R和AC-Z。

[0063] 图6是根据本发明构思的示例性实施例的由半导体封装设计系统执行的生成特征信息的方法的流程图。

[0064] 参考图6，在操作S200中，半导体封装设计系统可以提取半导体封装的堆叠结构的电特性的值。在操作S210中，半导体封装设计系统可以分别将相应的权重应用于电特性的值。例如，参考图5进行特定描述，半导体封装设计系统可以向半导体封装的堆叠结构的插入损耗分配比分配给其他电特性的权重更大的权重，从而分析第一芯片设计级别Level-1的SI。另外，半导体封装设计系统可以向半导体封装的堆叠结构的AC-Z分配比分配给其他电特性的权重更大的权重，从而分析与第二芯片设计级别Level-2的第一关系Relationship-1相对应的PI。然而，该权重分配仅是说明性的，因此本实施例并不局限于此，并且在对特征进行分析时可以将各种权重应用于电特性。在操作S220中，半导体封装设计系统可以基于应用了权重的电特性来生成指示某个芯片设计级别的特征的特征信息。

[0065] 图7是根据本发明构思的示例性实施例的表TB2，用于描述分析芯片设计级别特定特征的方法。然而，表TB2仅是用于描述本发明构思的理念的一个示例，因此本实施例并不局限于此，并且可以基于各种物理变量来提取电特性。

[0066] 参考图7，半导体封装设计系统可以基于半导体封装的堆叠结构的相应物理变量来提取电特性。

[0067] 现在将描述用于提取第一电特性以分析第一芯片设计级别Level-1的SI的物理变量。

[0068] 可以基于物理变量来提取阻抗，所述物理变量诸如半导体封装的堆叠结构的金属线(例如，图4A中的金属线322或图4B中多个半导体层315_1b、315_2b和315_3a的金属线)的宽度和高度、金属线之间的空间以及金属线的介电常数。

[0069] 可以基于物理变量来提取偏斜，所述物理变量诸如半导体封装的堆叠结构的金属线(例如，图4A中的金属线322或图4B中多个半导体层315_1b、315_2b和315_3a的金属线)的长度和阻抗(或介电常数)。

[0070] 可以基于物理变量来提取回波损耗，所述物理变量诸如半导体封装的堆叠结构的金属线(例如，图4A中的金属线322或图4B中多个半导体层315_1b、315_2b和315_3a的金属线)的阻抗。

[0071] 可以基于物理变量来提取插入损耗，所述物理变量诸如半导体封装的堆叠结构的金属线(例如，图4A中的金属线322或图4B中多个半导体层315_1b、315_2b和315_3a的金属线)的长度、阻抗和介电损耗。

[0072] 可以基于物理变量来提取X-talk，所述物理变量诸如半导体封装的堆叠结构的金属线(例如，图4A中的金属线322或图4B中多个半导体层315_1b、315_2b和315_3a的金属线)的长度、金属线之间的空间以及金属线的阻抗。

[0073] 现在将描述用于提取第一电特性以分析第一芯片设计级别Level-1的PI的物理变量。

[0074] 可以基于物理变量来提取SSN，所述物理变量诸如在半导体封装的堆叠结构中发生的X-talk。

[0075] 可以基于物理变量来提取DC-R，所述物理变量诸如半导体封装的堆叠结构(例如，图4A中的2.5D中介层320或图4B中的第三芯片315)的通孔的数量(Via No)、通孔的电阻(Via R)、TSV的数量(TSV No)以及TSV的电阻(TSV R)。

[0076] 可以基于物理变量来提取AC-Z，所述物理变量诸如半导体封装的堆叠结构(例如，图4A中的2.5D中介层320或图4B中的第三芯片315)的TSV No和TSV的电感(TSV L)。

[0077] 现在将描述用于提取第二电特性以分析与第二芯片设计级别Level-2的第一关系Relationship-1相对应的信号完整性SI的物理变量。

[0078] 可以基于物理变量来提取电容，所述物理变量诸如半导体封装的堆叠结构(例如，图4A中的2.5D中介层320或图4B中的第三芯片315)的网格的数量(Mesh No)、网格的电阻(Mesh R)、网格的电容(Mesh C)、TSV No、TSV R、TSV的电容(TSV C)、互连凸块的数量(Bump No)以及互连凸块之间的间距(Bump Pitch)。

[0079] 现在将描述用于提取第二电特性以分析与第二芯片设计级别Level-2的第一关系Relationship-1相对应的PI的物理变量。

[0080] 可以基于物理变量来提取DC-R，所述物理变量诸如半导体封装的堆叠结构(例如，图4A中的2.5D中介层320或图4B中的第三芯片315)的Via No、Via R、TSV No以及TSV R。

[0081] 可以基于物理变量来提取AC-Z，所述物理变量诸如半导体封装的堆叠结构(例如，图4A中的2.5D中介层320或图4B中的第三芯片315)的TSV No、TSV C以及TSV的电感(TSV L)。

[0082] 现在将描述用于提取第二电特性以分析与第二芯片设计级别Level-2的第二关系Relationship-2相对应的PI的物理变量。

[0083] 可以基于物理变量来提取DC-R，所述物理变量诸如半导体封装的堆叠结构(例如，图4A中的2.5D中介层320或图4B中的第三芯片315)的Via No、Via R、TSV No以及TSV R。

[0084] 可以基于物理变量来提取AC-Z，所述物理变量诸如半导体封装的堆叠结构(例如，图4A中的2.5D中介层320或图4B中的第三芯片315)的TSV No以及TSV L。

[0085] 图8是根据本发明构思的示例性实施例的由半导体封装设计系统执行的生成特征信息的方法的流程图。

[0086] 参考图8，在操作S202中，半导体封装设计系统可以获取与半导体封装的堆叠结构的多个电特性中的每个电特性相对应的物理变量值。在操作S212中，半导体封装设计系统可以将相应的权重分别应用于物理变量值。例如，参考图7进行特定描述，半导体封装设计系统可以向金属线的长度分配比分配给其他物理变量的权重更大的权重，从而提取插入损耗以用于分析第一芯片设计级别Level-1的SI。半导体封装设计系统可以向TSV No、Bump No和Bump Pitch分配比其他物理变量的权重更大的权重，从而提取电容以用于分析与第二芯片设计级别Level-2的第一关系Relationship-1相对应的SI。另外，半导体封装设计系统可以向TSV C分配比其他物理变量的权重更大的权重，从而提取AC-Z以用于分析与第二芯片设计级别Level-2的第一关系Relationship-1相对应的PI。然而，该权重分配仅是说明性的，因此本实施例并不局限于此，并且在提取电特性时可以将各种权重应用于电特性。在操作S222中，半导体封装设计系统可以基于应用了权重的物理变量来提取电特性，并且使用提取的电特性来生成指示某个芯片设计级别的特征的特征信息。

[0087] 图9是根据本发明构思的示例性实施例的设计包括2.5D中介层的半导体封装的方法的流程图。

[0088] 参考图9，在操作S300中，可以对包括诸如数字逻辑(例如，中央处理单元(CPU)或图形处理单元(GPU))或存储器(例如，HBM)之类的半导体知识产权(IP)块的半导体封装设计执行逻辑合成。在操作S310中，可以生成半导体封装设计的网表。在操作S320中，可以通过考虑半导体封装设计的信号和电源来布置组件，并且可以执行用于实现组件的连接的布线。在操作S330中，可以生成半导体封装设计的网表和布局。在操作S340中，可以从半导体封装设计中提取电阻电容(RC)和互连。在操作S350中，可以相对于半导体封装设计对指示电阻R引起的电流I下降值的电流电阻下降(IRD)(其不随时间变化)和指示由阻抗引起的电压下降值的动态电压下降(DVD)(其随时间流逝发生变化)进行分析。在操作S360中，可以分析半导体封装设计的信号和电源。在操作S370中，可以对半导体封装设计执行设计规则检查(DRC)/库与原理图(LVS)(连接性检查)/静电放电(ESD)(防静电电路检查)/面向制造的设计(DFM)(检查是否执行了支持制造(或过程)的设计)。此后，可以执行图1的操作S130。

[0089] 根据本发明构思的示例性实施例，在操作S320、S360等中，可以提取半导体封装中的2.5D中介层的配置的电特性，可以基于提取的电特性来分析半导体封装的特征，并且可以在半导体封装设计中反映出所分析的特征。根据本发明构思的实施例，半导体封装的特征可以包括信号完整性和电源完整性中的至少一种。

[0090] 图10是根据本发明构思的示例性实施例的设计半导体封装的方法的流程图，其中该半导体封装包括具有多个垂直堆叠晶片的芯片。

[0091] 参考图10，在操作S400中，可以对包括诸如数字逻辑或存储器之类的半导体IP块的半导体封装设计执行逻辑合成。在操作S410中，可以生成半导体封装设计的网表和用于静态时序分析的时序约束元素。在操作S420中，可以通过考虑半导体封装设计的信号、电源、电磁干扰(EMI)和温度来布置组件。在操作S430中，可以合成基于温度的时钟树，并且可以执行用于实现半导体封装设计的组件的连接的布线。在操作S440中，可以生成半导体封装设计的网表和布局。在操作S450中，可以从半导体封装设计中提取RC和互连。在操作S460中，可以相对于半导体封装设计对静态时序分析(STA)、毛刺噪声、IRD、DVD、电迁移(EM)(电源/信号布线因为电流而劣化的现象)和抖动进行分析(或检查)。在操作S470中，可以分析半导体封装设计的信号、电源和温度。在操作S480中，可以对半导体封装设计执行基于TSV的DRC、LVS、ESD和DFM。此后，可以执行图1的操作S130。

[0092] 根据本发明构思的示例性实施例，在操作S420、S470等中，可以提取半导体封装中的具有多个垂直堆叠晶片的芯片的配置的电特性，可以基于提取的电特性来分析半导体封装的特征，并且可以在半导体封装设计中反映出所分析的特征。根据本发明构思的实施例，半导体封装的特征可以包括信号完整性和电源完整性中的至少一种。

[0093] 图11是根据本发明构思的示例性实施例的半导体封装设计方法的流程图。

[0094] 参考图11，在操作S500中，可以执行半导体封装的设计。在操作S510中，可以提取半导体封装的堆叠结构的多个电特性。在操作S520中，可以基于提取的电特性来分析关于半导体封装的堆叠结构的芯片设计级别特定SI/PI。在操作S530中，可以确定SI或PI是否满足签核条件。当操作S530中的确定结果为“否”时，可以在操作S500中再次执行半导体封装的设计，并且在这种情况下，可以在设计中反映出操作S520中的分析结果。当操作S530中的确定结果为“是”时，可以执行下一个设计步骤。

[0095] 如上所述，根据本发明构思的示例性实施例的半导体封装设计方法可以达到如下效果：通过分析半导体封装的堆叠结构的特征并将分析结果作为反馈应用到设计中，可以有效且快速地设计出性能得到改善的半导体封装。

[0096] 图12是根据本发明构思的示例性实施例的半导体封装制造装置1000的框图。

[0097] 参考图12，半导体封装制造装置1000可以包括根据结合图1至图11描述的实施例的半导体封装设计系统1100，以及半导体封装制造系统1200。半导体封装设计系统1100可以包括分析器1110，并且分析器1110可以包括SI/PI分析模块1112。分析器1110可以通过SI/PI分析模块1112提取半导体封装的堆叠结构的电特性，并且可以基于提取的电特性来分析堆叠结构的SI或PI。半导体封装设计系统1100可以通过将分析结果反映在半导体封装设计中来设计出堆叠结构的优化后的半导体封装。半导体封装制造系统1200可以根据由半导体封装设计系统1100输出的最终布局来制造半导体封装。根据本发明构思的一些示例性实施例，半导体封装设计系统1100可以嵌入在半导体封装制造装置1000中，并且半导体封装设计系统1100和半导体封装制造系统1200可以彼此交互来制造半导体封装。

[0098] 图13是根据本发明构思的示例性实施例的应用了半导体封装设计系统的计算系统2000的框图。在下文中描述了如下示例：通过软件等实现根据结合图1至图11描述的实施例的半导体封装设计系统，并将该半导体封装设计系统应用于计算系统2000。

[0099] 参考图13，计算系统2000可以包括存储装置2100、CPU 2200、南桥(或southbridge)2300、北桥(或northbridge)2400、加速图形端口(AGP)设备2500、主存储器2600、键盘控制器2700和打印机控制器2800。

[0100] CPU 2200、AGP设备2500和主存储器2600可以连接到北桥2400。AGP设备2500可以是使得能快速地实现三维图形表示的总线标准，并且AGP设备2500可以包括配置为再现监视器图像等的视频卡。CPU 2200可以执行操作计算系统2000所需的各种算术运算，并且还可以执行操作系统和应用程序。主存储器2600可以从存储装置2100加载并存储执行CPU2200的操作所需的数据。主存储器2600可以由动态随机存取存储器(DRAM)实现，但本发明构思并不局限于此。

[0101] 存储装置2100、键盘控制器2700、打印机控制器2800和各种外围设备(未示出)可以连接到南桥2300。存储装置2100是存储数据等内容的大容量数据存储设备，并且可以由计算机可读记录介质来实现，但本发明构思并不局限于此。

[0102] 根据本发明构思的示例性实施例，存储装置2100可以在其中存储布局生成模块2110、提取模块2120、特征分析模块2130、审查模块2140和库2150。CPU 2200可以从存储装置2100中读取布局生成模块2110、提取模块2120、特征分析模块2130、审查模块2140和库
2150，并设计半导体封装。其详细描述与结合图1至图11所描述的相同，因此在此将其省略。

[0103] 尽管已经参考本发明的实施例具体地示出和描述了本发明构思，但应当理解的是，在不脱离所附权利要求的精神和范围的情况下，可以在形式和细节上作出各种改变。