一种半导体器件及其形成方法

摘要

本发明提供的一种半导体器件及其形成方法，在半导体器件的形成方法中，通过在第二区的衬底上形成第二钝化层，第二钝化层的上表面不低于第一区的第一钝化层的上表面，并得到的第一区的浅沟槽的槽底与第二区的浅沟槽的槽底在衬底的同一高度处，以减小第一区的浅沟槽的深度，增加了第一区的浅沟槽的深宽比，减少了浅沟槽隔离槽中出现了填充间隙的风险，从而减少了第一区内发生漏电，避免半导体器件静态功耗增大，提高了半导体器件的性能，还提高了良率。另外，通过同时形成第一区的浅沟槽和第二区的浅沟槽，使得高压区的制备工艺集成至低压区、中压区和存储区的制备工艺中。

权利要求

1.一种半导体器件的形成方法，其特征在于，包括以下步骤：

提供一衬底，在所述衬底上依次形成第一钝化层和第一氮化硅层，其中，所述衬底包括相邻设置的第一区和第二区，所述第一钝化层的厚度小于200 Å，所述第一氮化硅层的厚度为300 Å  700 Å；

~

依次刻蚀所述第二区的所述第一氮化硅层、所述第一钝化层和所述衬底，并刻蚀停止在所述衬底中，从而使得所述第一区的衬底厚度较所述第二区的衬底厚度厚，且厚度差为小于600 Å；

在所述第二区的所述衬底上形成第二钝化层，所述第二钝化层的上表面高于所述第一钝化层的上表面，并去除所述第一氮化硅层；

在所述第一钝化层和所述第二钝化层上形成第二氮化硅层；

在所述第一区中，依次刻蚀所述第二氮化硅层、所述第一钝化层和所述衬底，并刻蚀停止在所述衬底中，以形成第一区的浅沟槽；在所述第二区中，依次刻蚀所述第二氮化硅层、所述第二钝化层和所述衬底，并刻蚀停止在所述衬底中，以形成第二区的浅沟槽；其中，所述第一区的浅沟槽的槽底与所述第二区的浅沟槽的槽底在所述衬底的同一高度处，且所述第一区的浅沟槽的开口尺寸小于所述第二区的浅沟槽的开口尺寸；

进一步刻蚀所述第二区的浅沟槽，以加深所述第二区的浅沟槽的槽深，加深后的所述第二区的浅沟槽在所述衬底中的深度与所述第一区的浅沟槽在所述衬底中的深度相同，从而形成半导体器件。

2.如权利要求1所述的形成方法，其特征在于，依次刻蚀所述第二区的所述第一氮化硅层、所述第一钝化层和所述衬底，并刻蚀停止在所述衬底中包括以下步骤：在所述第一氮化硅层上形成图形化的第一光刻胶层，图形化的所述第一光刻胶层暴露出所述第二区的所述第一氮化硅层；

以图形化的所述第一光刻胶层为掩模，依次刻蚀所述第二区的第一氮化硅层、所述第一钝化层和所述衬底，并刻蚀停止在所述衬底中；

去除剩余的所述第一光刻胶层。

3.如权利要求1所述的形成方法，其特征在于，在所述第一钝化层和所述第二钝化层上形成第二氮化硅层包括：在所述第一钝化层和所述第二钝化层上依次形成第二氮化硅层和硬掩模层。

4.如权利要求3所述的形成方法，其特征在于，在所述第一区中，依次刻蚀所述第二氮化硅层、所述第一钝化层和所述衬底，并刻蚀停止在所述衬底中，以形成第一区的浅沟槽；

在所述第二区中，依次刻蚀所述第二氮化硅层、所述第二钝化层和所述衬底，并刻蚀停止在所述衬底中，以形成第二区的浅沟槽包括：在所述硬掩模层上形成图形化的第二光刻胶层；

以图形化的所述第二光刻胶层为掩模，在所述第一区中，依次刻蚀所述硬掩模层、所述第二氮化硅层、所述第一钝化层和所述衬底，并刻蚀停止在所述衬底中，以形成第一区的浅沟槽；在所述第二区中，依次刻蚀所述硬掩模层、所述第二氮化硅层、所述第二钝化层和所述衬底，并刻蚀停止在所述衬底中，以形成第二区的浅沟槽；

去除所述硬掩模层和所述第二光刻胶层。

5.如权利要求1所述的形成方法，其特征在于，进一步刻蚀所述第二区的浅沟槽，以加深所述第二区的浅沟槽的槽深，从而形成半导体器件包括：在所述第二氮化硅层上形成图形化的第三光刻胶层，图形化的所述第三光刻胶层暴露出所述第二区的所述第二氮化硅层，所述第三光刻胶层填充所述第一区的浅沟槽；

以图形化的所述第三光刻胶层为掩模，刻蚀所述第二区的浅沟槽，以加深所述第二区的浅沟槽的槽深，同时，所述第二区的所述第二氮化硅层的厚度减薄；

去除所述第三光刻胶层；

在所述第一区的浅沟槽和所述第二区的浅沟槽中填充隔离材料，并进行平坦化处理，以形成半导体器件的浅沟槽隔离结构，从而形成半导体器件。

说明书

一种半导体器件及其形成方法

技术领域

[0001] 本发明涉及半导体的制造工艺领域，特别涉及一种半导体器件及其形成方法。

背景技术

[0002] 近年来，随着半导体集成电路制造技术的发展，芯片中所含元件的数量不断增加，元件的尺寸也因集成度的提升而不断地缩小。然而，无论元件尺寸如何缩小化，在芯片中各个元件之间仍必须有适当得绝缘或隔离，才能得到良好的元件性质。这方面的技术一般称为元件隔离技术（Device Isolation Technology），其主要目的是在各元件之间形成隔离物，并且在确保良好隔离效果的情况下，尽量缩小隔离物的区域，以空出更多的芯片面积来容纳更多的元件。

[0003] 在各种元件隔离技术中，局部硅氧化方法（LOCOOS）和浅沟道隔离区（STI，Shallow Trench Isolation）制造过程是最常被采用的两种技术，尤其后者具有隔离区域小和完成后仍保持基本平坦性等优点，更是近年来颇受重视的半导体制造技术。浅沟道隔离区是0.25μm以下半导体技术采用的通用隔离方法，这种隔离的优点是隔离效果好，而且占用面积小。

[0004] 通过传统工艺形成的STI隔离结构时，通常在浅沟槽填充过程中，出现填充间隙，该间隙很容易引起相邻元件发生漏电的现象，造成半导体器件静态功耗增大。

发明内容

[0005] 本发明的目的在于提供一种半导体器件及其形成方法，可以解决浅沟槽填充间隙的问题，从而避免漏电的发生，避免半导体器件静态功耗增大。

[0006] 为了解决上述问题，本发明提供了半导体器件的形成方法，包括以下步骤：

[0007] 提供一衬底，在所述衬底上依次形成第一钝化层和第一氮化硅层，其中，所述衬底包括相邻设置的第一区和第二区；

[0008] 依次刻蚀所述第二区的所述第一氮化硅层、所述第一钝化层和所述衬底，并刻蚀停止在所述衬底中；

[0009] 在所述第二区的所述衬底上形成第二钝化层，所述第二钝化层的上表面不低于所述第一钝化层的上表面，并去除所述第一氮化硅层；

[0010] 在所述第一钝化层和所述第二钝化层上形成第二氮化硅层；

[0011] 在所述第一区中，依次刻蚀所述第二氮化硅层、所述第一钝化层和所述衬底，并刻蚀停止在所述衬底中，以形成第一区的浅沟槽；在所述第二区中，依次刻蚀所述第二氮化硅层、所述第二钝化层和所述衬底，并刻蚀停止在所述衬底中，以形成第二区的浅沟槽；其中，所述第一区的浅沟槽的槽底与所述第二区的浅沟槽的槽底在所述衬底的同一高度处；

[0012] 进一步刻蚀所述第二区的浅沟槽，以加深所述第二区的浅沟槽的槽深，从而形成半导体器件。

[0013] 可选的，所述第一钝化层的厚度小于200 Å，所述第一氮化硅层的厚度300 Å  700 ~Å。

[0014] 可选的，依次刻蚀所述第二区的第一氮化硅层、所述第一钝化层和所述衬底，并刻蚀停止在所述衬底中包括以下步骤：

[0015] 在所述第一氮化硅层上形成图形化的第一光刻胶层，图形化的所述第一光刻胶层暴露出所述第二区的所述第一氮化硅层；

[0016] 以图形化的所述第一光刻胶层为掩模，依次刻蚀所述第二区的第一氮化硅层、所述第一钝化层和所述衬底，并刻蚀停止在所述衬底中；

[0017] 去除剩余的所述第一光刻胶层。

[0018] 进一步的，所述第二区的衬底的刻蚀深度小于600 Å。

[0019] 可选的，所述第二钝化层的上表面高于所述第一钝化层的上表面。

[0020] 可选的，在所述第一钝化层和所述第二钝化层上形成第二氮化硅层包括：

[0021] 在所述第一钝化层和所述第二钝化层上依次形成第二氮化硅层和硬掩模层。

[0022] 进一步的，在所述第一区中，依次刻蚀所述第二氮化硅层、所述第一钝化层和所述衬底，并刻蚀停止在所述衬底中，以形成第一区的浅沟槽；在所述第二区中，依次刻蚀所述第二氮化硅层、所述第二钝化层和所述衬底，并刻蚀停止在所述衬底中，以形成第二区的浅沟槽包括：

[0023] 在所述硬掩模层上形成图形化的第二光刻胶层；

[0024] 以图形化的所述第二光刻胶层为掩模，在所述第一区中，依次刻蚀所述硬掩模层、所述第二氮化硅层、所述第一钝化层和衬底，并刻蚀停止在所述衬底中，以形成第一区的浅沟槽；在所述第二区中，依次刻蚀所述硬掩模层、所述第二氮化硅层、所述第二钝化层和所述衬底，并刻蚀停止在所述衬底中，以形成第二区的浅沟槽；

[0025] 去除所述硬掩模层和所述第二光刻胶层。

[0026] 可选的，进一步刻蚀所述第二区的浅沟槽，以加深所述第二区的浅沟槽的槽深，从而形成半导体器件包括：

[0027] 在所述第二氮化硅层上形成图形化的第三光刻胶层，图形化的所述第三光刻胶层暴露出所述第二区的所述第二氮化硅层，所述第三光刻胶层填充所述第一区的浅沟槽；

[0028] 以图形化的所述第三光刻胶层为掩模，刻蚀所述第二区的浅沟槽，以加深所述第二区的浅沟槽的槽深，同时，所述第二区的所述第二氮化硅层的厚度减薄；

[0029] 去除所述第三光刻胶层；

[0030] 在所述第一区的浅沟槽和所述第二区的浅沟槽中填充隔离材料，并进行平坦化处理，以形成半导体器件的浅沟槽隔离结构，从而形成半导体器件。

[0031] 进一步的，加深后的所述第二区的浅沟槽在所述衬底中的深度与所述第一区的浅沟槽在所述衬底中的深度相同。

[0032] 另一方面，本发明还提供了半导体器件，包括：

[0033] 衬底；

[0034] 所述衬底具有相邻设置的第一区和第二区，所述第一区的衬底上表面高于所述第二区的衬底的上表面；

[0035] 所述第一区的衬底上依次形成有第一钝化层和第二氮化硅层，所述第二区的衬底上依次形成有第二钝化层和第二氮化硅层，所述第一区的所述衬底中设置有多个第一区的浅沟槽，所述第二区的所述衬底中设置有多个第二区的浅沟槽；

[0036] 其中，所述第二区的浅沟槽的槽底到所述第二区的所述第二氮化硅层表面的距离大于所述第一区的浅沟槽的槽底到所述第一区的所述第二氮化硅层表面的距离，所述第二钝化层的上表面高于所述第一钝化层的上表面。

[0037] 可选的，所述第一区的浅沟槽的槽底到所述第一区的所述第二氮化硅层表面的距离小于5000 Å；

[0038] 所述第二区的浅沟槽的槽底到所述第二区的所述第二氮化硅层表面的距离为4000 Å  6000 Å。
~

[0039] 与现有技术相比存在以下有益效果：

[0040] 本发明提供的一种半导体器件及其形成方法，在半导体器件的形成方法中，通过在所述第二区的衬底上形成第二钝化层，所述第二钝化层的上表面不低于所述第一区的第一钝化层的上表面，并得到的所述第一区的浅沟槽的槽底与所述第二区的浅沟槽的槽底在所述衬底的同一高度处，减小第一区的浅沟槽的深度，增加了第一区的浅沟槽的深宽比，减少了浅沟槽隔离槽中出现了填充间隙的风险，从而减少了第一区内发生漏电，避免半导体器件静态功耗增大，提高了半导体器件的性能，还提高了良率。另外，通过同时形成第一区的浅沟槽和第二区的浅沟槽，使得高压区的制备工艺集成至低压区、中压区和存储区的制备工艺中。

附图说明

[0041] 图1a-1c为一种STI隔离结构形成过程中各步骤的剖面示意图；

[0042] 图2为本发明一实施例的一种半导体器件的形成方法的流程图；

[0043] 图3a-3g为本发明一实施例的一种半导体器件的形成方法的各步骤中的剖面示意图。

[0044] 附图标记说明：

[0045] 图1a-1c中：

[0046] A-低压元件区；B-存储元件区；C-中压元件区；D-高压元件区；a-间隙；

[0047] 10-衬底；11-氧化层；12-氮化硅层；13-α碳层；14-氮化物复合层；21、22、23-浅沟槽隔离槽；

[0048] 图3a-3g中：

[0049] 100-衬底；110-第一钝化层；120-第一氮化硅层；130-第二钝化层；140-第二氮化硅层；

[0050] 200-第一光刻胶层；

[0051] 300-硬掩模层；310-α碳层；320-第三氮化硅层；

[0052] 410-第一区的浅沟槽；420-第一区的浅沟槽。

具体实施方式

[0053] 传统的形成浅沟槽隔离结构的形成方法包括以下步骤：

[0054] 如图1a所示，步骤S11：提供一衬底10，所述衬底10包括相邻设置的低压元件区A、存储元件区B、中压元件区C和高压元件区D，所述衬底10上依次形成有氧化层11、氮化硅层12、α碳层13和氮化物复合层14；

[0055] 其中，所述氧化层11的厚度例如是800Å  1000 Å，所述氮化硅层12的厚度例如是~1400 Å 1600 Å，所述氮化物复合层14包括氮氧化硅层和二氧化硅层，所述氮氧化硅层的厚~
度小于300 Å，所述二氧化硅层的厚度为50 Å  100 Å。
~

[0056] 如图1b所示，步骤S12：在所述氮化物复合层14上形成图形化的光刻胶层（图中未示出），并以图形化的所述光刻胶层为掩模，依次刻蚀所述氮化物复合层14、α碳层13、氮化硅层12、氧化层11和衬底10，以在低压元件区A、存储元件区B、中压元件区C和高压元件区D中两两相邻的区之间或每个区内部形成浅沟槽隔离槽21、22、23，所述浅沟槽隔离槽21、22、23的深度相同，位于高压元件区D与中压元件区C之间以及位于高压元件区D内的浅沟槽隔离槽23的槽宽大于低压元件区A、存储元件区B和中压元件区C中两两相邻的区之间或各区内部的浅沟槽隔离槽21、22的槽宽，接着依次去除所述氮化物复合层14和α碳层13。

[0057] 其中，各所述浅沟槽隔离槽21、22、23的槽深（即各所述浅沟槽隔离槽21、22、23的槽底到氮化硅层12上表面的距离）例如是均大于5000 Å。

[0058] 如图1c所示，填充各所述浅沟槽隔离槽21、22、23，在本步骤中，由于所述浅沟槽隔离槽21、22的深宽比较高，使得这些浅沟槽隔离槽中出现了填充间隙a，该填充间隙a很容易引起低压元件区、存储元件区和中压元件区之间发生漏电的现象，避免半导体器件静态功耗增大。

[0059] 基于上述研究，在半导体器件的形成方法中，通过在所述第二区的衬底上形成第二钝化层，所述第二钝化层的上表面不低于所述第一区的第一钝化层的上表面，并得到的所述第一区的浅沟槽的槽底与所述第二区的浅沟槽的槽底在所述衬底的同一高度处，减小第一区的浅沟槽的深度，增加了第一区的浅沟槽的深宽比，减少了浅沟槽隔离槽中出现了填充间隙的风险，从而减少了第一区内发生漏电，避免半导体器件静态功耗增大，提高了半导体器件的性能，还提高了良率。另外，通过同时形成第一区的浅沟槽和第二区的浅沟槽，使得高压区的制备工艺集成至低压区、中压区和存储区的制备工艺中。

[0060] 以下将对本发明的一种半导体器件及其形成方法作进一步的详细描述。下面将参照附图对本发明进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。

[0061] 为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。

[0062] 为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本发明实施例的目的。

[0063] 本实施例所提供的一种半导体器件的形成方法。图2为本实施例的一种半导体器件的形成方法的流程图。如图2所示，所述形成方法包括以下步骤：

[0064] 步骤S21：提供一衬底，在所述衬底上依次形成第一钝化层和第一氮化硅层，其中，所述衬底包括相邻设置的第一区和第二区；

[0065] 步骤S22：依次刻蚀所述第二区的第一氮化硅层、第一钝化层和衬底，并刻蚀停止在所述衬底中；

[0066] 步骤S23：在所述第二区的衬底上形成第二钝化层，所述第二钝化层的上表面不低于所述第一钝化层的上表面，并去除所述第一氮化硅层；

[0067] 步骤S24：在所述第一钝化层和第二钝化层上形成第二氮化硅层；

[0068] 步骤S25：在所述第一区中，依次刻蚀所述第二氮化硅层、第一钝化层和衬底，并刻蚀停止在所述衬底中，以形成第一区的浅沟槽；在所述第二区中，依次刻蚀所述第二氮化硅层、第二钝化层和衬底，并刻蚀停止在所述衬底中，以形成第二区的浅沟槽；

[0069] 其中，所述第一区的浅沟槽的槽底与所述第二区的浅沟槽的槽底在所述衬底的同一高度处；

[0070] 步骤S26：进一步刻蚀所述第二区的浅沟槽，以加深所述第二区的浅沟槽的槽深，从而形成半导体器件。

[0071] 下面结合具体实施例和图3a-3g详细说明本发明的双深度浅沟道隔离槽的制备方法。

[0072] 如图3a所示，首先执行步骤S21，提供一衬底100，在所述衬底100上依次形成第一钝化层110和第一氮化硅层120，其中，所述衬底100包括相邻设置的第一区I和第二区II。

[0073] 所述衬底100可为后续工艺提供操作平台，其可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，可以是裸片，也可以是经过外延生长工艺处理后的晶圆，详细的，所述衬底100例如是绝缘体上硅（silicon-on-insulator，SOI）衬底、体硅（bulk silicon）衬底、锗衬底、锗硅衬底、磷化铟(InP)衬底、砷化镓(GaAs)衬底或者绝缘体上锗衬底等。

[0074] 所述第一钝化层110的材料为氧化硅；所述第一氮化硅层120为氮化硅和氮氧化硅中的一种或其组合；所述第一钝化层110采用热干氧化法形成、热湿氧化法，较佳的方法为热干氧化法；所述第一氮化硅层120采用低压化学气相沉积法，或其他已知的方法形成。所述第一钝化层110的厚度小于200 Å，所述第一氮化硅层120的厚度例如是300 Å  700 Å，以~形成较薄厚度的第一钝化层，使得后续形成的浅沟槽的槽深较浅。

[0075] 在本实施例中，所述第一区I例如是包括相邻的低压元件区、存储元件区和中压元件区；所述第二区II例如是高压元件区，所述中压元件区和高压元件区相邻设置。

[0076] 如图3b-3c所示，接着执行步骤S22，依次刻蚀所述第二区II的第一氮化硅层120、第一钝化层110和衬底100，并刻蚀停止在所述衬底100中。

[0077] 其中，所述衬底100的刻蚀深度小于600 Å，即所述第一区I的衬底100厚度较所述第二区II的衬底100厚度厚，且厚度差为小于600 Å。

[0078] 本步骤具体包括以下步骤：

[0079] 首先，如图3b所示，在所述第一氮化硅层120上形成图形化的第一光刻胶层200，图形化的所述第一光刻胶层200暴露出所述第二区II的第一氮化硅层120。具体的，在所述第一氮化硅层120上涂覆一第一光刻胶层200，通过曝光与显影，形成图形化的第一光刻胶层200，图形化的所述第一光刻胶层200暴露出第二区II的第一氮化硅层120。

[0080] 接着，如图3c所示，以图形化的所述第一光刻胶层200为掩模，依次刻蚀所述第二区II的第一氮化硅层120、第一钝化层110和衬底100，并刻蚀停止在所述衬底100中。具体的，以图形化的所述第一光刻胶层200为掩模，通过干法刻蚀工艺依次刻蚀所述第二区II的第一氮化硅层120、第一钝化层110和衬底100，刻蚀停止在所述衬底100中。

[0081] 接着，去除剩余的第一光刻胶层200。具体的，通过采用灰化（例如氧气灰化）方式和湿法刻蚀工艺清洗去除剩余的所述第一光刻胶层200。

[0082] 如图3d所示，接着执行步骤S23，在所述第二区II的衬底100上形成第二钝化层130，所述第二钝化层130的上表面不低于所述第一钝化层110的上表面，优选的，所述第二钝化层130的上表面高于所述第一钝化层110的上表面，使得所述第一钝化层110与所述第二钝化层130呈台阶状，进一步的，所述第二钝化层130的上表面比所述第一钝化层110的上表面高出的高度小于400 Å。并去除所述第一氮化硅层120。

[0083] 所述第二钝化层130的材料为氧化硅；所述第二钝化层130采用热干氧化法形成、热湿氧化法，较佳的方法为热干氧化法；所述第二钝化层130的厚度例如是500 Å  1000 Å。~
此时，第一钝化层110的厚度较第二钝化层130的厚度小，也就是说，在第二区II（高压元件区）的钝化层的厚度厚于第一区I的钝化层的厚度，这样降低了第二区II浅沟槽的深宽比。

[0084] 需要说明的是，所述第二钝化层130的上表面即为所述第二钝化层130远离所述衬底100的表面，所述第一钝化层110的上表面即为所述第一钝化层110远离所述衬底100的表面。

[0085] 如图3e所示，接着执行步骤S24，在所述第一钝化层110和第二钝化层130上形成第二氮化硅层140。具体的，在所述第一钝化层110和第二钝化层130上依次形成第二氮化硅层140和硬掩模层300。

[0086] 所述第二氮化硅层140为氮化硅和氮氧化硅中的一种或其组合；所述第二氮化硅层140采用低压化学气相沉积法，或其他已知的方法形成。所述第二氮化硅层140的厚度例如是1000 Å  2000 Å。所述硬掩模层300包括α碳层310和第三氮化硅层320，所述α碳层310~和第三氮化硅层320采用低压化学气相沉积法，或其他已知的方法形成；所述α碳层310的厚度为2000Å  5000 Å，所述第三氮化硅层320为氮化硅和氮氧化硅中的一种或其组合；所述~
第三氮化硅层320的厚度为300 Å  600 Å。此时，所述第二钝化层130上的第二氮化硅层140~
和硬掩模层300较第一钝化层110上的第二氮化硅层140和硬掩模层300高，使得其呈台阶状。

[0087] 如图3f所示，接着执行步骤S25，在所述第一区I中，刻蚀所述第二氮化硅层140、第一钝化层110和衬底100，并刻蚀停止在所述衬底100中，以形成第一区的浅沟槽410，在所述第二区II中，依次刻蚀所述第二氮化硅层140、第二钝化层130和衬底100，并刻蚀停止在所述衬底100中，以形成第二区的浅沟槽420。

[0088] 其中，所述第一区的浅沟槽410的槽底与第二区的浅沟槽420的槽底在所述衬底100的同一高度处，也就是说，所述第一区的浅沟槽410的槽底距离第一钝化层110的距离与第二区的浅沟槽420的槽底距离第一钝化层110所在平面的距离相同。

[0089] 本步骤具体包括：

[0090] 首先，在所述硬掩模层300上形成图形化的第二光刻胶层（图中未示出）。

[0091] 接着，以图形化的所述第二光刻胶层为掩模，在所述第一区I中，依次刻蚀所述硬掩模层300、第二氮化硅层140、第一钝化层110和衬底100，并刻蚀停止在所述衬底100中，以形成第一区的浅沟槽410；在所述第二区II中，依次刻蚀所述硬掩模层300、第二氮化硅层140、第二钝化层130和衬底100，并刻蚀停止在所述衬底100中，以形成第二区的浅沟槽420。

[0092] 所述第一区的浅沟槽410位于所述低压元件区和存储元件区之间，所述存储元件区和中压元件区之间，所述低压元件区内，所述存储元件区内，以及所述中压元件区内。所述第一区的浅沟槽410用于形成第一区的浅沟槽隔离结构，该浅沟槽隔离结构用于电性隔离第一区内的相邻的各元件区（所述低压元件区和存储元件区，以及所述存储元件区和中压元件区），以及电性隔离各元件区中相邻的内部子元件区（所述低压元件区中相邻的内部子元件区、存储元件区中相邻的内部子元件区、中压元件区中相邻的内部子元件区）。所述第二区的浅沟槽420位于所述中压元件区和高压元件区之间以及高压元件区内，所述第二区的浅沟槽420用于形成第一区和第二区之间的浅沟槽隔离结构，以及第二区内的浅沟槽隔离结构，该浅沟槽隔离结构用于电性隔离相邻的第一区和第二区，以及第二区中相邻的内部子元件区。所述第一区的浅沟槽410的开口尺寸小于所述第二区的浅沟槽420的开口尺寸，具体的，所述第一区的浅沟槽410的开口尺寸为50nm 100nm；所述第二区的浅沟槽420的~开口尺寸为500nm 2500nm。此时，所述第一区的浅沟槽410的槽深（所述第一区的浅沟槽410~
的槽底到所述第二氮化硅层140上表面的距离）小于5000 Å，其比现有技术中的浅沟槽的槽深小，以减小第一区的浅沟槽的深度，减少了第一区的浅沟槽的深宽比，减少了浅沟槽隔离槽中出现了填充间隙的风险，从而减少了第一区内发生漏电，避免半导体器件静态功耗增大，提高了半导体器件的性能，还提高了良率。

[0093] 接着，去除所述硬掩模层300和第二光刻胶层。

[0094] 如图3g所示，接着执行步骤S26，进一步刻蚀所述第二区的浅沟槽420，以加深所述第二区的浅沟槽420的槽深，从而形成半导体器件。

[0095] 较佳地，加深后的所述第二区的浅沟槽420在所述衬底100中的深度与第一区的浅沟槽410在衬底中的深度相同。

[0096] 本步骤具体包括：

[0097] 首先，在所述第二氮化硅层140上形成图形化的第三光刻胶层（图中未示出），图形化的所述第三光刻胶层暴露出所述第二区II的第二氮化硅层140，所述第三光刻胶层填充第一区的浅沟槽410。

[0098] 接着，以图形化的所述第三光刻胶层为掩模，刻蚀所述第二区的浅沟槽420，以加深所述第二区的浅沟槽420的沟槽深度，同时，所述第二区I的第二氮化硅层140的厚度减薄，较佳的，减薄后的所述第二区II的第二氮化硅层140的上表面和第一区I的第二氮化硅层140的上表面在同一平面上。加深后的所述第二区的浅沟槽420的槽底到第二区的第二氮化硅层140的表面的距离为4000 Å  6000 Å。使得所述第二区的浅沟槽420的槽深与现有技~术中的槽深相同，即使得所述第二区的浅沟槽420的保持了原有的深度，从而保持了第二区的高压元件的性能没有受到影响。

[0099] 接着，去除所述第三光刻胶层。

[0100] 接着，在所述第一区的浅沟槽410和第二区的浅沟槽420中填充隔离材料，并进行平坦化处理，以形成半导体器件的浅沟槽隔离结构，从而形成半导体器件。

[0101] 具体的，采用高密度电浆化学气相沉积法、电子回旋加速共振（ECR）等离子体化学气相沉积、常压化学气相沉积，或本领域技术人员公知的其他技术方法来沉积隔离材料，所述隔离材料填满所述第一区的浅沟槽410和第二区的浅沟槽420，所述隔离材料可以为氧化硅。在利用化学机械研磨的方法进行平坦化，去除所述第二氮化硅层140上多余的隔离材料，以形成表面平坦的浅沟槽隔离结构，然后进行后续的工艺制作，以形成半导体器件。

[0102] 本实施例还提供了一种半导体器件，包括衬底100，所述衬底100具有相邻设置的第一区I和第二区II，所述第一区I的衬底100与第二区II的衬底100之间具有高度差，且第一区的衬底100的高度大于第二区II的衬底100的高度。在所述第一区I的衬底100上依次形成有第一钝化层110和第二氮化硅层140，在所述第二区II的衬底上依次形成有第二钝化层130和第二氮化硅层140，所述第二钝化层130的上表面高于第一钝化层110的上表面，且所述第一钝化层110的厚度为小于200 Å，所述第二钝化层130的厚度为500 Å  1000 Å。所述~
第一区I的第二氮化硅层140的厚度比第二区II的第二氮化硅层140的厚度大。

[0103] 所述第一区I的衬底100中设置有多个第一区的浅沟槽410，所述第二区II的衬底100中设置有多个第二区的浅沟槽420，所述第一区的浅沟槽410用于第一区I内的电性隔离，所述第二区II的浅沟槽420用于第一区I和第二区II之间的电性隔离，以及第二区内的电性隔离。所述第一区的浅沟槽410的槽底到第一区I的第二氮化硅层140表面的距离小于
5000 Å；所述第二区的浅沟槽420的槽底到第二区的第二氮化硅层140表面的距离为4000 Å 
6000 Å，且所述第二区的浅沟槽420的槽底到所述第二区II的第二氮化硅层140表面的距~
离大于所述第一区的浅沟槽410的槽底到第一区I的第二氮化硅层140表面的距离。

[0104] 综上所述，本发明提供的一种半导体器件及其形成方法，在半导体器件的形成方法中，通过在所述第二区的衬底上形成第二钝化层，所述第二钝化层的上表面不低于所述第一钝化层的上表面，并得到的所述第一区的浅沟槽的槽底与所述第二区的浅沟槽的槽底在所述衬底的同一高度处，减小第一区的浅沟槽的深度，增加了第一区的浅沟槽的深宽比，减少了浅沟槽隔离槽中出现了填充间隙的风险，从而减少了第一区内发生漏电，避免半导体器件静态功耗增大，提高了半导体器件的性能，还提高了良率。另外，通过同时形成第一区的浅沟槽和第二区的浅沟槽，使得高压区的制备工艺集成至低压区、中压区和存储区的制备工艺中。

[0105] 此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语 “第一”、“第二”等的描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。

[0106] 可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。