半导体结构的制造方法

摘要

本发明提供一种半导体结构的制造方法，包括提供一衬底；在所述衬底上形成至少一层互连层，每个所述互连层均包括导电层以及层间介质层，所述导电层中具有导电层开口，所述层间介质层填充所述导电层开口；至少在其中一层互连层中，所述导电层开口的顶部的宽度小于所述导电层开口的底部的宽度，并且填充在所述导电层开口中的所述层间介质层中形成有空气泡。由于空气据有较低的介电常数，在层间介质层中加入空气泡可以降低其介电常数，改善电阻电容延迟现象。此外，本发明无需增加光罩，工艺简单，成本低。

权利要求

1.一种半导体结构的制造方法，包括：

提供一衬底；

在所述衬底上形成至少一层互连层，每层所述互连层均包括导电层以及层间介质层，所述导电层中具有导电层开口，所述层间介质层填充所述导电层开口；

其特征在于，至少在其中一层互连层中，在所述衬底上形成所述互连层的步骤包括：形成导电层；

在所述导电层上形成硬掩膜层；

在所述硬掩膜层上形成图形化的光刻胶层，并以所述图形化的光刻胶层为掩模刻蚀所述硬掩膜层，形成图形化的硬掩膜层；

以所述图形化的硬掩膜层为掩模刻蚀所述导电层，形成所述导电层开口，所述导电层开口的顶部的宽度小于所述导电层开口的底部的宽度；所述导电层开口的截面形状为正梯形；以及，利用化学气相沉积工艺形成层间介质层，所述层间介质层覆盖所述导电层并填充所述导电层开口，且所述层间介质层中形成有空气泡；所述层间介质层包括第一层间介质层和形成于所述第一层间介质层上的第二层间介质层；所述第一层间介质层的材质是二氧化硅，通过高密度等离子体化学气相淀积的方式形成所述第一层间介质层；所述第二层间介质层的材质是未掺杂的硅玻璃，通过等离子增强化学气相沉积的方式形成所述第二层间介质层；

其中，形成所述空气泡的化学气相沉积工艺的沉积速率与溅射速率的比值范围为1-2, 所述溅射速率即氩离子轰击层间介质层表面并刻蚀原子的速率；

所述导电层为金属铝。

2.如权利要求1所述的半导体结构的制造方法，其特征在于，形成所述层间介质层之后，对所述层间介质层进行平坦化。

3.如权利要求2所述的半导体结构的制造方法，其特征在于，形成所述第二层间介质层之后，对所述第二层间介质层进行平坦化。

4.如权利要求1至3中任一项所述的半导体结构的制造方法，其特征在于，在所述衬底上形成N个所述互连层，其中，N为大于等于2的正整数；在所有互连层中，所述导电层开口的顶部的宽度均小于所述导电层开口的底部的宽度，并且填充在所述导电层开口中的所述层间介质层中均具有空气泡。

说明书

半导体结构的制造方法

技术领域

[0001] 本发明涉及半导体技术领域，特别涉及一种半导体结构的制造方法。

背景技术

[0002] 随着半导体技术的发展，超大规模集成电路芯片的集成度已经高达几亿乃至几十亿个器件的规模，多层金属互连技术广泛使用。金属互连层的制作方法通常包括：首先，沉积层间介质层(Inter-layer dielectric，ILD)；然后，通过光刻和刻蚀工艺在层间介质层中形成沟槽(trench)和通孔（via）；然后，在上述沟槽和通孔内沉积金属，沉积的金属形成金属互连结构。由于铜具有较好的导电性和填充性能，通常选用铜作为金属互连线材料。

[0003] 然而，随着集成电路中的半导体器件越来越密集，实现半导体器件电连接的互连结构也不断增多，互连结构的电阻及电容产生了越来越明显的寄生效应，从而容易造成传输延迟(RC Delay)及串音(Cross Talk)等问题，影响信号传输速度，降低频率使用范围。

发明内容

[0004] 本发明的目的在于提供一种半导体结构的制造方法，以解决互连结构的电阻电容延迟，影响信号传输速度，降低频率使用范围的问题。

[0005] 为解决上述技术问题，本发明提供一种的半导体结构的制造方法，包括：

[0006] 提供一衬底；

[0007] 在所述衬底上形成至少一层互连层，每层所述互连层均包括导电层以及层间介质层，所述导电层中具有导电层开口，所述层间介质层填充所述导电层开口；

[0008] 至少在其中一层互连层中，至少在其中一层互连层中，在所述衬底上形成所述互连层的步骤包括：

[0009] 形成导电层；

[0010] 在所述导电层上形成硬掩膜层；

[0011] 在所述硬掩膜层上形成图形化的光刻胶层，并以所述图形化的光刻胶层为掩模刻蚀所述硬掩膜层，形成图形化的硬掩膜层；

[0012] 以所述图形化的硬掩膜层为掩模刻蚀所述导电层，形成所述导电层开口，所述导电层开口的顶部的宽度小于所述导电层开口的底部的宽度；以及，

[0013] 利用化学气相沉积工艺形成层间介质层，所述层间介质层覆盖所述导电层并填充所述导电层开口，且所述层间介质层中形成有空气泡；

[0014] 其中，形成所述空气泡的化学气相沉积工艺的沉积速率与溅射速率的比值范围为1-2；

[0015] 所述导电层为金属铝。

[0016] 可选的，形成所述层间介质层之后，对所述层间介质层进行平坦化。

[0017] 可选的，所述层间介质层包括第一层间介质层和形成于所述第一层间介质层上的第二层间介质层，形成所述第二层间介质层之后，对所述第二层间介质层进行平坦化。

[0018] 可选的，所述第一层间介质层的材质是二氧化硅，通过高密度等离子体化学气相淀积的方式形成所述第一层间介质层；所述第二层间介质层的材质是未掺杂的硅玻璃，通过等离子增强化学气相沉积的方式形成所述第二层间介质层。

[0019] 可选的，所述导电层开口的截面形状为正梯形。

[0020] 可选的，在所述衬底上形成N个所述互连层，其中，N为大于等于2的正整数；在所有互连层中，所述导电层开口的顶部的宽度均小于所述导电层开口的底部的宽度，并且填充在所述导电层开口中的所述层间介质层中均具有空气泡。

[0021] 本发明所形成的互连层中，导电层开口的顶部的宽度小于导电层开口的底部的宽度（采用上窄下宽的结构），因而在所述导电层开口中形成层间介质层时，导电层开口下方还没有填满层间介质层，其上方已经封口，进而层间介质层无法填满导电层开口，使得层间介质层中具有空气泡，由于空气据有较低的介电常数，在层间介质层中加入空气泡可以降低其介电常数，改善电阻电容延迟现象。此外，相比于现有技术，本发明无需增加光罩，工艺简单，成本低。

附图说明

[0022] 图1是本发明实施例中的一种半导体结构的制造方法流程图；

[0023] 图2-图7是本发明实施例中的一种半导体结构的制造方法中形成的结构示意图；

[0024] 附图标记：

[0025] 10-衬底；

[0026] 20-第一层互连层；21-导电层；21a-导电层开口；22a-第一扩散阻挡层层；22b第二扩散阻挡层层；23-硬掩膜层；24-图形化的光刻胶层；25-第一层间介质层；26-空气泡；27-第二层间介质层；

[0027] 30-第二层互连层。

具体实施方式

[0028] 以下结合附图和具体实施例对本发明提出的一种半导体结构的制造方法作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。

[0029] 本发明实施例提供一种半导体结构的制造方法，参考图1，所述方法包括如下步骤：

[0030] 步骤S10，提供一衬底；

[0031] 步骤S20，在所述衬底上形成至少一层互连层，每个所述互连层均包括导电层以及层间介质层，所述导电层中具有导电层开口，所述层间介质层填充所述导电层开口；至少在其中一层所述互连层中，所述导电层开口的顶部的宽度小于所述导电层开口的底部的宽度，并且填充在所述导电层开口中的所述层间介质层中形成有空气泡。

[0032] 图2-图7是本发明实施例中的一种半导体结构的制造方法中形成的结构示意图。下面结合附图2 7对本发明的具体实施例做详细的说明。
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[0033] 首先，如图2所示，提供衬底10。所述衬底10可以为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、玻璃衬底或其他III-V族化合物衬底，本实施例对所述衬底10的材料以及结构不做限制。此外，所述衬底10中还可以形成有器件结构(图未示)，所述器件结构可以为半导体前段工艺中形成的器件结构，例如MOS晶体管等。

[0034] 接着，如图2所示，在所述衬底10上形成导电层21。所述导电层21的材质例如为金属铝，相对于金属铜，金属铝的加工刻蚀更为容易。优选方案中，在形成所述导电层21之前，可以先在所述衬底10上形成第一扩散阻挡层22a，所述第一扩散阻挡层22a的材质例如是氮化钛与钛的合金。在形成所述导电层21之后，可以在导电层21上形成第二扩散阻挡层22b，所述第二扩散阻挡层22b的材质例如是氮化钛与钛的合金。由于金属铝易扩散，如果金属铝扩散到半导体器件中或扩散到其他互连结构中，易造成短路，影响半导体器件的性能，因此采用所述第二扩散阻挡层22b和第一扩散阻挡层22a可以用于防止导电层21扩散。如图2所示，第一扩散阻挡层22a、导电层21和第二扩散阻挡层22b组成了三明治结构。

[0035] 接着，如图3所示，在导电层21（本实施例中具体是指在第二扩散阻挡层22b）上形成硬掩膜层23。所述硬掩膜层23例如为氮化硅薄膜，可通过化学气相沉积的方式在导电层21上沉积硬掩膜层23。所述硬掩膜层23用于在蚀刻工艺中保护导电层21不被刻蚀。

[0036] 接着，在硬掩膜层23上形成图形化的光刻胶层24，以所述图形化的光刻胶层24为掩模，刻蚀所述硬掩膜层23，形成图形化的硬掩膜层；所述图形化的硬掩膜层和图形化的光刻胶层24组成掩模图形。

[0037] 接着，如图4所示，以所述图形化的硬掩膜层和图形化的光刻胶层24共同作掩模，刻蚀所述导电层21，在所述导电层21中形成导电层开口21a。在本实施例中，刻蚀所述导电层21时还同时刻蚀第一扩散阻挡层22a和第二扩散阻挡层22b。所述导电层开口21a靠近所述衬底10的一侧的宽度大于远离所述衬底10的一侧的宽度。例如，所述导电层开口21a是上窄下宽的正梯形开口。

[0038] 具体地，在本实施例中，先通过等离子体刻蚀工艺刻蚀形成图形化的硬掩膜层，然后再刻蚀导电层21形成导电层开口21a。由于刻蚀导电层21的蚀刻工艺时间较长，在此过程中，图形化的光刻胶可能会耗尽，图形化的硬掩膜层可以继续作为掩膜层，从而形成导电层开口21a。

[0039] 作为示例，本步骤采用SF6、CF4、CF4/H2、CHF3、CF4/O2和HBr所构成的群组中的一种或多种气体进行等离子体刻蚀。具体的，本发明实施例中，采用CF4和O2混合气体刻蚀所述导电层21，且在刻蚀过程中，减小所述保护气体O2的含量，增大偏压功率(Bias Power)以使最终形成的所述导电层开口21a形成具有较小开口面，自所述导电层开口21a的顶部向底部逐渐增大的结构，即所述导电层开口21a的纵截面呈正梯形，这样的结构有利于后续往所述导电层开口21a内填充层间介质层时，填充过程中产生空气泡(Void)，降低层间介质层介电常数，提高包括所述互连结构的半导体器件的电学特性。

[0040] 在形成导电层开口21a的步骤后，如果图形化的光刻胶还未消耗殆尽，还需要进行去除光刻胶工艺，通常采用灰化工艺或者剥离的方式去除残留的图形化的光刻胶。

[0041] 接着，如图5所示，形成覆盖硬掩膜层23和导电层21的第一层间介质层25，所述第一层间介质层25填充所述导电层开口21a，所述导电层开口21a内形成有空气泡26。

[0042] 具体的，可以采用高密度等离子体化学气相淀积(HDPCVD)的方式沉积第一层间介质层25。可通过控制高密度等离子体化学气相淀积的沉积速率和溅射速率，形成空气泡26。由于所形成的导电层开口21a的顶部开口较小，这样在向所述导电层开口21a中填充第一层间介质层25时，所述第一层间介质层25容易在导电层开口21a的顶部开口处沉积并对导电层开口21a进行封口，这样第一层间介质层25无法再进入到导电层开口21a中，从而会形成尺寸较大的空气泡26。发明人经过研究发现，沉积速率越快，所述导电层开口21a封口速度越快，形成的空气泡26越大，但是，过大的空气泡26高过导电层21的高度时，空气泡26易破裂；所述溅射速率即氩离子轰击层间介质层表面并刻蚀原子的速率，用于控制第一层间介质层25沉积的量，增加所述溅射速率，可以防止空气泡26过大，以获得稳定的空气泡26。在本实施例中，形成空气泡的高密度等离子体化学气相淀积的沉积速率与溅射速率的比值的范围为1-2。

[0043] 为了降低互连结构中的寄生电容，现有技术中通常使用低介电常数(K)的材料例如有机聚合物和复合材料来形成层间介质层，但是有机聚合物和复合材料存在强度差、韧性差、耐热性差、耐酸性差的问题，导致有机聚合物和复合材料的可加工性差。基于上述考虑，本实施例中的第一层间介质层25选用二氧化硅，虽然二氧化碳的介电常数(K)相对较高，但在该第一层间介质层25中形成有空气泡26，空气泡26中空气的介电常数小于介质材料的介电常数，而空气泡26的尺寸越大，越可以降低层间介质层的等效介电常数，从而改善RC延迟的问题，以提高包括所述互连结构的半导体器件的电学特性。

[0044] 在具体实施例中，所述层间介质层可以为单层结构，也可以是多层结构。在本发明实施例中，由于高密度等离子体化学气相沉积(HDPCVD)的二氧化硅的流动性较好，可以很好的填充间隙和缝隙，所以先形成第一层间介质层25，利用其填充导电层开口21a。但是高密度等离子体化学气相淀积的二氧化硅生产成本较高，因此，形成第一层间介质层25之后，可以采用成本较低的等离子增强化学气相沉积（PECVD）的方式，在第一层间介质层25上沉积第二层间介质层27。如图7所示，所述第二层间介质层27例如是未掺杂的硅玻璃（Undoped Silicon Glass）。随后，可对第二层间介质层27进行平坦化处理，例如，通过化学机械研磨工艺（CMP）进行平坦化，从而使其具有平坦的表面。

[0045] 以上介绍了第一层互连层20的形成方法，第一层互连层20作为互连结构的底层互连层。但应理解，本发明的技术方案除了能够运用于底层的互连层之外，同样适用于其它层互连层。例如，如图7所示，还可以在所述第一层互连层20上，重复上述半导体结构的制作方法，以形成第二层互连层30。具体实施时，还可以在第二层互连层上形成第3至第N层互连层。

[0046] 需要说明的是，可以是在所有互连层中，均采用上述方法形成上窄下宽的导电层开口（即所述导电层开口的顶部的宽度均小于所述导电层开口的底部的宽度），并且所有的层间介质层中均具有空气泡，如此可以更有效的降低层间介质层介电常数，改善电阻电容延迟现象。但应理解，在具体实施时，也可以是仅在部分互连层中形成上窄下宽的导电层开口以及空气泡，而其余的互连层采用常规方法形成。

[0047] 基于同一发明构思，本发明实施例还提供一种半导体结构，包括衬底10以及形成在所述衬底10上的至少一层互连层，每个所述互连层均包括导电层21以及层间介质层，所述导电层21中具有导电层开口21a，所述层间介质层填充所述导电层开口21a，至少在其中一层互连层中，导电层开口21a的顶部的宽度小于所述导电层开口21a的底部的宽度，并且填充在所述导电层开口21a中的所述层间介质层中具有空气泡26。

[0048] 进一步，所述半导体结构包括N个互连层，N为大于等于2的正整数；在所有互连层中，导电层开口21a的顶部的宽度均小于所述导电层开口的底部的宽度，并且填充在所述导电层开口中的所述层间介质层中均具有空气泡。在具体实施时，也可以是仅在部分互连层中形成上窄下宽的导电层开口以及空气泡，而其余的互连层采用常规方法形成。

[0049] 综上所述，本发明提供一种半导体结构的制造方法，通过在导电层开口21a的层间介质层中形成空气泡，空气泡中空气的介电常数小于介质材料的介电常数，而空气泡的尺寸越大，越可以降低硬掩膜层的等效介电常数，从而降低导电层之间的寄生电容，进而降低RC延迟，以提高包括所述互连结构的半导体器件的电学特性。此外，本发明无需增加光罩，工艺简单，成本低。

[0050] 需要说明的是，本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可，此外，各个实施例之间不同的部分也可互相组合使用，本发明对此不作限定。

[0051] 上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。