减少侧边漏电的SOI场效应晶体管及其制备方法

摘要

本发明提供一种减少侧边漏电的SOI场效应晶体管及其制备方法，该晶体管包括：具有底衬底、绝缘层及呈半导体岛的顶半导体层的图形化SOI衬底，绝缘层中具有凹槽，凹槽包括沿第二方向延伸的主体凹槽及沿第一方向延伸且位于主体凹槽的两端并与其连通的至少一个扩展凹槽；半导体岛完全覆盖凹槽，半导体岛包括沿第一方向延伸的第一半导体层及沿第二方向延伸的第二半导体层，第二半导体层包括位于主体凹槽上方的第二主体半导体层及覆盖扩展凹槽的第二扩展半导体层；形成于半导体岛的第二半导体层上的栅极结构；形成于第一半导体层两端的源区及漏区。通过在主体凹槽的两端设置与之连通的扩展凹槽，有效增加了漏电电阻，降低凹槽的侧边漏电。

权利要求

1.一种减少侧边漏电的SOI场效应晶体管的制备方法，其特征在于，所述制备方法包括步骤：

提供一图形化SOI衬底，所述图形化SOI衬底包括底衬底、绝缘层及顶半导体层，所述顶半导体层下方的所述绝缘层中具有凹槽，所述凹槽包括沿第二方向延伸的主体凹槽及沿第一方向延伸的至少一个扩展凹槽，且所述扩展凹槽位于所述主体凹槽的两端并与其连通，所述顶半导体层为第一导电类型轻掺杂或第二导电类型轻掺杂或未掺杂；

刻蚀所述顶半导体层，以形成类“十字形”半导体岛，所述半导体岛完全覆盖所述凹槽，所述半导体岛包括沿所述第一方向延伸的第一半导体层及沿所述第二方向延伸的第二半导体层，所述第二半导体层包括位于所述主体凹槽上方的第二主体半导体层及覆盖所述扩展凹槽的第二扩展半导体层；

于所述半导体岛上形成包括栅介质层及栅金属层的栅极结构、第二导电类型的源区及第二导电类型的漏区，其中，所述源区及所述漏区形成于所述第一半导体层的两端。

2.根据权利要求1所述的减少侧边漏电的SOI场效应晶体管的制备方法，其特征在于，形成所述栅极结构、所述源区及所述漏区之前还包括：对所述第二半导体层两端进行离子注入以形成第一导电类型重掺杂区的步骤，所述第一导电类型重掺杂区大于所述第二半导体层与所述绝缘层的交叠区域。

3.根据权利要求2所述的减少侧边漏电的SOI场效应晶体管的制备方法，其特征在于：所述顶半导体层为第一导电类型轻掺杂，所述第一导电类型重掺杂区的掺杂浓度大于所述顶半导体层的掺杂浓度的2个数量级以上。

4.根据权利要求2所述的减少侧边漏电的SOI场效应晶体管的制备方法，其特征在于：形成所述第一导电类型重掺杂区之前，还包括在所述半导体岛上沉积注入缓冲层的步骤。

5.根据权利要求1所述的减少侧边漏电的SOI场效应晶体管的制备方法，其特征在于：形成所述栅极结构后，还包括于所述栅极结构的侧面制作栅极侧墙的步骤。

6.根据权利要求1所述的减少侧边漏电的SOI场效应晶体管的制备方法，其特征在于：所述凹槽贯穿所述绝缘层或未贯穿所述绝缘层。

7.根据权利要求1所述的减少侧边漏电的SOI场效应晶体管的制备方法，其特征在于：所述扩展凹槽为弧形凹槽。

8.根据权利要求1所述的减少侧边漏电的SOI场效应晶体管的制备方法，其特征在于：所述主体凹槽中设置有支撑结构，所述支撑结构与所述主体凹槽相连或断开。

9.一种减少侧边漏电的SOI场效应晶体管，其特征在于，所述SOI场效应晶体管包括：图形化SOI衬底，所述图形化SOI衬底包括底衬底、绝缘层及顶半导体层，所述顶半导体层下方的所述绝缘层中具有凹槽，所述凹槽包括沿第二方向延伸的主体凹槽及沿第一方向延伸的至少一个扩展凹槽，且所述扩展凹槽位于所述主体凹槽的两端并与其连通；所述顶半导体层为第一导电类型轻掺杂或第二导电类型轻掺杂或未掺杂，所述顶半导体层呈类“十字形”半导体岛，所述半导体岛完全覆盖所述凹槽，所述半导体岛包括沿所述第一方向延伸的第一半导体层及沿所述第二方向延伸的第二半导体层，所述第二半导体层包括位于所述主体凹槽上方的第二主体半导体层及覆盖所述扩展凹槽的第二扩展半导体层；

栅极结构，对应所述凹槽形成于所述半导体岛的所述第二半导体层上；

第二导电类型的源区及第二导电类型的漏区，形成于所述第一半导体层的两端。

10.根据权利要求9所述的减少侧边漏电的SOI场效应晶体管，其特征在于，所述SOI场效应晶体管还包括：第一导电类型重掺杂区，且所述第一导电类型重掺杂区大于所述第二半导体层与所述绝缘层的交叠区域。

11.根据权利要求10所述的减少侧边漏电的SOI场效应晶体管，其特征在于：所述顶半导体层为第一导电类型轻掺杂，所述第一导电类型重掺杂区的掺杂浓度大于所述顶半导体层的掺杂浓度的2个数量级以上。

12.根据权利要求9所述的减少侧边漏电的SOI场效应晶体管，其特征在于：所述栅极结构的侧面还制作有栅极侧墙。

13.根据权利要求9所述的减少侧边漏电的SOI场效应晶体管，其特征在于：所述凹槽贯穿所述绝缘层或未贯穿所述绝缘层。

14.根据权利要求9所述的减少侧边漏电的SOI场效应晶体管，其特征在于：所述扩展凹槽为弧形凹槽。

15.根据权利要求9所述的减少侧边漏电的SOI场效应晶体管，其特征在于：所述主体凹槽中设置有支撑结构，所述支撑结构与所述主体凹槽相连或断开。

说明书

减少侧边漏电的SOI场效应晶体管及其制备方法

技术领域

[0001] 本发明属于半导体设计及制造领域，特别是涉及一种减少侧边漏电的SOI场效应晶体管及其制备方法。

背景技术

[0002] SOI衬底的场效应晶体管具有良好的抗单粒子效应，但由于SOI结构中，绝缘层(BOX层)在高能粒子入射时，容易累积较多的正电荷，该正电荷在SOI顶层硅中引起了寄生
导电沟道，从而引入了漏电流，使器件的电学性能发生漂移。该效应称为总剂量效应，总剂
量效应是高能粒子辐照环境下，SOI晶体管失效的主要原因。

发明内容

[0003] 鉴于以上所述现有技术的缺点，本发明的目的在于提供一种减少侧边漏电的SOI场效应晶体管及其制备方法，用于解决现有技术中SOI场效应晶体管对总剂量效应有较大
幅度的响应而造成漏电甚至失效等的问题。

[0004] 为实现上述目的及其他相关目的，本发明提供一种减少侧边漏电的SOI场效应晶体管的制备方法，所述制备方法包括步骤：

[0005] 提供一图形化SOI衬底，所述图形化SOI衬底包括底衬底、绝缘层及顶半导体层，所述顶半导体层下方的所述绝缘层中具有凹槽，所述凹槽包括沿第二方向延伸的主体凹槽及
沿第一方向延伸的至少一个扩展凹槽，且所述扩展凹槽位于所述主体凹槽的两端并与其连
通，所述顶半导体层为第一导电类型轻掺杂或第二导电类型轻掺杂或未掺杂；

[0006] 刻蚀所述顶半导体层，以形成类“十字形”半导体岛，所述半导体岛完全覆盖所述凹槽，所述半导体岛包括沿所述第一方向延伸的第一半导体层及沿所述第二方向延伸的第
二半导体层，所述第二半导体层包括位于所述主体凹槽上方的第二主体半导体层及覆盖所
述扩展凹槽的第二扩展半导体层；

[0007] 于所述半导体岛上形成包括栅介质层及栅金属层的栅极结构、第二导电类型的源区及第二导电类型的漏区，其中，所述源区及所述漏区形成于所述第一半导体层的两端。

[0008] 可选地，形成所述栅极结构、所述源区及所述漏区之前还包括：对所述第二半导体层两端进行离子注入以形成第一导电类型重掺杂区的步骤，所述第一导电类型重掺杂区大
于所述第二半导体层与所述绝缘层的交叠区域。

[0009] 可选地，所述顶半导体层为第一导电类型轻掺杂，所述第一导电类型重掺杂区的掺杂浓度大于所述顶半导体层的掺杂浓度的2个数量级以上。

[0010] 可选地，形成所述第一导电类型重掺杂区之前，还包括在所述半导体岛上沉积注入缓冲层的步骤。

[0011] 可选地，形成所述栅极结构后，还包括于所述栅极结构的侧面制作栅极侧墙的步骤。

[0012] 可选地，所述凹槽贯穿所述绝缘层或未贯穿所述绝缘层。

[0013] 可选地，所述扩展凹槽为弧形凹槽。

[0014] 可选地，所述主体凹槽中设置有支撑结构，所述支撑结构与所述主体凹槽相连或断开。

[0015] 本发明还提供一种减少侧边漏电的SOI场效应晶体管，所述SOI场效应晶体管包括：

[0016] 图形化SOI衬底，所述图形化SOI衬底包括底衬底、绝缘层及顶半导体层，所述顶半导体层下方的所述绝缘层中具有凹槽，所述凹槽包括沿第二方向延伸的主体凹槽及沿第一
方向延伸的至少一个扩展凹槽，且所述扩展凹槽位于所述主体凹槽的两端并与其连通；所
述顶半导体层为第一导电类型轻掺杂或第二导电类型轻掺杂或未掺杂，所述顶半导体层呈
类“十字形”半导体岛，所述半导体岛完全覆盖所述凹槽，所述半导体岛包括沿所述第一方
向延伸的第一半导体层及沿所述第二方向延伸的第二半导体层，所述第二半导体层包括位
于所述主体凹槽上方的第二主体半导体层及覆盖所述扩展凹槽的第二扩展半导体层；

[0017] 栅极结构，对应所述凹槽形成于所述半导体岛的所述第二半导体层上；

[0018] 第二导电类型的源区及第二导电类型的漏区，形成于所述第一半导体层的两端。

[0019] 可选地，所述SOI场效应晶体管还包括：第一导电类型重掺杂区，且所述第一导电类型重掺杂区大于所述第二半导体层与所述绝缘层的交叠区域。

[0020] 可选地，所述顶半导体层为第一导电类型轻掺杂，所述第一导电类型重掺杂区的掺杂浓度大于所述顶半导体层的掺杂浓度的2个数量级以上。

[0021] 可选地，所述栅极结构的侧面还制作有栅极侧墙。

[0022] 可选地，所述凹槽贯穿所述绝缘层或未贯穿所述绝缘层。

[0023] 可选地，所述扩展凹槽为弧形凹槽。

[0024] 可选地，所述主体凹槽中设置有支撑结构，所述支撑结构与所述主体凹槽相连或断开。

[0025] 如上所述，本发明的减少侧边漏电的SOI场效应晶体管及其制备方法，通过在所述主体凹槽的两端设置与之连通的扩展凹槽，该扩展凹槽延长了器件的漏电通路，相当于增
加了漏电电阻，从而可减小凹槽的侧边漏电，同时增加的所述扩展凹槽形成的漏电通路相
对于晶体管源漏之间的电场方向来说为非直线，漏电载流子在输运过程中会受到较多的散
射作用，进一步增大漏电电阻，从而进一步降低凹槽的侧边漏电。

附图说明

[0026] 图1～图31显示为本发明实施例的减少侧边漏电的SOI场效应晶体管的制备方法各步骤所呈现的结构示意图。

[0027] 元件标号说明

[0028] 101                     凹槽

[0029] 102                     重叠接触部分

[0030] 200                     SOI衬底

[0031] 201                     底衬底

[0032] 202                     绝缘层

[0033] 203                     顶半导体层

[0034] 204                     凹槽

[0035] 204a                    主体凹槽

[0036] 204b                    扩展凹槽

[0037] 205                     第二半导体层

[0038] 205a                    第二主体半导体层

[0039] 205b                    第二扩展半导体层

[0040] 206                     第一半导体层

[0041] 207                     注入缓冲层

[0042] 208                     图形化光刻胶层

[0043] 209                     注入窗口

[0044] 210                     P型重掺杂区

[0045] 211                     交叠区域

[0046] 212                     栅介质层

[0047] 213                     栅金属层

[0048] 214                     支撑结构

[0049] 215                     栅极结构

[0050] 216                     源区

[0051] 217                     漏区

[0052] 218                     栅极侧墙

具体实施方式

[0053] 以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实
施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离
本发明的精神下进行各种修饰或改变。

[0054] 如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际
制作中应包含长度、宽度及深度的三维空间尺寸。

[0055] 为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解
到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的
其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也
可以存在一个或多个介于其间的层。

[0056] 在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间
的实施例，这样第一和第二特征可能不是直接接触。

[0057] 请参阅图1至图28。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数
目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可根据实际需要进行改变，
且其组件布局型态也可能更为复杂。

[0058] 为了便于本实施方式的方向理解，以下实施例中定义沿场效应晶体管的源‑栅‑漏的方向为第一方向(即图2中的AAˊ方向)，沿场效应晶体管沟道的宽度方向为第二方向(及
图2中的BBˊ方向)。另外，本发明的具有漏电屏蔽结构的SOI场效应晶体管可以制备为NMOS
管也可以制备为PMOS管，以下示例中以NMOS管为例进行说明，但应当认识到，相应的PMOS管
可以通过掺杂剂的极性和导电类型的适当改变来形成，这属于本领域的公知。例如当为
NMOS管时，定义第一导电类型掺杂为P型掺杂，则第二导电类型掺杂为N掺杂；当为PMOS管
时，定义第一导电类型掺杂为N型掺杂，则第二导电类型掺杂为P掺杂。

[0059] 实施例一

[0060] 如图1所示，将SOI晶体管沟道下方的绝缘层(BOX层)去除，可以有效防止总剂量效应，该方案去除了晶体管沟道下方的绝缘层形成凹槽101，可以有效降低总剂量效应，然而，
结构中绝缘层(BOX层)仍与导电沟道有重叠接触部分102，在发生总剂量效应时，会造成如
虚线剪头方向上的漏电。

[0061] 基于以上出现的问题，如图2至图28所示，本实施例提供一种减少侧边漏电的SOI场效应晶体管的制备方法，所述制备方法包括步骤：

[0062] 如图2至图4所示，首先进行步骤1)，提供一图形化SOI衬底200，所述图形化SOI衬底200包括底衬底201、绝缘层202及顶半导体层203，所述顶半导体层203下方的所述绝缘层
202中具有凹槽204，所述凹槽204包括沿第二方向延伸的主体凹槽204a及沿第一方向延伸
的至少一个扩展凹槽204b，且所述扩展凹槽204b位于所述主体凹槽204a的两端并与其连
通，所述顶半导体层203为第一导电类型轻掺杂或第二导电类型轻掺杂或未掺杂。

[0063] 如图2～图4所示，其中，图2显示为器件的俯视结构示意图，图3显示为图2在第一方向的A‑Aˊ处的截面结构示意图，图4显示为图2在第二方向的B‑Bˊ处的截面结构示意图，
后续图5、6、7、10、13、16、19、22、25、28与图2有相应的对应关系，图8、11、14、17、20、23、26与
图3有相应的对应关系，图9、12、15、18、21、24、27与图4有相应的对应关系。

[0064] 本实施例的工艺对准方法为：在刻蚀所述绝缘层202形成所述凹槽204时，可将对准标记同时制备在绝缘层202中，对准标记尺寸可以根据光刻要求定义，在该SOI衬底200制
备完成后，该对准标记可由光刻机识别。也可以在底衬底201背部制作对准标记，在后续器
件制备过程中，采用背部对准技术，与顶半导体层203空腔图案对准。

[0065] 可根据具体器件性能参数选择对顶半导体层203进行阱掺杂和阈值电压调节掺杂。阱掺杂后会在凹槽204周围形成浓度较高的掺杂区域，这可有效隔断器件的漏电通路，
减少浮体效应、短沟道效应及总剂量效应的影响。

[0066] 所述底衬底201可以为半导体材料或绝缘材料，所述绝缘层202可以为二氧化硅层等绝缘介质材料，例如氮化硅、氮氧化硅、氧化铝、氧化铪、氧化铪铝、氧化锆、氧化铪锆、氧
化镧镥等，所述顶半导体层203的材料可以为硅、锗、硅锗、氮化镓、氮化铝、砷化镓、碳化硅、
氧化锌、氧化镓、铝镓氮及磷化铟中的一种，在本实施例中，所述底衬底201选用为硅，所述
绝缘层202选用为二氧化硅，所述顶半导体层203选用为P型轻掺杂的硅。

[0067] 所述凹槽204可以贯穿所述绝缘层202或未贯穿所述绝缘层202。当所述凹槽204未贯穿所述绝缘层202时，所述顶半导体层203下方为凹槽204形成的空腔，所述底衬底201表
面则仍被绝缘层202覆盖，在降低总剂量效应的同时，提高器件的绝缘性能。

[0068] 可以在所述主体凹槽204a的两端设置至少一个所述扩展凹槽204b，如图2中在所述主体凹槽204a的两端设置有4个所述扩展凹槽204b，如图5中在所述主体凹槽204a的两端
设置有8个所述扩展凹槽204b，所述扩展凹槽204b的个数不做限制，根据具体需要进行设
置；另外，所述扩展凹槽204b可以对称的设置于所述主体凹槽204a的两端，也可以不对称设
置。优选地，从工艺简易角度出发，优选所述扩展凹槽204b对称设置于所述主体凹槽204a的
两端。所述扩展凹槽可以增加凹槽的边缘路径，有效增加后续形成的器件结构的漏电通路，
增加其导电电阻，从而减小侧边漏电。

[0069] 所述扩展凹槽204b的形状不做限制，可以是任意规则或不规则的形状，例如图2及图5为规则的矩形，但也可以是其他一些不规则的形状。优选地没所述扩展凹槽204b的形状
为弧形凹槽，弧形的凹槽，漏电载流子的漏电路径持续发生变化，漏电载流子在输运过程中
会受到更多的散射作用，进一步增大漏电电阻，从而大幅降低侧边漏电电流。

[0070] 如图6所示，作为示例，所述主体凹槽204a中还可以设置支撑结构214，以避免所述顶半导体层203发生破损。所述支撑结构214可以与所述主体凹槽204a相连，也可以与所述
主体凹槽204a断开(如图6所示)，所述支撑结构214的形状不做限制，可以为规则的图形(如
图6中为规则的矩形)，也可以为不规则的图形，可以设置一个支撑结构(如图6中设置了一
个支撑结构)，也可以设置多个支撑结构。所述支撑结构214可以通过在刻蚀绝缘层202形成
凹槽204时，保留部分绝缘层作为所述支撑结构。

[0071] 如图7至图9所示，然后进行步骤2)，刻蚀所述顶半导体层203，以形成类“十字形”半导体岛，所述半导体岛完全覆盖所述凹槽204，所述半导体岛包括沿所述第一方向延伸的
第一半导体层206及沿所述第二方向延伸的第二半导体层205，所述第二半导体层205包括
位于所述主体凹槽204a上方的第二主体半导体层205a及覆盖所述扩展凹槽204b的第二扩
展半导体层205b。

[0072] 作为示例，所述第二扩展半导体层205b以所述扩展凹槽204b的轮廓形状覆盖所述扩展凹槽204b。

[0073] 例如，可以采用光刻工艺及刻蚀工艺刻蚀所述顶半导体层203，以形成所述半导体岛。由于凹槽204不与外界环境连通，可保持凹槽204的真空状态或较低气压状态，且可以使
得凹槽204内的气体种类不变，例如，所述凹槽204内的气体可以为氮气、惰性气体等。

[0074] 作为示例，可以在刻蚀形成半导体岛后，于所述SOI衬底200表面淀积介质层，然后通过CMP工艺，将所述半导体岛表面的介质层去除，从而形成包围所述半导体岛的STI(浅沟
槽)结构。

[0075] 如图16至图18所示，作为示例，形成所述半导体岛后，还可对所述第二半导体层205两端进行离子注入以形成P型重掺杂区210，所述P型重掺杂区210大于所述第二半导体
层205与所述绝缘层202的交叠区域211。

[0076] 所述P型重掺杂区210在所述第二方向上的宽度大于所述第二半导体层205与所述绝缘层202的交叠区域211的宽度，可以在保证半导体岛下方的凹槽204不与外界环境连通
的情况下，有效隔绝总剂量效应导致的漏电沟道，使该器件对总剂量效应响应程度降低。

[0077] 设置所述P型重掺杂区210，当在器件开启过程中，所述P型轻掺杂的顶半导体层203反型形成N型导电沟道，从而该N型导电沟道与该P型重掺杂区210之间形成PN结势垒，阻
挡载流子通过，有效降低经由该P型重掺杂区210处的导电路径，使得所述第二半导体层205
与所述绝缘层202的交叠区域211的漏电通道减弱，从而降低总剂量效应导致的漏电沟道。

[0078] 如图13至图15所示，示意出一种形成所述P型重掺杂区210的方法包括：首先在所述半导体岛上形成图形化光刻胶层208，所述图形化光刻胶层208在所述第二半导体层205
的两端具有注入窗口209；然后基于该注入窗口209进行离子注入以形成所述P型重掺杂区
210，可以采用例如垂直注入掺杂或倾角注入掺杂等掺杂方式；最后去除所述图形化光刻胶
层208。较佳地，如图10至图12所示，在离子注入形成所述P型重掺杂区210之前，还包括在所
述半导体岛上沉积注入缓冲层207的步骤。可采用例如热氧化法、淀积等适合的工艺形成所
述注入缓冲层207，一般注入缓冲层207的厚度可选择为5nm～200nm之间，可根据顶半导体
层203的厚度及注入深度的不同来调节注入缓冲层207的厚度。注入缓冲层207的材料可以
是氮化硅、氧化硅或其他绝缘薄膜。注入缓冲层207可有效避免离子注入过程中，由于离子
轰击造成的半导体岛的表面损伤。

[0079] 当所述顶半导体层203为P型轻掺杂时，所述P型重掺杂区210的掺杂浓度大于所述P型轻掺杂的顶半导体层203的掺杂浓度的2个数量级以上。例如，所述P型重掺杂区210的掺
3 3
杂浓度可以为1e19/cm ～1e20/cm ，所述P型轻掺杂的顶半导体层203的掺杂浓度可以为
3 3
1e17/cm～1e18/cm等，由于P型重掺杂区210的掺杂浓度远大于所述P型轻掺杂的顶半导体
层203的掺杂浓度，从而该N型导电沟道与该P型重掺杂区210之间形成PN结势垒较高，对于
载流子的阻挡效果更佳，可有效切断经由该P型重掺杂区210处的导电路径，从而进一步提
高隔绝总剂量效应导致的漏电沟道的能力。

[0080] 接着形成场效应晶体管的栅极结构、源区及漏区，本实施例中以Gate‑First工艺为例进行说明。但作为本领域的公知，也可通过简单的工艺步骤调整实现Gate‑last工艺制
备器件，在此不再赘述。

[0081] 如图19至图29所示，最后进行步骤3)，于所述半导体岛上形成包括栅介质层212及栅金属层213的栅极结构215、N型的源区216及N型的漏区217，其中，所述源区216及所述漏
区217形成于所述第一半导体层206的两端。

[0082] 作为示例，示意一具体地步骤：先于所述类“十字形”半导体岛上形成栅介质层212及栅金属层213(如图19至图21)；然后光刻刻蚀所述栅介质层212及所述栅金属层213以形
成所述栅极结构215(如图22至图24)，所述栅极结构215位于所述凹槽204上方，所述栅介质
层212可以为氧化硅、氮化硅、氮氧化硅、氧化铝、氧化铪铝、氧化铪、氧化锆、氧化铪锆或氧
化镧镥等具有良好绝缘性能的绝缘材料，可以采用如热氧化法、原子层沉积法、低压化学气
相沉积法、等离子体增强化学气相沉积法等形成，所述栅金属层213可以为多晶硅、Ti、Cu、
Al、W、Ni、Cr、Ta、Mo、TiN、TaN等导电材料或合金，可以采用如化学气相沉积法、物理气相沉
积法等形成，在本实施例中，也可以保留所述栅介质层212作为后续源漏离子注入的保护
层；接着以所述栅极结构215为掩膜，对所述第一半导体层206的两端进行离子注入以形成N
型的源区216及N型的漏区217(如图26所示)，较佳地，在形成所述栅极结构215后还包括形
成LDD轻掺杂(如图23所示)以及Halo注入的步骤，以及于所述栅极结构215的侧面制作栅极
侧墙218的步骤(如图25至图27所示)，该栅极侧墙218可作为LDD轻掺杂步骤中的掩膜，使源
区216及漏区217掺杂过程中不会将栅极侧墙218下方的LDD轻掺杂区域覆盖，同时保证栅极
结构与源漏之间的绝缘性。

[0083] 作为示例，形成所述栅极结构215、所述N型的源区216及所述N型的漏区217之后还可包括制备钝化层以及源电极和漏电极的步骤。所述钝化层可以为二氧化硅等材料，可以
采用如低压化学气相沉积法、等离子体增强化学气相沉积法等形成，然后通过刻蚀工艺在
所述源区216和所述漏区217上方形成开孔，最后在所述开孔中形成源电极和漏电极。

[0084] 如图28所示，为本实施例形成的SOI场效应晶体管的漏电路径示意图，通过在所述主体凹槽204a的两端设置与之连通的扩展凹槽204b，该扩展凹槽204b延长了器件的漏电通
路，相当于增加了漏电电阻，从而可减小凹槽的侧边漏电，同时增加的所述扩展凹槽204b形
成的漏电通路相对于晶体管源漏之间的电场方向来说为非直线，漏电载流子在输运过程中
会受到较多的散射作用，进一步增大漏电电阻，从而进一步降低凹槽的侧边漏电。因此较佳
地，选择所述扩展凹槽204b为弧形，因为弧形的凹槽，漏电载流子的漏电通路方向持续发生
变化，漏电载流子在输运过程中会受到更多的散射作用，更进一步增大漏电电阻，从而大幅
降低凹槽的侧边漏电电流。

[0085] 如图31所示，为SOI衬底的绝缘层中仅含有常规的主体凹槽204a形成的场效应晶体管器件(如图29所示的SEM图)与本实施例中的SOI衬底的绝缘层中含有主体凹槽204a及
扩展凹槽204b形成的场效应晶体管器件(如图30所示的SEM图)在进行了TG偏置下的1Mrad
(Si)剂量辐照后，器件性能出现恶化的对比图，其中曲线10代表两种器件的初始性能，曲线
20代表本实施例的器件受辐照后的性能，曲线30代表含有常规的主体凹槽204a形成的场效
应晶体管器件受辐照后的性能，从图中可以看出虽然两种器件均出现了性能恶化的表现，
但本实施例的场效应晶体管器件的恶化程度明显比仅含有常规的主体凹槽形成的场效应
晶体管器件的恶化程度轻，这足以表明本实施例的制备方法形成的场效应晶体管可有效减
轻总剂量效应引起的侧边漏电通路的影响。

[0086] 以上是以NMOS管为例进行说明，其中P型重掺杂区210为P型重掺杂，顶半导体层203为P型轻掺杂或N型轻掺杂或未掺杂，较佳地，顶半导体层203为P型轻掺杂，所述源区216
及漏区217为N型重掺杂。所以当为PMOS管时，210可替换为N型重掺杂，所述顶半导体层203
为P型轻掺杂或N型轻掺杂或未掺杂，较佳地，顶半导体层203为N型轻掺杂，所述源区216及
漏区217为P型重掺杂。

[0087] 实施例二

[0088] 本实施例提供一种减少侧边漏电的SOI场效应晶体管，该减少侧边漏电的SOI场效应晶体管可以采用上述实施例一的制备方法制备，但不限于实施例一的制备方法，只要能
形成本减少侧边漏电的SOI场效应晶体管即可。该减少侧边漏电的SOI场效应晶体管所能达
到的有益效果可以请参见实施例一，以下不再赘述。

[0089] 如图2、图7、图25至图27所示，该减少侧边漏电的SOI场效应晶体管包括：

[0090] 图形化SOI衬底200，所述图形化SOI衬底200包括底衬底201、绝缘层202及顶半导体层203，所述顶半导体层203下方的所述绝缘层202中具有凹槽204，所述凹槽204包括沿第
二方向延伸的主体凹槽204a及沿第一方向延伸的至少一个扩展凹槽204b，且所述扩展凹槽
204b位于所述主体凹槽204a的两端并与其连通；所述顶半导体层203为第一导电类型轻掺
杂或第二导电类型轻掺杂或未掺杂，所述顶半导体层203呈类“十字形”半导体岛，所述半导
体岛完全覆盖所述凹槽204，所述半导体岛包括沿所述第一方向延伸的第一半导体层206及
沿所述第二方向延伸的第二半导体层205，所述第二半导体层205包括位于所述主体凹槽
204a上方的第二主体半导体层205a及覆盖所述扩展凹槽204b的第二扩展半导体层205b；

[0091] 栅极结构215，对应所述凹槽204形成于所述半导体岛的所述第二半导体层205上；

[0092] 第二导电类型的源区216及第二导电类型的漏区217，形成于所述第一半导体层206的两端。

[0093] 如图23所示，作为示例，所述栅极结构215包括栅介质层212及栅金属层213。所述栅介质层212的材料可以为氧化硅、氮化硅、氮氧化硅、氧化铝、氧化铪铝、氧化铪、氧化锆、
氧化铪锆或氧化镧镥等具有良好绝缘性能的绝缘材料；所述栅金属层213的材料可以为多
晶硅、Ti、Cu、Al、W、Ni、Cr、Ta、Mo、TiN、TaN等导电材料或合金。

[0094] 如图16至图18所示，作为示例，所述SOI场效应晶体管还包括：第一导电类型重掺杂区210，且所述第一导电类型重掺杂区210大于所述第二半导体层205与所述绝缘层202的
交叠区域211。较佳地，当所述顶半导体层203为第一导电类型轻掺杂时，所述第一导电类型
重掺杂区210的掺杂浓度大于所述顶半导体层203的掺杂浓度的2个数量级以上。例如，当所
述SOI场效应晶体管为NMOS管时，第一导电类型为P型，所述P型重掺杂区210的掺杂浓度可
3 3 3
以为1e19/cm～1e20/cm ，所述P型轻掺杂的顶半导体层203的掺杂浓度可以为1e17/cm ～
3
1e18/cm等。

[0095] 作为示例，所述凹槽204贯穿所述绝缘层202(如图2至图4所示)或未贯穿所述绝缘层202。

[0096] 如图25至图27所示，作为示例，所述栅极结构215的侧面还制作有栅极侧墙218。

[0097] 作为示例，所述扩展凹槽204b为弧形凹槽。

[0098] 如图6所示，作为示例，所述主体凹槽204a中设置有支撑结构214，所述支撑结构214与所述主体凹槽204a相连或断开。

[0099] 综上所述，本发明的减少侧边漏电的SOI场效应晶体管及其制备方法，通过在所述主体凹槽的两端设置与之连通的扩展凹槽，该扩展凹槽延长了器件的漏电通路，相当于增
加了漏电电阻，从而可减小凹槽的侧边漏电，同时增加的所述扩展凹槽形成的漏电通路相
对于晶体管源漏之间的电场方向来说为非直线，漏电载流子在输运过程中会受到较多的散
射作用，进一步增大漏电电阻，从而进一步降低凹槽的侧边漏电。所以，本发明有效克服了
现有技术中的种种缺点而具高度产业利用价值。

[0100] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因
此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完
成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。