半导体器件

摘要

本发明提供一种半导体器件，该半导体器件中包括衬底和形成在衬底上的至少一个静态随机存取存储单元，由于该静态随机存取存储单元中与第一传输门晶体管和第二传输门晶体管栅极连接的字线、与第一上拉晶体管和第一下拉晶体管漏极连接的第一连接线，与第二上拉晶体管和第二下拉晶体管漏极连接的第二连接线同层设置。以使字线层无须设置在第一连接线和第二连接线所在的金属层上方，如此可减少一层金属层的使用，进而使得本发明的半导体器件工艺和结构简单化，且减小了寄生电容，防止电阻电容延迟。

权利要求

1.一种半导体器件，其特征在于，包括衬底和形成在所述衬底上的至少一个静态随机存取存储单元，所述静态随机存取存储单元包括：

形成在所述衬底上的第一上拉晶体管和第二上拉晶体管、第一下拉晶体管和第二下拉晶体管，以及第一传输门晶体管和第二传输门晶体管；

第一布线层，所述第一布线层包括同层设置的字线、第一连接线和第二连接线，其中，所述字线与所述第一传输门晶体管的栅极和所述第二传输门晶体管的栅极连接，所述第一连接线与所述第一上拉晶体管的漏极和所述第一下拉晶体管的漏极连接，所述第二连接线与所述第二上拉晶体管的漏极和所述第二下拉晶体管的漏极连接。

2.如权利要求1所述的半导体器件，其特征在于，所述衬底上具有至少一个有源区，每个所述有源区上形成有一个所述静态随机存取存储单元，每个所述有源区包括：第一有源区、第二有源区、第三有源区和第四有源区，所述第二有源区和所述第三有源区位于相互平行设置的所述第一有源区和所述第四有源区之间，且所述第二有源区和所述第三有源区与所述第一有源区的延伸方向相同；所述第二有源区和所述第三有源区在所述第二有源区和所述第三有源区的延伸方向上间隔设置；所述第一下拉晶体管的源极和漏极以及所述第一传输门晶体管的源极和漏极位于所述第一有源区内，所述第一上拉晶体管的源极和漏极位于所述第二有源区内，所述第二上拉晶体管的源极和漏极位于所述第三有源区内，所述第二下拉晶体管的源极和漏极以及所述第二传输门晶体管的源极和漏极位于所述第四有源区内，且所述第一上拉晶体管的漏极和所述第二上拉晶体管的漏极相对间隔设置。

3.如权利要求2所述的半导体器件，其特征在于，所述第二有源区和所述第三有源区呈矩形设置，所述第二有源区平行于所述第一有源区延伸方向的中心线和所述第三有源区平行于所述第一有源区延伸方向的中心线位于同一直线上。

4.如权利要求2所述的半导体器件，其特征在于，所述第一连接线、所述第二连接线以及所述字线间隔设置，且所述字线位于所述第一连接线和所述第二连接线之间。

5.如权利要求4所述的半导体器件，其特征在于，所述字线、所述第一连接线和所述第二连接线相互平行设置。

6.如权利要求5所述的半导体器件，其特征在于，所述第一连接线和所述第二连接线之间的距离为0.16μm  0.52μm。

~

7.如权利要求2所述的半导体器件，其特征在于，所述第一布线层还包括与所述第一上拉晶体管的栅极和所述第一下拉晶体管的栅极连接的第三连接线，与所述第二上拉晶体管的栅极和所述第二下拉晶体管的栅极连接的第四连接线，与所述第一上拉晶体管的源极连接的第五连接线，与所述第一下拉晶体管的源极连接的第六连接线，与所述第二上拉晶体管的源极连接的第七连接线，与所述第二下拉晶体管的源极连接的第八连接线，与所述第一传输门晶体管的源极连接的第九连接线，与所述第二传输门晶体管的源极连接的第十连接线，其中，所述字线以及所述第一连接线至所述第十连接线同层设置。

8.如权利要求7所述的半导体器件，其特征在于，所述静态随机存取存储单元还包括位于所述第一布线层上的第二布线层，所述第二布线层包括与所述第六连接线连接的第一接地线、与所述第九连接线连接的第一位线、与所述第一连接线和所述第四连接线连接的第一数据线、与所述第五连接线和所述第七连接线连接的电源线、与所述第二连接线和所述第三连接线连接的第二数据线、与所述第十连接线连接的第二位线以及与所述第八连接线连接的第二接地线；其中，所述第一接地线、所述第二接地线、所述电源线、所述第一位线、所述第二位线、所述第一数据线以及所述第二数据线同层设置，且所述第一接地线、所述第二接地线、所述电源线、所述第一位线、所述第二位线、所述第一数据线以及所述第二数据线的延伸方向与所述第一有源区的延伸方向相同。

9.如权利要求8所述的半导体器件，其特征在于，所述半导体器件包括至少两个所述静态随机存取存储单元，所述静态随机存取存储单元包括连通所述第九连接线和所述第一位线的第一位线插塞，相邻所述静态随机存取存储单元的第一位线插塞不共用；以及所述静态随机存取存储单元还包括连通所述第十连接线和所述第二位线第二位线插塞，相邻所述静态随机存取存储单元的第二位线插塞不共用。

10.如权利要求1所述的半导体器件，其特征在于，所述第一上拉晶体管和所述第二上拉晶体管、所述第一下拉晶体管和所述第二下拉晶体管以及所述第一传输门晶体和所述第二传输门晶体管，以所述静态随机存取存储单元的中心点为对称点呈点对称设置。

说明书

半导体器件

技术领域

[0001] 本发明涉及半导体技术领域，特别涉及一种半导体器件。

背景技术

[0002] 静态随机存取存储器(SRAM)单元由于其高效率且低成本的特性而大受欢迎。通常，SRAM(静态随机存储器)通常会有6晶体管结构，8晶体管结构。其中，6晶体管结构的SRAM(静态随机存储器)的存储单元由两个下拉晶体管(又称驱动晶体管)、两个上拉晶体管(又称负载晶体管)和两个传输门晶体管(又称传输晶体管、存取晶体管、有源晶体管)组成。

[0003] 图1是现有技术的SRAM存储单元的等效电路图，如图1所示，现有技术的SRAM存储单元中，两个上拉晶体管(PU1，PU2)为PMOS晶体管，两个下拉晶体管(PD1，PD2)为NMOS晶体管，从而形成两个交叉锁存CMOS 反相器的触发器电路，使存储单元具有用于表示“0”和“1”的两个稳定状态，两个传输门晶体管(PG1，PG2)为NMOS晶体管，用于在读和写操作期间控制对存储单元的存取。其中，上拉晶体管为拉向电源线Vcc或接地线Vss的晶体管，存储单元通过两个上拉晶体管(PU1，PU2)拉向Vcc而运行。

[0004] 存储单元中，两个上拉晶体管(PU1，PU2)的源极电连接到电源线Vcc。第一上拉晶体管(PU1)的漏极电连接到第一传输门晶体管(PG1)的源极、第一下拉晶体管(PD1)的源极以及第二上拉晶体管(PU2)的栅极。第二上拉晶体管(PU2)的漏极电连接到第二传输门晶体管(PG2)的源极、第二下拉晶体管(PD2)的源极以及第一上拉晶体管(PU1)的栅极。两个下拉晶体管 (PD1，PD2)的漏极电连接到接地线Vss。另外，第一上拉晶体管(PU1) 和第一下拉晶体管(PD1)的栅极和第二上拉晶体管(PU2)和第二下拉晶体管(PD2) 的栅极分别电连接。

[0005] 进一步的，两个传输门晶体管(PG1，PG2)的漏极分别电连接到读端口位线(BL)和互补读端口位线(BLB)。两个传输门晶体管(PG1，PG2)的栅极电连接到写端口字线(WL)。读端口位线(BL)和互补读端口位线(BLB)和写端口字线(WL)可以延伸到其他SRAM单元和/ 或其他元件，包括行和列锁存器、解码器以及选择驱动器、控制和逻辑电路、灵敏放大器、多路转换器、缓冲器等等。

[0006] 而现有技术的SRAM器件中包括衬底和形成在衬底上的至少一个SRAM单元，其中SRAM单元通常包括三层金属层，其中第一金属层用于存储单元中各个晶体管的互连；第二金属层形成在第一金属层之上，且第二金属层中形成有与存储单元长边平行的字线(WL)；第三金属层形成在第二金属层之上，第三金属层用于形成位线(BL)、互补位线(BLB)、接地线 Vss和以及电源线Vcc。

[0007] 而上述SRAM器件的结构中至少需要三个金属层，导致现有的SRAM器件的结构工艺复杂。同时，多层的金属层导致高寄生电容，造成电阻电容延迟增加。

发明内容

[0008] 本发明的目的在于提供一种半导体器件，以解决现有技术中静态随机存储器工艺和结构复杂，且寄生电容较高，电阻电容延迟的问题。

[0009] 为解决上述技术问题，本发明提供一种半导体器件，包括衬底和形成在所述衬底上的至少一个静态随机存取存储单元，所述静态随机存取存储单元包括：

[0010] 形成在所述衬底上的第一上拉晶体管和第二上拉晶体管、第一下拉晶体管和第二下拉晶体管以及第一传输门晶体管和第二传输门晶体管；

[0011] 第一布线层，所述第一布线层包括同层设置的字线、第一连接线和第二连接线，其中，所述字线与所述第一传输门晶体管的栅极和所述第二传输门晶体管的栅极连接，所述第一连接线与所述第一上拉晶体管的漏极和所述第一下拉晶体管的漏极连接，所述第二连接线与所述第二上拉晶体管的漏极和所述第二下拉晶体管的漏极连接。

[0012] 可选的，所述衬底上具有至少一个有源区，每个所述有源区上形成有一个所述静态随机存取存储单元，每个所述有源区包括：第一有源区、第二有源区、第三有源区和第四有源区，所述第二有源区和所述第三有源区位于相互平行设置的所述第一有源区和所述第四有源区之间，且所述第二有源区和所述第三有源区与所述第一有源区的延伸方向相同，所述第二有源区和所述第三有源区在所述第二有源区和所述第三有源区的延伸方向上间隔设置；所述第一下拉晶体管的源极和漏极以及所述第一传输门晶体管的源极和漏极位于所述第一有源区内，所述第一上拉晶体管的源极和漏极位于所述第二有源区内，所述第二上拉晶体管的源极和漏极位于所述第三有源区内，所述第二下拉晶体管的源极和漏极以及所述第二传输门晶体管的源极和漏极位于所述第四有源区内，且所述第一上拉晶体管的漏极和所述第二上拉晶体管的漏极相对间隔设置。

[0013] 可选的，所述第二有源区和所述第三有源区呈矩形设置，所述第二有源区平行于所述第一有源区延伸方向的中心线和所述第三有源区平行于所述第一有源区延伸方向的中心线位于同一直线上。

[0014] 可选的，所述第一连接线、所述第二连接线以及所述字线间隔设置，且所述字线位于所述第一连接线和所述第二连接线之间。

[0015] 可选的，所述字线、所述第一连接线和所述第二连接线相互平行设置。

[0016] 可选的，所述第一连接线和所述第二连接线之间的距离为0.16μm 0.52μm。~

[0017] 可选的，所述第一布线层还包括与所述第一上拉晶体管的栅极和所述第一下拉晶体管的栅极连接的第三连接线，与所述第二上拉晶体管的栅极和所述第二下拉晶体管的栅极连接的第四连接线，与所述第一上拉晶体管的源极连接的第五连接线，与所述第一下拉晶体管的源极连接的第六连接线，与所述第二上拉晶体管的源极连接的第七连接线，与所述第二下拉晶体管的源极连接的第八连接线，与所述第一传输门晶体管的源极连接的第九连接线，与所述第二传输门晶体管的源极连接的第十连接线，其中，所述第一接地线、所述第二接地线、所述电源线、所述第一位线、所述第二位线、所述第一数据线以及所述第二数据线同层设置，且所述第一接地线、所述第二接地线、所述电源线、所述第一位线、所述第二位线、所述第一数据线以及所述第二数据线的延伸方向与所述第一有源区的延伸方向相同。

[0018] 可选的，所述静态随机存取存储单元还包括位于所述第一布线层上的第二布线层，所述第二布线层包括与所述第六连接线连接的第一接地线、与所述第九连接线连接的第一位线、与所述第一连接线和所述第四连接线连接的第一数据线、与所述第五连接线和所述第七连接线连接的电源线、与所述第二连接线和所述第三连接线连接的第二数据线、与所述第十连接线连接的第二位线以及与所述第八连接线连接的第二接地线；其中，所述第一接地线、所述第二接地线、所述电源线、所述第一位线、所述第二位线、所述第一数据线以及所述第二数据线同层且平行于所述第一有源区的延伸方向设置。

[0019] 可选的，所述半导体器件包括至少两个所述静态随机存取存储单元，所述静态随机存取存储单元包括连通所述第九连接线和所述第一位线的第一位线插塞，相邻所述静态随机存取存储单元的第一位线插塞不共用；以及所述静态随机存取存储单元还包括连通所述第十连接线和所述第二位线第二位线插塞，相邻所述静态随机存取存储单元的第二位线插塞不共用。

[0020] 可选的，所述第一上拉晶体管和所述第二上拉晶体管、所述第一下拉晶体管和所述第二下拉晶体管以及所述第一传输门晶体和所述第二传输门晶体管，以所述静态随机存取存储单元的中心点为对称点呈点对称设置。

[0021] 本发明提供的一种半导体器件中，该半导体器件包括衬底和形成在衬底上的至少一个静态随机存取存储单元，由于该静态随机存取存储单元中与第一传输门晶体管和第二传输门晶体管栅极连接的字线，与所述第一上拉晶体管和第一下拉晶体管漏极连接的第一连接线，与所述第二上拉晶体管和第二下拉晶体管漏极连接的第二连接线同层设置，以使字线层无须设置在第一连接线和第二连接线所在的金属层上方，如此可减少一层金属层的使用，进而使得本发明的半导体器件工艺和结构简单化，且减小了寄生电容，防止电阻电容延迟。

附图说明

[0022] 图1是现有技术的SRAM存储单元的等效电路图；

[0023] 图2是本发明一实施例的半导体器件中栅极层形成在衬底上的结构示意图；

[0024] 图3是本发明一实施例的半导体器件中栅极层、第一布线层形成在衬底上的结构示意图；

[0025] 图4是本发明一实施例的半导体器件的结构示意图；

[0026] 图5是图4中沿A1A2方向的剖面图；

[0027] 图6是图4中沿B1B2方向的剖面图；

[0028] 附图标记

[0029] 1-有源层；                     101 104-第一有源层 第四有源层；~ ~

[0030] 2-栅极层；                     201 204-第一栅极线 第四栅极线；~ ~

[0031] 3-第一插塞层；                 301-第一插塞；

[0032] 4-第一布线层；                 401 410-第一连接线 第十连接线；~ ~

[0033] 412-字线；

[0034] 5-第二插塞层；                 501-第二插塞；

[0035] 6-第二布线层；                 601-第一接地线；

[0036] 602-第一位线；                 603-第一数据线；

[0037] 604-第二接地线；               605-第二数据线；

[0038] 606-第二位线；                 607-第二接地线；

[0039] 10-衬底；

[0040] 20-第一介质层；

[0041] 30-第二介质层；

[0042] PU1-第一上拉晶体管；            PU2-第二上拉晶体管；

[0043] PD1-第一下拉晶体管；            PD2-第二下拉晶体管；

[0044] PG1-第一传输门晶体管；          PG2-第二传输门晶体管；

[0045] A-静态随机存取存储单元中心点；

具体实施方式

[0046] 以下结合附图和具体实施例对本发明提出的半导体器件作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。

[0047] 图2是本发明一实施例的半导体器件中栅极层形成在衬底上的结构示意图；

[0048] 图3是本发明一实施例的半导体器件中栅极层、第一布线层形成在衬底上的结构示意图。如图2和图3所示，本实施例中的半导体器件包括衬底10和形成在所述衬底10上的至少一个静态随机存取存储单元，其中，所述静态随机存取存储单元包括：形成在所述衬底10上的第一上拉晶体管PU1和第二上拉晶体管PU2、第一下拉晶体管PD1和第二下拉晶体管PD2以及第一传输门晶体管PG1和第二传输门晶体管PG2。

[0049] 进一步的，继续参图2所示，所述静态随机存取存储单元还包括第一布线层4，所述第一布线层4包括同层设置的字线411、第一连接线401和第二连接线402，其中，所述字线411与所述第一传输门晶体管PG1的栅极和所述第二传输门晶体管PG2的栅极连接，所述第一连接线401与所述第一上拉晶体管PU1的漏极和所述第一下拉晶体管PD1的漏极连接，所述第二连接线402与所述第二上拉晶体管PU2的漏极和所述第二下拉晶体管PD2的漏极连接。

[0050] 在本实施例中，由于所述静态随机存取存储单元中与所述第一传输门晶体管PG1的栅极和第二传输门晶体管PG2的栅极连接的字线411、与所述第一上拉晶体管PU1的漏极和所述第一下拉晶体管PD1的漏极连接的第一连接线401、与所述第二上拉晶体管PU1的漏极和所述第二下拉晶体管PD1的漏极连接的第二连接线402同层设置，以使字线411无须设置在第一连接线401和第二连接线402所在的金属层上方，如此可减少一层金属层的使用，进而使得本发明的半导体器件工艺和结构简单化，且减小了寄生电容，防止电阻电容延迟。

[0051] 其中，在本实施例中，所述衬底10的材料可以包括半导体材料、绝缘材料、导体材料或者它们的任意组合；以及，所述衬底10可以为单层结构，也可以为多层结构。例如，所述衬底10可以是诸如Si、SiGe、SiGeC、SiC、GaAs、InAs、InP和其它的III/V或II/VI化合物半导体的半导体材料。以及，衬底1例如为Si/SiGe、Si/SiC、绝缘体上硅(SOI)或绝缘体上硅锗的层状衬底。

[0052] 具体的，继续参图2和图3所示，所述衬底10上具有至少一个有源区，每个所述有源区上形成有一个所述静态随机存取存储单元，每个所述有源区包括：第一有源区101、第二有源区102、第三有源区103和第四有源区104，所述第二有源区102和所述第三有源区103位于相互平行设置的所述第一有源区101和所述第四有源区104之间，且所述第二有源区102和所述第三有源区103的延伸方向与所述第一有源区101的延伸方向延伸相同，且所述第二有源区102和所述第三有源区103在所述第二有源区102和所述第三有源区103的延伸方向上间隔设置。

[0053] 参图2所示，在本实施例中，定义相互垂直的两个方向为第一方向X和第二方向Y，其中，所述第一有源区101和所述第四有源区104沿所述第二方向Y延伸且相互平行设置，所述第二有源区102和所述第三有源区103沿第二方向Y间隔设置。

[0054] 进一步的，所述第二有源区102和所述第三有源区103呈矩形设置，且所述第二有源区102沿所述第二方向Y延伸的中心线和所述第三有源区103沿所述第二方向Y延伸的中心线在同一直线上，即所述第二有源区102平行于所述第一有源区101和所述第三有源区103平行于所述第一有源区101的中心线在同一直线上。

[0055] 继续参图2并结合图3所示，本实施例中，所述第一下拉晶体管PD1的源极和漏极以及所述第一传输门晶体管PG1的源极和漏极位于所述第一有源区101内，所述第一上拉晶体管PU1的源极和漏极位于所述第二有源区102内，所述第二上拉晶体管PU2的源极和漏极位于所述第三有源区103内，所述第二下拉晶体管PD2的源极和漏极以及所述第二传输门晶体管PG2的源极和漏极位于所述第四有源区104内，所述第一上拉晶体管PU1的漏极和所述第二上拉晶体管PU2的漏极相对设置。在本实施例中，所述第一下拉晶体管PD1的漏极和所述第一传输门晶体管PG1的漏极重叠，所述第二下拉晶体管PD2的漏极和所述第二传输门晶体管PG2的漏极重叠，

[0056] 图4是本发明一实施例的半导体器件的结构示意图；图5是图4中沿A1A2方向的剖面图；图6是图4中沿B1B2方向的剖面图。

[0057] 进一步的，继续参图2 图3并结合图4 图6所示，在本实施例中，所述衬底10上依次~ ~形成有栅极层2、第一介质层20、第一布线层4、第二介质层30以及第二布线层6，其中，所述第一介质层20内还形成有第一插塞层3，所述第一插塞层3包括多个第一插塞301，所述第一插塞301用于连通所述第一布线层4和晶体管的源极或漏极，以及所述第一插塞301还用于连通所述第一布线层4和所述栅极层2。所述第二介质层30中还形成有第二插塞层5，所述第二插塞层5包括多个第二插塞501，所述第二插塞501用于连通所述第一布线层4和所述第二布线层6。

[0058] 具体的，如图2 图6所示，在本实施例中，所述栅极层2包括第一栅极线201、第二栅~极线202、第三栅极线203和第四栅极线204，其中，所述第一栅极线201连接所述第一传输门晶体管PG1的栅极，所述第二栅极线202连接所述第二上拉晶体管PU2的栅极和所述第二下拉晶体管PD2的栅极，所述第三栅极线203连接所述第一上拉晶体管PU1和所述第一下拉晶体管PD1的栅极，所述第四栅极线204连接所述第二传输门晶体管PG2的栅极。其中，所述第二栅极线202和所述第三栅极线203在所述第一方向X上延伸，且在第二方向Y上间隔设置。
所述第一栅极线201和所述第四栅极线204沿所述第一方向X延伸，且所述第一栅极线 201平行于所述第一方向X的中心线与所述第四栅极线204平行于所述第一方向X的中心线在同一直线上。

[0059] 进一步的，在本实施例中，重点参图3所示，所述第一布线层4包括：连接所述第一上拉晶体管PU1的漏极和所述第一下拉晶体管PD1的漏极的所述第一连接线401，连接所述第二上拉晶体管PU2的漏极和所述第二下拉晶体管PD2的漏极的所述第二连接线402、与所述第一上拉晶体管PU1的栅极和所述第一下拉晶体管PD1的栅极连接的第三连接线403，与所述第二上拉晶体管PU2的栅极和所述第二下拉晶体管PD2的栅极连接的第四连接线404，与所述第一上拉晶体管PU1的源极连接的第五连接线405，与所述第一下拉晶体管PD1的源极连接的第六连接线406，与所述第二上拉晶体管PU2的源极连接的第七连接线407，与所述第二下拉晶体管PD2的源极连接的第八连接线408，与所述第一传输门晶体管PG1的源极连接的第九连接线409，与所述第二传输门晶体管PG2的源极连接的第十连接线410，以及与所述第一传输门晶体管PG1的栅极和所述第二传输门晶体管PG2的栅极连接的字线411。其中，所述字线411以及所述第一连接线401至所述第十连接线410同层设置。第二布线层4中的所有线路同层设置时可在制备所述半导体器的过程中，只需要通过一次刻蚀即可形成第二布线层4中所有线路，制备工艺简单。其中，上述第一连接件401 第十连接件410与其对应的晶~体管的源极或漏极，通过设置在所述第一介质层20中且位于连接件和与其对应的晶体管的源极或漏极的所述第一插塞301连接。以及，所述字线411与所述第一栅极线201和所述第二栅极线202同样通过设置在所述字线411和所述栅极层2之间，且位于所述第一介质层20中的第一插塞301连接。

[0060] 此外，由于在本实施例中，所述第二有源区102和所述第三有源区103在所述第二有源区102和所述第三有源区103的延伸方向（即Y方向）上间隔设置上间隔设置，且形成在所述第二有源区102内的所述第一上拉晶体管PU1的漏极，和形成在所述第三有源区103内的所述第二上拉晶体管PU2的漏极相对设置。以使连接所述第一上拉晶体管PU1的漏极和所述第一下拉晶体管PD1的漏极的所述第一连接线401，与连接所述第二下拉晶体管PU2的漏极和所述第二下拉晶体管PD2的漏极的所述第二连接线402间隔设置。由于所述第一连接线401和所述第二连接线402间隔设置，则可将字线411设置在所述第一连接线401和所述第二连接线402之间，如此，可使所述第一连接线401、所述第二连接线402和所述字线411同层设置。

[0061] 进一步的，继续参图3所示，本实施例中，所述字线411、所述第一连接线401和所述第二连接线402相互平行设置。具体的，所述字线411、所述第一连接线401和所述第二连接线402均平行于第一方向X方向设置。此时，所述第一连接线401、所述第二连接线402和所述字线411布线简单方便，且不会发生干涉，能够减少寄生电容。以及，在本实施例中，所述第一连接线401和所述第二连接线402之间的距离为0.16μm 0.52μm，此时，所述静态随机存储~器单元的性能最佳。

[0062] 进一步的，继续参图4 图6所示，在本实施例中，所述第二布线层6包括与所述第六~连接线406连接的第一接地线601、与所述第九连接线409连接的第一位线602、与所述第一连接线401和所述第四连接线404连接的第一数据线603、与所述第五连接线405和所述第七连接线407连接的电源线604、与所述第二连接线402和所述第三连接线403连接的第二数据线605、与所述第十连接线410连接的第二位线606以及与所述第八连接线408连接的第二接地线607。

[0063] 其中，所述第一接地线601和所述第六连接线406、所述第九连接线409和所述第一位线602、所述第一数据线603与所述第一连接线401和所述第四连接线404、所述电源线604与所述第五连接线405和所述第七连接线407、所述第二数据线605与所述第二连接线402和所述第三连接线403、所述第二位线606和所述第十连接线410以及所述第二接地线607和所述第八连接线408之间通过设置在所述第二介质层30内的所述第二插塞501连接。

[0064] 以及，所述第一接地线601、所述第一位线602、所述第一数据线603、所述电源线604、所述第二数据线605、所述第二位线606和所述第二接地线607同层设置，且所述第一接地线601、所述第二接地线602、所述电源线603、所述第一位线604、所述第二位线605、所述第一数据线606以及所述第二数据线607的延伸方向与所述第一有源区的延伸方向相同，即均沿所述第二方向Y设置。如此，以使所述静态随机存取存储单元线路布局简单。

[0065] 此外，在本实施例中，所述字线的材质可以为金属，如此以降低寄生电容。可选的，所述第一布线层4和所述第二布线层6的材质可以为金属。可选的，所述金属可以包括：铜、铝或者钼其中至少一种。

[0066] 进一步的，继续参图4所示，在本实施例中，所述第一上拉晶体管PU1和所述第二上拉晶体管PU2、所述第一下拉晶体管PD1和所述第二下拉晶体管PD2以及所述第一传输门晶体管PG1和所述第二传输门晶体管PG2，以所述静态随机存取存储单元中心点A为对称点点对称设置。即，在本实施例中，所述第一有源区101 所述第四有源区104、所述栅极层2、所述~第一插塞层3、所述第一布线层4、所述第二插塞层5以及所述第二布线层6均以所述静态随机存取存储单元中心点A为对称点点对称设置。则在所述静态随机存取存储单元结构存在偏移时，能够通过外围电路对电性进行补偿，以防止电性失调。

[0067] 进一步的，在本实施例中，定义位于所述第九连接线409和所述第一位线602之间，且连通所述第九连接线409和所述第一位线602的所述第二插塞501为第一位线插塞，则相邻所述静态随机存取存储单元的第一位线插塞不共用。以及，定义位于所述第十连接线410和所述第二位线606并连通第十连接线410和所述第二位线606的所述第二插塞为第二位线插塞，则相邻所述静态随机存取存储单元的第一位线插塞不共用。如此，以可以改善相邻所述静态随机存取存储单元失效的风险，还可以提高静态随机存取存储单元操作的灵活性。当然，可选的，相邻所述静态随机存取存储单元的第一位线插塞共用，和/或相邻所述静态随机存取存储单元的第二位线插塞共用。如此，有利于减小相邻所述静态随机存取存储单元之间的间距，有利于提升所述半导体器件的集成度。

[0068] 需要说明的是，本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可，此外，各个实施例之间不同的部分也可互相组合使用，本发明对此不作限定。

[0069] 上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。