Nor闪存结构及其制作方法

摘要

本发明提供了一种Nor闪存结构及其制作方法。所述Nor闪存结构中，在半导体基底中形成有有源区和沿第一方向和第二方向呈行列排布的隔离区，第一方向上相邻的两个隔离区之间并列设置有两个浮栅，极间介质层覆盖在浮栅的上表面和侧表面以及沿第一方向排列的浮栅之间的半导体基底表面，第一间隔层位于极间介质层上且具有沿厚度方向开设的第一贯通孔，第一贯通孔露出覆盖于半导体基底表面和浮栅侧表面的极间介质层，控制栅设置于第一贯通孔内。由于控制栅设置在第一贯通孔内，从而制作控制栅不需要专门的光刻工序，简化了工艺流程，有助于节约生产成本，且所述Nor闪存结构仍然可以实现较好的性能。利用所述制作方法可以获得上述闪存结构。

权利要求

1.一种Nor闪存结构，其特征在于，包括：

半导体基底，所述半导体基底中形成有分别沿第一方向和第二方向呈行列排布的隔离区以及位于所述隔离区之间的有源区，所述有源区包括浮栅区、源极区和漏极区，第一方向上相邻的两个所述隔离区之间并列设置有两个所述浮栅区，所述源极区沿第一方向延伸并分隔相邻两行的所述隔离区，所述漏极区位于所述并列设置的两个浮栅区之间，所述浮栅区的半导体基底表面设置有栅氧化层和位于栅氧化层表面的浮栅；

极间介质层，连续覆盖在所述浮栅的上表面和侧表面、以及沿第一方向排列的所述浮栅之间的半导体基底表面；

第一间隔层，位于所述极间介质层上，且具有沿厚度方向开设的第一贯通孔，所述第一贯通孔位于沿第一方向排列的所述浮栅之间，且露出覆盖于所述半导体基底表面和所述浮栅侧表面的极间介质层；

控制栅，设置于所述第一贯通孔内。

2.如权利要求1所述的Nor闪存结构，其特征在于，所述Nor闪存结构还包括：字线，设置于所述第一间隔层上并沿所述第一方向延伸，所述字线与沿所述第一方向排列的多个所述控制栅电接触。

3.如权利要求1所述的Nor闪存结构，其特征在于，所述第一间隔层还具有沿厚度方向开设的第二贯通孔，每个所述第二贯通孔露出一个所述漏极区。

4.如权利要求3所述的Nor闪存结构，其特征在于，所述Nor闪存结构还包括：漏极插塞，设置于所述第二贯通孔内；

第二间隔层，设置于所述第一间隔层上，所述第二间隔层中形成有与所述漏极插塞一一对应连接的导通插塞；

位线，设置于所述第二间隔层上并沿所述第二方向延伸，所述位线与沿所述第二方向排列的多个所述导通插塞电接触。

5.如权利要求1至4任意一项所述的Nor闪存结构，其特征在于，所述Nor闪存结构还包括：刻蚀阻挡层，位于所述第一间隔层与所述极间介质层之间，所述第一贯通孔贯穿所述刻蚀阻挡层。

6.如权利要求1所述的Nor闪存结构，其特征在于，所述控制栅的材料选自金属、金属氧化物、金属氮化物及掺杂多晶硅中的至少一种。

7.如权利要求6所述的Nor闪存结构，其特征在于，所述控制栅的材料包括钨、铜、钌、钴、铬、铁、钯、钼、钽、锰、钒、金、银或铌。

8.如权利要求1所述的Nor闪存结构，其特征在于，所述极间介质层为ONO结构。

9.一种Nor闪存结构的制作方法，其特征在于，包括：

获得半导体基底，所述半导体基底中形成有分别沿第一方向和第二方向呈行列排布的隔离区以及位于所述隔离区之间的有源区，所述有源区包括浮栅区、源极区和漏极区，第一方向上相邻的两个所述隔离区之间并列设置有两个所述浮栅区，所述源极区沿第一方向延伸并分隔相邻两行的所述隔离区，所述漏极区位于所述并列设置的两个浮栅区之间，所述浮栅区的半导体基底表面依次形成有栅氧化层和位于栅氧化层表面的浮栅；

在所述半导体基底上形成极间介质层，所述极间介质层连续覆盖在所述浮栅的上表面和侧表面、以及沿第一方向排列的所述浮栅之间的半导体基底表面；

在所述极间介质层上形成第一间隔层，并在所述第一间隔层中沿厚度方向开设第一贯通孔，所述第一贯通孔位于沿第一方向排列的所述浮栅之间，且露出覆盖于所述半导体基底表面和所述浮栅侧表面的极间介质层；

在所述第一贯通孔内填充导电材料而形成控制栅。

10.如权利要求9所述的Nor闪存结构的制作方法，其特征在于，形成所述第一间隔层之前，还包括：在所述半导体基底上形成刻蚀阻挡层，所述刻蚀阻挡层覆盖所述极间介质层的表面。

11.如权利要求10所述的Nor闪存结构的制作方法，其特征在于，在所述极间介质层上形成第一间隔层，并在所述第一间隔层中沿厚度方向开设第一贯通孔的步骤包括：在所述刻蚀阻挡层上形成第一间隔层；

刻蚀所述第一间隔层，以在沿第一方向排列的所述浮栅之间形成贯穿所述第一间隔层的开口，其中，利用所述刻蚀阻挡层保护所述极间介质层避免被刻蚀；

去除所述开口露出的所述刻蚀阻挡层，对应于所述开口形成所述第一贯通孔。

12.如权利要求9所述的Nor闪存结构的制作方法，其特征在于，在所述第一贯通孔内填充导电材料而形成控制栅的步骤包括：在所述半导体基底上沉积导电材料，所述导电材料填满所述第一贯通孔；

去除覆盖于所述第一间隔层上的所述导电材料，以所述第一贯通孔中的导电材料作为所述控制栅。

13.如权利要求12所述的Nor闪存结构的制作方法，其特征在于，在形成所述控制栅后，所述制作方法还包括：在所述第一间隔层上沉积字线材料层，所述字线材料层覆盖各个所述控制栅的上表面；

刻蚀所述字线材料层以形成沿所述第一方向延伸的多条字线，每条所述字线与沿所述第一方向排列的多个所述控制栅电接触。

14.如权利要求13所述的Nor闪存结构的制作方法，其特征在于，在刻蚀形成所述第一贯通孔的步骤中，还在所述第一间隔层中形成第二贯通孔，每个所述第二贯通孔露出一个所述漏极区；并且，在所述第一贯通孔内填充导电材料而形成所述控制栅的步骤中，所述导电材料还填满所述第二贯通孔，以所述第二贯通孔中的导电材料作为漏极插塞。

15.如权利要求14所述的Nor闪存结构的制作方法，其特征在于，在形成所述字线后，所述制作方法还包括：在所述第一间隔层上形成第二间隔层，并在所述第二间隔层中形成与所述漏极插塞一一对应连接的导通插塞；

在所述第二间隔层上沉积位线材料层，所述位线材料层覆盖各个所述导通插塞的上表面；

刻蚀所述位线材料层以形成沿所述第二方向延伸的多条位线，每条所述位线通过所述导通插塞与沿所述第二方向排列的多个所述漏极插塞电连接。

说明书

Nor闪存结构及其制作方法

技术领域

[0001] 本发明涉及闪存技术领域，特别涉及一种Nor闪存结构及其制作方法。

背景技术

[0002] Nor（或非）闪存的传输效率较高，具有较快的读取速度，且在1MB 4MB的小容量时~具有较高的成本效益，因而Nor闪存在半导体技术领域中得到了较为广泛的应用。

[0003] 图1为一种Nor闪存结构的平面示意图。图2为沿图1中AB方向的剖面示意图。如图1和图2所示，一种现有的Nor闪存结构中，半导体基底100包括平行排列的多个隔离结构101和由隔离结构101限定的有源区（AA），多个浮栅103在有源区呈行列分布，每个浮栅连接相邻的两个隔离结构101，每个存储单元包括一个浮栅102、设置于该浮栅102表面的极间介质层103、设置于极间介质层103表面的控制栅104以及分别设置于该浮栅两侧的有源区中的源极区和漏极区。沿浮栅102的行方向，多个存储单元的控制栅104连接从而被该多个存储单元共用。

[0004] 上述Nor闪存中，浮栅以及控制栅均采用导电多晶硅形成。在所述Nor闪存的制作工艺中，先在半导体基底上形成有源区、第一多晶硅材料层（用于形成浮栅）以及极间介质层，然后在极间介质层103的上表面沉积形成用于制作控制栅的第二多晶硅材料层，利用光刻以及刻蚀工艺得到控制栅104，然后再以多晶硅控制栅104为基准，经过若干次自对准（Self-Aligned-Source）刻蚀工艺，形成浮栅102，最后再进行源漏注入、金属硅化物制作以及源漏接触孔（Contact，CT）的制作。

[0005] 上述Nor闪存的制作需要进行多次多晶硅及介质层的沉积，并穿插多次光刻及刻蚀工序，工艺流程较为复杂，生产成本较高。

发明内容

[0006] 为了简化闪存的制作工艺流程，节约生产成本，同时不显著影响Nor闪存的性能，本发明提供一种Nor闪存结构及其制作方法。

[0007] 一方面，本发明提供一种Nor闪存结构，包括：

[0008] 半导体基底，所述半导体基底中形成有分别沿第一方向和第二方向呈行列排布的隔离区以及位于所述隔离区之间的有源区，所述有源区包括浮栅区、源极区和漏极区，第一方向上相邻的两个所述隔离区之间并列设置有两个所述浮栅区，所述源极区沿第一方向延伸并分隔响铃两行的所述隔离区，所述漏极区位于所述并列设置的两个浮栅区之间，所述浮栅区的半导体基底表面设置有栅氧化层和位于栅氧化层表面的浮栅；

[0009] 极间介质层，连续覆盖在所述浮栅的上表面和侧表面、以及沿第一方向排列的所述浮栅之间的半导体基底表面；

[0010] 第一间隔层，位于所述极间介质层上，且具有沿厚度方向开设的第一贯通孔，所述第一贯通孔位于沿第一方向排列的所述浮栅之间，且露出覆盖于所述半导体基底表面和所述浮栅侧表面的极间介质层；

[0011] 控制栅，设置于所述第一贯通孔内。

[0012] 可选的，所述Nor闪存结构还包括：

[0013] 字线，设置于所述第一间隔层上并沿所述第一方向延伸，所述字线与沿所述第一方向排列的多个所述控制栅电接触。

[0014] 可选的，所述第一间隔层还具有沿厚度方向开设的第二贯通孔，每个所述第二贯通孔露出一个所述漏极区。

[0015] 可选的，所述Nor闪存结构还包括：

[0016] 漏极插塞，设置于所述第二贯通孔内；

[0017] 第二间隔层，设置于所述第一间隔层上，所述第二间隔层中形成有与所述漏极插塞一一对应连接的导通插塞；

[0018] 位线，设置于所述第二间隔层上并沿所述第二方向延伸，所述位线与所述第二方向排列的多个所述导通插塞电接触。

[0019] 可选的，所述Nor闪存结构还包括：

[0020] 刻蚀阻挡层，位于所述第一间隔层与所述极间介质层之间，所述第一贯通孔贯穿所述刻蚀阻挡层。

[0021] 可选的，所述控制栅的材料选自金属、金属氧化物、金属氮化物及掺杂多晶硅中的至少一种。

[0022] 可选的，所述控制栅的材料包括钨、铜、钌、钴、铬、铁、钯、钼、钽、锰、钒、金、银或铌。

[0023] 可选的，所述极间介质层为ONO结构。

[0024] 另一方面，本发明提供一种Nor闪存结构的制作方法，包括：

[0025] 获得半导体基底，所述半导体基底中形成有分别沿第一方向和第二方向呈行列排布的隔离区以及位于所述隔离区之间的有源区，所述有源区包括浮栅区、源极区和漏极区，第一方向上相邻的两个所述隔离区之间并列设置有两个所述浮栅区，所述源极区沿第一方向延伸并分隔相邻两行的所述隔离区，所述漏极区位于所述并列设置的两个浮栅区之间，所述浮栅区的半导体基底表面依次形成有栅氧化层和位于栅氧化层表面的浮栅；

[0026] 在所述半导体基底上形成极间介质层，所述极间介质层连续覆盖在所述浮栅的上表面和侧表面、以及沿第一方向排列的所述浮栅之间的半导体基底表面；

[0027] 在所述极间介质层上形成第一间隔层，并在所述第一间隔层中沿厚度方向开设第一贯通孔，所述第一贯通孔位于沿第一方向排列的所述浮栅之间，且露出覆盖于所述半导体基底表面和所述浮栅侧表面的极间介质层；

[0028] 在所述第一贯通孔内填充导电材料而形成控制栅。

[0029] 可选的，形成所述第一间隔层之前，还包括：

[0030] 在所述半导体基底上形成刻蚀阻挡层，所述刻蚀阻挡层覆盖所述极间介质层的表面。

[0031] 可选的，在所述极间介质层上形成第一间隔层，并在所述第一间隔层中沿厚度方向开设第一贯通孔的步骤包括：

[0032] 在所述刻蚀阻挡层上形成第一间隔层；

[0033] 刻蚀所述第一间隔层，以在沿第一方向排列的所述浮栅之间形成贯穿所述第一间隔层的开口，其中，利用所述刻蚀阻挡层保护所述极间介质层避免被刻蚀；

[0034] 去除所述开口露出的所述刻蚀阻挡层，对应于所述开口形成所述第一贯通孔。

[0035] 可选的，在所述第一贯通孔内填充导电材料而形成控制栅的步骤包括：

[0036] 在所述半导体基底上沉积导电材料，所述导电材料填满所述第一贯通孔；

[0037] 去除覆盖于所述第一间隔层上的所述导电材料，以所述第一贯通孔中的导电材料作为所述控制栅。

[0038] 可选的，在形成所述控制栅后，所述制作方法还包括：

[0039] 在所述第一间隔层上沉积字线材料层，所述字线材料层覆盖各个所述控制栅的上表面；

[0040] 刻蚀所述字线材料层以形成沿所述第一方向延伸的多条字线，每条所述字线与沿所述第一方向排列的多个所述控制栅电接触。

[0041] 可选的，在刻蚀形成所述第一贯通孔的步骤中，还在所述第一间隔层中形成第二贯通孔，每个所述第二贯通孔露出一个所述漏极区；并且，在所述第一贯通孔内填充导电材料而形成所述控制栅的步骤中，所述导电材料还填满所述第二贯通孔，以所述第二贯通孔中的导电材料作为漏极插塞。

[0042] 可选的，在形成所述字线后，所述制作方法还包括：

[0043] 在所述第一间隔层上形成第二间隔层，并在所述第二间隔层中形成与所述漏极插塞一一对应连接的导通插塞；

[0044] 在所述第二间隔层上沉积位线材料层，所述位线材料层覆盖各个所述导通插塞的上表面；

[0045] 刻蚀所述位线材料层以形成沿所述第二方向延伸的多条位线，每条所述位线通过所述导通插塞与沿所述第二方向排列的多个所述漏极插塞电连接。

[0046] 本发明的Nor闪存结构中，所述第一间隔层中形成有第一贯通孔，并且所述控制栅设置于所述第一贯通孔内，即控制栅采用了插塞设计，通过孔内壁的极间介质层可以与所述浮栅形成耦合，对闪存的性能影响很小，而且，所述Nor闪存结构中，极间介质层和所述控制栅可以不需要专门的光刻工序进行图形化，所述控制栅还可以在形成连接漏极区和源极区的插塞的过程中制作，与传统Nor闪存结构相比，本发明的Nor闪存结构可以在基本不影响闪存性能的同时，减少需要的光刻以及刻蚀工序，简化制作工艺流程，降低对工艺条件及工时的要求，有助于节约生产成本。

[0047] 本发明提供的Nor闪存结构的制作方法中，与传统Nor闪存结构的制作相比，可以减少材料沉积、光刻以及刻蚀工序的执行次数，简化闪存的制作工艺流程，有助于节约生产成本，并且，所形成的Nor闪存的性能相对于现有结构没有明显降低。

[0048] 进一步的，本发明提供的Nor闪存结构的制作方法中，形成所述第一间隔层之前，可以在所述极间介质层上形成刻蚀阻挡层，以避免刻蚀第一间隔层的工艺对极间介质层的影响，有助于提高所形成的Nor闪存结构的性能。

附图说明

[0049] 图1为一种Nor闪存结构的平面示意图。

[0050] 图2为沿图1中AB方向的剖面示意图。

[0051] 图3为本发明一实施例的Nor闪存结构中隔离区、有源区以及浮栅的位置示意图。

[0052] 图4为本发明一实施例的Nor闪存结构的平面示意图。

[0053] 图5至图8为利用本发明一实施例的Nor闪存结构的制作方法制作Nor闪存结构的剖面示意图。

[0054] 图1和图2中的附图标记说明：

[0055] 100-半导体基底；101-隔离结构；102-浮栅；103-极间介质层；104-控制栅。

[0056] 图3至图8中的附图标记说明：

[0057] 200-半导体基底；200a-源极区；200b-漏极区；201-隔离区；202-栅氧化层；203-浮栅；204-极间介质层；205-刻蚀阻挡层；206-第一间隔层；206a-第一贯通孔；207-控制栅；208-源极插塞；209-漏极插塞；210-字线；211-位线。

具体实施方式

[0058] 以下结合附图和具体实施例对本发明提出的Nor闪存结构及其制作方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

[0059] 在下文的描述中，给出了大量具体的细节以便可以更为彻底的理解本发明。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在具体实施例中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

[0060]  空间关系术语例如“在...下”、“ 在...下面”、“下面的”、“在...之下”、“在  ...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在 ...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

[0061] 本发明实施例提供一种Nor闪存的制作方法，所述Nor闪存的制作方法包括：

[0062] 获得半导体基底，所述半导体基底中形成有分别沿第一方向和第二方向呈行列排布的隔离区以及位于所述隔离区之间的有源区，所述有源区包括浮栅区、源极区和漏极区，第一方向上相邻的两个所述隔离区之间并列设置有两个所述浮栅区，所述源极区沿第一方向延伸并分隔相邻两行的所述隔离区，所述漏极区位于所述并列设置的两个浮栅区之间，所述浮栅区的半导体基底表面依次形成有栅氧化层和位于栅氧化层表面的浮栅；

[0063] 在所述半导体基底上形成极间介质层，所述极间介质层连续覆盖在所述浮栅的上表面和侧表面、以及沿第一方向排列的所述浮栅之间的半导体基底表面；

[0064] 在所述极间介质层上形成第一间隔层，并在所述第一间隔层中沿厚度方向开设第一贯通孔，所述第一贯通孔位于沿第一方向排列的所述浮栅之间，且露出覆盖于所述半导体基底表面和所述浮栅侧表面的极间介质层；

[0065] 在所述第一贯通孔内填充导电材料而形成控制栅。

[0066] 图3为本发明一实施例的Nor闪存结构中隔离区、有源区以及浮栅的位置平面示意图。图4为本发明一实施例的Nor闪存结构的平面示意图。图5至图8为利用本发明一实施例的Nor闪存结构的制作方法制作Nor闪存结构的剖面示意图。其中，图5至图8均为沿图4中CD方向的剖面示意图。以下结合附图对本实施例的Nor闪存结构的制作方法进行说明。

[0067] 如图3和图5所示，所述半导体基底中形成有分别沿第一方向（x）和第二方向（y）呈行列排布的隔离区201以及位于所述隔离区201之间的有源区（AA），所述有源区包括浮栅区、源极区200a和漏极区200b，第一方向上相邻的两个所述隔离区201之间并列设置有两个所述浮栅区，所述源极区200a沿第一方向延伸并分隔相邻两行的所述隔离区201，所述漏极区200b位于所述并列设置的两个浮栅区之间，所述浮栅区的半导体基底表面依次形成有栅氧化层202和位于栅氧化层202表面的浮栅203。

[0068] 应该理解的是，如图3和图4所示，在第一方向上，所述源极区200a和所述漏极区200b可以分别位于所述浮栅203的两侧。沿第一方向（行方向）排列的浮栅对应的存储单元可以共用同一个源极区200a，即同一行的浮栅对应的源极区可以相连。在第一方向上相邻的两个所述隔离区201之间并列设置的两个浮栅对应的存储单元可以共用两浮栅之间的漏极区200b。

[0069] 如图3和图5所示，在形成浮栅203后，所述制作方法包括在所述半导体基底200上形成极间介质层204。所述极间介质层204连续覆盖在所述浮栅203的上表面和侧表面、以及沿第一方向排列的所述浮栅203之间的半导体基底200表面。应该理解的是，所述极间介质层204覆盖所述半导体基底200表面上的栅氧化层202。所述极间介质层204可以隔离所述浮栅203和后续形成的控制栅207，且控制栅207通过所述极间介质层204可以与浮栅203形成耦合。

[0070] 接着，如图6和图7所示，在所述极间介质层204上形成第一间隔层206，并在所述第一间隔层206中沿厚度方向开设第一贯通孔206a，所述第一贯通孔206a位于沿第一方向排列的所述浮栅203之间，且露出覆盖于所述半导体基底200表面和所述浮栅203侧表面的极间介质层204。

[0071] 所述第一贯通孔206a还可以露出相邻的所述浮栅203上表面的极间介质层204的部分上表面。也就是说，在第一方向上，所述控制栅207的侧壁可以延伸到所述浮栅203的上方，即所述控制栅207在第一方向的宽度可以大于所述隔离区201的宽度，使得控制栅的制作空间相对较大，有助于减小控制栅的制作难度，同时也可以增大控制栅与浮栅的耦合面积；在第二方向上，所述控制栅207的宽度也可以大于等于所述浮栅203的宽度。

[0072] 本实施例中，在形成所述第一间隔层206之前，所述制作方法还可以包括：在所述半导体基底上形成刻蚀阻挡层205，所述刻蚀阻挡层205覆盖所述极间介质层204的表面。刻蚀所述第一间隔层206的工艺可以停止于所述刻蚀阻挡层205表面，以避免刻蚀第一间隔层206对极间介质层204的影响，有助于提高所述Nor闪存的性能。

[0073] 具体的，如图6和图7所示，在所述极间介质层204上形成第一间隔层206，并在所述第一间隔层206中沿厚度方向开设第一贯通孔206a的步骤可以包括：首先，在所述刻蚀阻挡层205上形成第一间隔层206；然后，刻蚀所述第一间隔层206，以在沿第一方向排列的所述浮栅203之间形成贯穿所述第一间隔层206的开口，其中，利用所述刻蚀阻挡层205保护所述极间介质层204避免被刻蚀；再去除所述开口露出的所述刻蚀阻挡层205，对应于所述开口形成所述第一贯通孔206a，所述第一贯通孔206a露出所述极间介质层204的表面。

[0074] 在刻蚀去除所述开口露出的所述刻蚀阻挡层205时，可以使用低氟碳比的氟碳化合物作为刻蚀气体。所述氟碳化合物例如可以是C2H2F4、C4F8、C4F6、C5F8等。使用低氟碳比的氟碳化合物作为刻蚀气体有利于提高刻蚀选择性，能够有效保护浮栅侧壁肩部的极间介质层204，避免由于极间介质层204损伤而引起的漏电和短路，同时也能较好地刻蚀高深宽比开口的底部。

[0075] 如图8所示，在所述第一贯通孔206a内填充导电材料而形成控制栅207的步骤可以包括：在所述半导体基底上沉积导电材料（即在第一间隔层206上沉积导电材料），所述导电材料填满所述第一贯通孔206a；再去除覆盖于所述第一间隔层206上的所述导电材料，以所述第一贯通孔206a中的导电材料作为所述控制栅207。

[0076] 其中，可以采用化学机械研磨工艺（CMP）去除覆盖于所述第一间隔层206上的导电材料。经所述化学机械研磨工艺处理后，所述导电材料的上表面可以与所述第一间隔层齐平，也即所形成的控制栅207的上表面与所述第一间隔层206的上表面可以齐平。

[0077] 所述导电材料可以通过化学气相沉积（CVD）工艺或原子层沉积（ALD）工艺沉积在所述第一间隔层206上。其中，化学气相沉积工艺可以是低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)或离子体增强化学气相沉积(PECVD)等。

[0078] 如图4和图8所示，在刻蚀形成所述第一贯通孔206a的步骤中，还可以在所述第一间隔层206中形成第二贯通孔，每个所述第二贯通孔露出一个所述漏极区200b；并且，在所述第一贯通孔206a内填充导电材料而形成所述控制栅207的步骤中，所述导电材料还可以填满所述第二贯通孔，以所述第二贯通孔中的导电材料作为漏极插塞209，所述漏极插塞209与所述漏极区200b电接触。

[0079] 在形成所述第一贯通孔和第二贯通的同时，还可以在所述第一间隔层206中形成第三贯通孔，所述第三贯通孔露出一个所述源极区200a。所述导电材料还可以填满所述第三贯通孔，并可以以所述第三贯通孔中的导电材料作为源极插塞208，所述源极插塞208与源极区200a电接触。

[0080] 沿第一方向排列的多个所述浮栅203可以共用一个源极区200a，因而该源极区200a上可以仅形成一个源极插塞208，也可以为了方便控制而形成多个源极插塞208；在第一方向上，漏极区200b位于并列设置的两个浮栅区之间（也即位于并列设置的两个浮栅203之间），由于所述漏极区200b被所述隔离区201隔断，因而每一个所述漏极区200b上均形成一个漏极插塞209。

[0081] 所述第一贯通孔、第二贯通孔和第三贯通孔也可以通过公开的自对准接触孔（Self-Aligned Contact，SAC）工艺形成。

[0082] 本实施例中，参考图4，在形成所述控制栅207后，所述制作方法还可以包括形成多条字线210。具体步骤可以包括：在所述第一间隔层206上沉积字线材料层，所述字线材料层覆盖各个所述控制栅207的上表面；然后，刻蚀所述字线材料层以形成沿所述第一方向延伸的多条字线210，每条所述字线210与沿所述第一方向排列的多个所述控制栅207电接触。

[0083] 在形成所述字线210后，所述制作方法还可以包括形成多条位线211。具体步骤可以包括：在所述第一间隔层206上形成第二间隔层，并在所述第二间隔层中形成与所述漏极插塞209一一对应连接的导通插塞；然后，在所述第二间隔层上沉积位线材料层，所述位线材料层覆盖各个所述导通插塞的上表面；再刻蚀所述位线材料层以形成沿所述第二方向延伸的多条位线211，每条所述位线211通过所述导通插塞与沿所述第二方向排列的多个所述漏极插塞209电连接。所述第二间隔层与所述第一间隔层206的材料可以相同，例如为氧化硅层，可以通过化学气相沉积工艺（CVD）形成。

[0084] 本实施例的Nor闪存结构的制作方法中，在所述第一间隔层206中形成第一贯通孔206a，并且在所述第一贯通孔206a内填充导电材料形成控制栅207，与传统Nor闪存结构相比，制作所述控制栅207不需要专门的光刻工序进行图形化，而且，所述控制栅207可以在形成连接源极区和漏极区的插塞的过程中制作，可以减少材料沉积、光刻以及刻蚀工序的进行次数，简化了工艺流程，降低对工艺条件及工时的要求，有助于节约生产成本，所形成的Nor闪存的性能相对于现有结构没有明显的降低。

[0085] 进一步的，形成所述第一间隔层206之前，可以在所述极间介质层204上形成刻蚀阻挡层205，以避免刻蚀第一间隔层206的工艺对极间介质层204的影响，有助于提高所形成的Nor闪存结构的性能。

[0086] 本实施例还提供一种Nor闪存结构，所述Nor闪存结构可以利用上述Nor闪存结构的制作方法制作得到。

[0087] 如图4和图8所示，所述Nor闪存结构包括半导体基底200、极间介质层204、第一间隔层206和控制栅207。所述半导体基底200中形成有分别沿第一方向（x）和第二方向（y）呈行列排布的隔离区201以及位于所述隔离区201之间的有源区（AA），所述有源区包括浮栅区、源极区200a和漏极区200b，第一方向上相邻的两个所述隔离区201之间并列设置有两个所述浮栅区，所述源极区200a沿第一方向延伸并分隔相邻两行的所述隔离区201，所述漏极区200b位于所述并列设置的两个浮栅区之间，所述浮栅区的半导体基底表面设置有栅氧化层202和位于栅氧化层202表面的浮栅203。所述极间介质层204连续覆盖在所述浮栅203的上表面和侧表面、以及沿第一方向排列的所述浮栅203之间的半导体基底200表面。所述第一间隔层206位于所述极间介质层204上，且具有沿厚度方向开设的第一贯通孔206a，所述第一贯通孔206a位于沿第一方向排列的所述浮栅203之间，且露出覆盖于所述半导体基底200表面和所述浮栅203侧表面的极间介质层204。所述控制栅207设置于所述第一贯通孔
206a内。

[0088] 具体的，所述第一贯通孔206a位于所述隔离区201上，且在第一方向上，所述第一贯通孔206a还可以露出相邻的所述浮栅203表面上的极间介质层204的部分上表面。也就是说，如图4和图8所示，在第一方向上，所述控制栅207的侧壁可以延伸到所述浮栅203的上方，即所述控制栅207在第一方向的宽度可以大于所述隔离区201的宽度，使得控制栅的制作空间相对较大，有助于减小控制栅的制作难度，同时也可以增大控制栅与浮栅的耦合面积；在第二方向上，所述控制栅207的宽度也可以大于等于所述浮栅203的宽度。

[0089] 如图8所示，所述Nor闪存结构还可以包括刻蚀阻挡层205，刻蚀阻挡层205位于所述第一间隔层206与所述极间介质层204之间，所述第一贯通孔206a贯穿所述刻蚀阻挡层205。所述刻蚀阻挡层205可以在刻蚀所述第一间隔层206时保护所述极间介质层204。所述刻蚀阻挡层的厚度可以为340埃 420埃，例如为380埃。所述刻蚀阻挡层的材料可以为氮化~
硅或氮氧化硅。

[0090] 本实施例中，所述栅氧化层202可以是氧化硅层，所述浮栅203的材料可以是多晶硅或金属。所述极间介质层204可以为ONO（Oxide-Nitride-Oxide）结构。另一实施例中，所述极间介质层也可以是氧化硅层。

[0091] 所述第一间隔层206可以为氧化硅层。所述第一间隔层206还可以具有沿厚度方向开设的第二贯通孔，每个所述第二贯通孔露出一个所述漏极区200b。而且，所述第一间隔层206还可以具有沿厚度方向开设的第三贯通孔，所述第三贯通孔露出一个所述源极区200a。

[0092] 所述Nor闪存结构还可以包括源极插塞208和漏极插塞209，所述源极插塞208设置于所述第三贯通孔内，所述漏极插塞209设置于所述第二贯通孔内。如图4所示，沿第一方向排列的多个所述浮栅203可以共用一个源极区200a，因而该源极区200a上可以仅设置一个源极插塞208，也可以为了方便控制而设置多个源极插塞208；所述漏极区间200b被所述隔离区201隔断，因而每一个所述漏极区200b上均设置一个漏极插塞209。

[0093] 本实施例中，所述控制栅207的上表面与所述第一间隔层206的上表面可以齐平。所述控制栅207的材料可以选自金属、金属氧化物、金属氮化物及掺杂多晶硅中的至少一种。例如，所述控制栅207的材料可以包括钨、铜、钌、钴、铬、铁、钯、钼、钽、锰、钒、金、银或铌等。所述源极插塞208和所述漏极插塞209的材料可以与所述控制栅207的材料相同，以便于在同一工序中同时制作控制栅207、源极插塞208和漏极插塞209，有助于简化闪存的制作工艺，节约生产成本。

[0094] 如图4所示，所述Nor闪存的一个存储单元包括一浮栅203、一控制栅207以及位于所述浮栅203两侧的源极区（Source，S）和漏极区（Drain，D），所述源极区200a和所述漏极区200b可以通过在所述半导体基底上进行离子注入形成。沿第一方向排列的多个存储单元可以共用同一源极区，且所述源极区上形成有源极插塞208，每个存储单元的漏极区上均形成有漏极插塞209，通过所述源极插塞208和漏极插塞209可以分别控制所述源极区和漏极区。

[0095] 为了控制所述Nor闪存，所述Nor闪存结构还可以包括多条字线（Word Line）210。具体的，如图4所示，所述字线210可以设置于所述第一间隔层206上并沿所述第一方向延伸，所述字线210与沿所述第一方向排列的的多个所述控制栅207电接触。

[0096] 所述Nor闪存结构还可以包括第二间隔层和位线（Bit Line）211，所述第二间隔层设置于所述第一间隔层206上，所述第二间隔层中形成有与所述漏极插塞209一一对应连接的导通插塞；所述位线211可以设置于所述第二间隔层上并沿所述第二方向延伸，所述位线211与沿所述第二方向排列的多个所述导通插塞电接触。所述源极插塞208可以与其他导线电连接，以便可以通过所述导线与源极插塞208对所述源极区200a进行操作。

[0097] 在对所述存储单元进行写操作时，通过字线210向所述控制栅207施加正电压，并通过所述源极插塞208和漏极插塞209向所述源极区（源极端）和漏极区（漏极端）施加适当的电压，可以通过热电子注入（Hot electron injection）方式向浮栅203注入电子，电荷会在浮栅203中累积，即实现了存储单元的编写；在对所述存储单元进行擦除操作（Erase）时，通过字线210向所述控制栅207施加负压，并通过所述源极插塞208和漏极插塞209向所述源极区和漏极区施加适当的电压，可以通过F-N隧道效应将浮栅203中的电子拉到半导体基底200中，即实现了浮栅203的电子擦除（也即存储单元的擦除）；在对所述存储单元进行读操作（Read）时，通过字线210向所述控制栅207施加较小的电压，并通过所述源极插塞208和漏极插塞209向所述源极区和漏极区施加适当的电压，在不改变浮栅203中存储的电子数量的情况下，源极区和漏极区之间存在导电通道，若此时浮栅203中存在电子，通过漏极插塞209可以从漏极端读到“0”，若此时浮栅中没有电子，从漏极端可以读到“1”，即实现了存储单元的读取。

[0098] 发明人对现有的Nor闪存结构和本实施例的Nor闪存结构进行了耦合率（coupling ratio）计算，现有的Nor闪存结构的耦合率约为73%，本实施例的Nor闪存结构的耦合率为66.7%，两者差别不大。也就是说，本实施例的Nor闪存结构与传统的Nor闪存结构的功能差别不大。

[0099] 本实施例的Nor闪存结构中，所述第一间隔层206中形成有第一贯通孔206a，并且所述控制栅207设置于所述第一贯通孔206a内，即控制栅207采用了插塞设计，通过第一贯通孔内壁的极间介质层204可以与所述浮栅203形成耦合，对闪存的性能影响很小，而且，所述Nor闪存结构中，所述控制栅207不需要专门的光刻工序进行图形化，所述控制栅207还可以在形成源极区和漏极区的插塞的过程中制作，与传统Nor闪存结构相比，本实施例的Nor闪存结构可以在基本不影响闪存性能的同时，减少需要的光刻以及刻蚀工序，简化了闪存的制作工艺流程，降低对工艺条件及工时的要求，有助于节约生产成本。

[0100] 需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。

[0101] 上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何修改、等同变化及修饰，均属于本发明技术方案的保护范围。