一种4H-SiC侧栅集成SBD MOSFET器件及其制备方法

摘要

本发明涉及一种4H‑SiC侧栅集成SBD MOSFET器件及其制备方法，该MOSFET器件包括：衬底层；漂移层，位于衬底层上表面；掩蔽层和基区，分别位于漂移层上表面；肖特基电极，位于掩蔽层上表面；第一源极，位于掩蔽层上表面和肖特基电极的上表面；栅介质层，位于第一源极上表面、掩蔽层的上表面以及漂移层第三区域的上表面；多晶硅栅层，位于栅介质层内表面；第一源区和第二源区，均位于基区上表面；第二源极，位于第一源区和第二源区上表面；栅极，位于多晶硅栅层上表面；漏极，位于衬底层下表面。本发明通过在槽栅结构侧壁形成SBD二极管，消除了双极退化效应，减小器件二极管工作模式下开启电压，增大了器件的开关速度，降低了器件的开关功耗，提升了器件性能。

权利要求

1.一种4H‑SiC侧栅集成SBD MOSFET器件，其特征在于，包括：衬底层；

漂移层，位于所述衬底层的上表面；

掩蔽层，位于所述漂移层的第一区域的上表面；

基区，位于所述漂移层的第二区域的上表面；

肖特基电极，位于所述掩蔽层的第一区域的上表面，以在槽栅结构侧壁形成SBD二极管；

第一源极，位于所述掩蔽层的第二区域的上表面和所述肖特基电极的上表面；

栅介质层，位于所述第一源极的上表面、所述掩蔽层的第三区域的上表面以及所述漂移层的第三区域的上表面；

多晶硅栅层，位于所述栅介质层的内表面；

第一源区，位于所述基区的预设区域的上表面；

第二源区，位于所述基区的其余区域的上表面；

第二源极，位于所述第一源区和所述第二源区的上表面；

栅极，位于所述多晶硅栅层的上表面；

漏极，位于所述衬底层的下表面；

所述掩蔽层为P+型掩蔽层，所述掩蔽层为高斯掺杂，掺杂元素为B元素或者Al元素，该P

18 18 3 17 17+型掩蔽层底部的掺杂浓度为1×10 5×10 /cm ，顶部的掺杂浓度为1×10 5×10 /~ ~

3

cm；

所述第一源极分为两部分，一部分位于所述掩蔽层的第二区域的上表面，厚度为300~

500nm；另一部分位于所述肖特基电极的上表面，所述栅介质层的右侧与所述基区、所述第二源区之间的区域。

2.根据权利要求1所述的4H‑SiC侧栅集成SBD MOSFET器件，其特征在于，所述衬底层为N型掺杂的4H‑SiC衬底。

3.根据权利要求1所述的4H‑SiC侧栅集成SBD MOSFET器件，其特征在于，所述漂移层的厚度为8 10μm。

~

4.根据权利要求1所述的4H‑SiC侧栅集成SBD MOSFET器件，其特征在于，所述基区的掺杂元素为B元素或Al元素。

5.根据权利要求4所述的4H‑SiC侧栅集成SBD MOSFET器件，其特征在于，所述B元素或

17 17 3

者所述Al元素的掺杂浓度均为1×10 3×10 /cm。

~

6.根据权利要求1所述的4H‑SiC侧栅集成SBD MOSFET器件，其特征在于，所述肖特基电极的势垒高度为0.5 2V。

~

7.根据权利要求1所述的4H‑SiC侧栅集成SBD MOSFET器件，其特征在于，靠近所述肖特基电极一侧的所述栅介质层的厚度为0.5 1μm，远离所述肖特基电极一侧的所述栅介质层~

的厚度为50 60nm。

~

8.根据权利要求1所述的4H‑SiC侧栅集成SBD MOSFET器件，其特征在于，所述第二源极为Ni/Ti/Al叠层金属材料。

9.一种4H‑SiC侧栅集成SBD MOSFET器件的制备方法，其特征在于，包括：在衬底层的上表面生长漂移层；

在所述漂移层的上表面生长基区；

在所述基区的预设区域生长第一源区；

在所述基区的其余区域生长第二源区；

刻蚀所述第二源区，直到所述漂移层中，形成沟槽；

在所述沟槽底部的部分区域通过离子注入，形成掩蔽层；

在所述掩蔽层的部分区域的上表面以及沟槽侧壁制备形成第一源极和肖特基电极；

在所述第一源区和所述第二源区的上表面制备形成第二源极；

在所述沟槽中淀积形成栅介质层；

刻蚀所述栅介质层，并在被刻蚀后的区域内淀积形成多晶硅栅层；

在所述多晶硅栅层的上表面制备形成栅极；在所述衬底层的下表面制备形成漏极；

所述肖特基电极，位于所述掩蔽层的第一区域的上表面，以在槽栅结构侧壁形成SBD二极管；

所述掩蔽层为P+型掩蔽层，所述掩蔽层为高斯掺杂，掺杂元素为B元素或者Al元素，该P

18 18 3 17 17+型掩蔽层底部的掺杂浓度为1×10 5×10 /cm ，顶部的掺杂浓度为1×10 5×10 /~ ~

3

cm；

所述第一源极分为两部分，一部分位于所述掩蔽层的第二区域的上表面，厚度为300~

500nm；另一部分位于所述肖特基电极的上表面，所述栅介质层的右侧与所述基区、所述第二源区之间的区域。

说明书

一种4H‑SiC侧栅集成SBD MOSFET器件及其制备方法

技术领域

[0001] 本发明属于微电子技术领域，具体涉及一种4H‑SiC侧栅集成SBD MOSFET器件及其制备方法。

背景技术

[0002] 宽带隙半导体材料碳化硅具有较大的禁带宽度，较高的临界击穿电场，高热导率和高电子饱和漂移速度等优良物理和化学特性，适合制作高温，高压，大功率，抗辐照的半
导体器件。在功率电子领域中，功率MOSFET器件已被广泛应用，它具有栅极驱动简单，开关
时间短等特点。

[0003] 在传统的槽栅结构MOSFET器件中，栅氧化层拐角处电场集中导致栅介质层击穿，使得器件在低于额定击穿电压下发生击穿，严重影响到器件的正向阻断特性，又由于器件
寄生二极管开启电压高，开关速度慢，开关功耗大，反向恢复电荷量大，并且引入双极退化
效应，严重影响器件的性能，因此传统结构经常并联SBD二极管使用，但是这种结构会增大
模块面积和成本。

发明内容

[0004] 为了解决现有技术中存在的上述问题，本发明提供了一种4H‑SiC侧栅集成SBD MOSFET器件及其制备方法。本发明要解决的技术问题通过以下技术方案实现：

[0005] 本发明的一个实施例提供了一种4H‑SiC侧栅集成SBD MOSFET器件，包括：

[0006] 衬底层；

[0007] 漂移层，位于所述衬底层的上表面；

[0008] 掩蔽层，位于所述漂移层的第一区域的上表面；

[0009] 基区，位于所述漂移层的第二区域的上表面；

[0010] 肖特基电极，位于所述掩蔽层的第一区域的上表面；

[0011] 第一源极，位于所述掩蔽层的第二区域的上表面和所述肖特基电极的上表面；

[0012] 栅介质层，位于所述第一源极的的上表面、所述掩蔽层的第三区域的上表面以及所述漂移层的第三区域的上表面；

[0013] 多晶硅栅层，位于所述栅介质层的内表面；

[0014] 第一源区，位于所述基区的预设区域的上表面；

[0015] 第二源区，位于所述基区的其余区域的上表面；

[0016] 第二源极，位于所述第一源区和所述第二源区的上表面；

[0017] 栅极，位于所述多晶硅栅层的上表面；

[0018] 漏极，位于所述衬底层的下表面。

[0019] 在本发明的一个实施例中，所述衬底层为N型掺杂的4H‑SiC衬底。

[0020] 在本发明的一个实施例中，所述漂移层的厚度为8～10μm。

[0021] 在本发明的一个实施例中，所述掩蔽层为P型掩蔽层，所述掩蔽层为高斯掺杂。

[0022] 在本发明的一个实施例中，所述基区的掺杂元素为B元素或Al元素。

[0023] 在本发明的一个实施例中，所述B元素或者所述Al元素的掺杂浓度均为1×1017～317 3
×10 /cm。

[0024] 在本发明的一个实施例中，所述肖特基电极的势垒高度为0.5～2V。

[0025] 在本发明的一个实施例中，靠近所述肖特基电极一侧的所述栅介质层的厚度为0.5～1μm，远离所述肖特基电极一侧的所述栅介质层的厚度为50～60nm。

[0026] 在本发明的一个实施例中，所述第二源极为Ni/Ti/Al叠层金属材料。

[0027] 本发明的另一个实施例提出了一种4H‑SiC侧栅集成SBD MOSFET器件的制备方法，包括：

[0028] 在衬底层的上表面生长漂移层；

[0029] 在所述漂移层的上表面生长基区；

[0030] 在所述基区的预设区域生长第一源区；

[0031] 在所述基区的其余区域生长第二源区；

[0032] 刻蚀所述第二源区，直到所述漂移层中，形成沟槽；

[0033] 在所述沟槽底部的部分区域通过离子注入，形成掩蔽层；

[0034] 在所述掩蔽层的部分区域的上表面以及沟槽侧壁制备形成第一源极和肖特基电极；

[0035] 在所述第一源区和所述第二源区的上表面制备形成第二源极；

[0036] 在所述沟槽中淀积形成栅介质层；

[0037] 刻蚀所述栅介质层，并在被刻蚀后的区域内淀积形成多晶硅栅层；

[0038] 在所述多晶硅栅层的上表面制备形成栅极；在所述衬底层的下表面制备形成漏极。

[0039] 与现有技术相比，本发明的有益效果：

[0040] 1、本发明通过在槽栅底部一侧增加P+型掩蔽层结构，并将其通过槽栅侧壁引线连接至源电极，在不增大器件元胞面积的情况下，降低了槽栅拐角电场聚集，提高了器件的击
穿电压；

[0041] 2、本发明通过P+型掩蔽层结构，减小了栅漏之间的电容耦合，减小了器件开关过程中的米勒平台，增大了器件的开关速度，减小了能量损耗，降低了器件的高频工作下的散
热要求；

[0042] 3、本发明通过P+型掩蔽层结构顶部低掺杂浓度，减小掩蔽层对器件导通特性的影响，并且通过深P+掩蔽层底部高掺杂浓度提高器件的击穿电压；

[0043] 4、本发明通过在槽栅结构侧壁形成SBD二极管，消除了双极退化效应，减小器件二极管工作模式下开启电压，增大了器件的开关速度，降低了器件的开关功耗，减小器件的反
向恢复电荷量，极大的提升了器件性能。

附图说明

[0044] 图1为本发明实施例提供的一种4H‑SiC侧栅集成SBD MOSFET器件的截面结构示意图；

[0045] 图2为本发明实施例提供的一种4H‑SiC侧栅集成SBD MOSFET器件的制备方法的流程示意图；

[0046] 图3为本发明实施例提供的一种4H‑SiC侧栅集成SBD MOSFET器件的漂移层的截面结构示意图；

[0047] 图4为本发明实施例提供的一种4H‑SiC侧栅集成SBD MOSFET器件的基区的截面结构示意图；

[0048] 图5为本发明实施例提供的一种4H‑SiC侧栅集成SBD MOSFET器件的第一源区和第二源区的截面结构示意图；

[0049] 图6为本发明实施例提供的一种4H‑SiC侧栅集成SBD MOSFET器件的沟槽的截面结构示意图；

[0050] 图7为本发明实施例提供的一种4H‑SiC侧栅集成SBD MOSFET器件的掩蔽层的截面结构示意图；

[0051] 图8为本发明实施例提供的一种4H‑SiC侧栅集成SBD MOSFET器件的第一源极的部分结构的截面结构示意图；

[0052] 图9为本发明实施例提供的一种4H‑SiC侧栅集成SBD MOSFET器件的肖特基电极和第一源极的截面结构示意图；

[0053] 图10为本发明实施例提供的一种4H‑SiC侧栅集成SBD MOSFET器件的第一源极的截面结构示意图；

[0054] 图11为本发明实施例提供的一种4H‑SiC侧栅集成SBD MOSFET器件的栅介质层的截面结构示意图；

[0055] 图12为本发明实施例提供的一种4H‑SiC侧栅集成SBD MOSFET器件的多晶硅栅层的结构示意图。

具体实施方式

[0056] 下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

[0057] 需要说明的是，本实施例中提到的“上”“下”“左”“右”为该MOSFET器件结构处于图示状态时的位置关系，“长”为该MOSFET器件结构处于图示状态时的横向尺寸，“厚”为该
MOSFET器件结构处于图示状态时的纵向尺寸。

[0058] 实施例一

[0059] 请参见图1，图1为本发明实施例提供的一种4H‑SiC侧栅集成SBD MOSFET器件的截面结构示意图；

[0060] 一种4H‑SiC侧栅集成SBD MOSFET器件，包括：

[0061] 衬底层101；

[0062] 漂移层102，位于衬底层101的上表面；

[0063] 掩蔽层103，位于漂移层102的第一区域的上表面；

[0064] 基区104，位于漂移层102的第二区域的上表面；

[0065] 肖特基电极105，位于掩蔽层103的第一区域的上表面；

[0066] 第一源极106，位于掩蔽层103的第二区域的上表面和肖特基电极105的上表面；

[0067] 栅介质层107，位于掩蔽层103欧姆接触第二源极的上表面、掩蔽层103的第三区域的上表面以及漂移层102的第三区域的上表面；

[0068] 多晶硅栅层108，位于栅介质层107的内表面；

[0069] 第一源区109，位于基区104的预设区域的上表面；

[0070] 第二源区110，位于基区104的其余区域的上表面；

[0071] 第二源极111，位于第一源区109和第二源区110的上表面；

[0072] 栅极112，位于多晶硅栅层108的上表面；

[0073] 漏极113，位于衬底层101的下表面。

[0074] 进一步地，该衬底层101为N型掺杂的4H‑SiC衬底，该衬底层101的掺杂元素为P元18 20 3
素或者N元素，P元素或者N元素的掺杂浓度均为5×10 ～1×10 /cm ，高掺杂的衬底层101
可以减少MOSFET器件的导通电阻，从而改善器件的性能。

[0075] 在一个具体实施例中，衬底层101的厚度为2～5μm。

[0076] 进一步地，漂移层102为N‑型4H‑SiC漂移层102，掺杂元素为P元素或者N元素，N‑型15 16 3
漂移层102掺杂P元素或者N元素的掺杂浓度均为1×10 ～1×10 /cm。该漂移层102主要是
为了反向截至工作下承担漏极电压，防止器件被击穿。

[0077] 在一个具体实施例中，该漂移层102的厚度为8～10μm。合适的漂移层102厚度可以增大器件的导通电阻和击穿电压，使得器件的耐压性能增强。

[0078] 进一步地，掩蔽层103为P+型掩蔽层103，掺杂元素为B元素或者Al元素，该P+型掩蔽层103为高斯掺杂，底部为高掺杂浓度，顶部为低掺杂浓度，该P+型掩蔽层103底部的掺杂
18 18 3 17 17 3
浓度为1×10 ～5×10 /cm ；其顶部的掺杂浓度为1×10 ～5×10 /cm ；底部高掺杂浓度
保证了器件的击穿特性，顶部低掺杂浓度减小了P+型掩蔽层103对器件的导通特性影响，该
P+型掩蔽层103位于槽栅结构(也就是栅介质层107和多晶硅栅层108组成的结构)的下表
面，从而改变了槽栅拐角处的电场分布，降低了器件槽栅拐角处的电场集中，提高了器件的
击穿电压，提高了器件的可靠性。

[0079] 进一步地，基区104为P型4H‑SiC基区104，该P型基区104的掺杂元素为B元素或者17 17 3
Al元素；基区104掺杂B元素或者Al元素的掺杂浓度为1×10 ～3×10 /cm ，掺杂浓度过高，
器件阈值电压会增高，栅充电速度降低，对器件栅极驱动电路要求增大，掺杂浓度过低，器
17
件阈值电压会偏低，容易导致器件栅极驱动电路误开启，因此，在掺杂浓度为1×10 ～3×
17 3
10 /cm内的浓度，会使器件阈值电压保持在正常的范围内，不会造成不必要的麻烦。

[0080] 在一个具体实施例中，基区104的厚度为1～1.5μm，如图1所述的截面图中，该MOSFET器件的P型基区104有两个，分别位于栅介质层107的两侧。

[0081] 进一步地，肖特基电极105为厚度为300nm～500nm的Ti金属；由于Ti金属与N型的漂移层102接触，形成了肖特基接触(SBD)，该肖特基电极105的势垒高度为0.5～2V；该肖特
基电极105位于掩蔽层103的第一区域的上表面，沟槽和漂移层102之间的区域。由于正常的
PN结二极管是少子导电，PN结由导通转为截止时，少子复合会导致器件内部缺陷延伸，导致
器件导通电阻增大，这种效应称为双极退化效应，而肖特基二极管是多子导电，不存在少子
复合，也就不存双极退化效应，并且，PN结截止的时候，扩散的少子要通过复合或者反向输
运恢复至平衡态，反向输运需要一定的时间，而肖特基是多子导电，反向恢复很小，比PN结
要更快实现关断，从而增大了器件的开关速度；此外，SiC PN结正常开启时，电压为3V左右，
而肖特基结可以控制开启电压为1.5V左右，降低了二极管导通电压，即降低了MOSFET器件
的二极管工作模式下的功耗；

[0082] 进一步地，第一源极106为Ti金属，位于掩蔽层103的第二区域的上表面和肖特基电极105的上表面；该第一源极106分为两部分，一部分位于掩蔽层103的第二区域的上表
面，厚度为300～500nm；另一部分位于肖特基电极105的上表面，栅介质层107的右侧与基区
104、第二源区110之间的区域。

[0083] 进一步地，栅介质层107位于第一源极106的上表面、掩蔽层103的第三区域的上表面以及漂移层102的第三区域的上表面，该栅介质层107的材料为SiO2，其左侧的厚度为50
～60nm，右侧的厚度为0.5～1μm，该栅介质层107用于形成导电沟道。

[0084] 需要说明的是，掩蔽层103的第一区域、掩蔽层103的第二区域以及掩蔽层103的第三区域形成了掩蔽层103的整个上表面；漂移层102的第一区域、漂移层102的第二区域以及
漂移层102的第三区域形成了漂移层102的整个上表面。

[0085] 进一步地，多晶硅栅层108位于栅介质层107的内表面，该多晶硅栅层108充满整个19
栅介质层107的内部区域，该多晶硅栅为P型掺杂，掺杂元素为B元素，掺杂浓度为1×10 ～1
20 3
×10 /cm。

[0086] 进一步地，第一源区109为P+型源区，该P+型源区的材料为4H‑SiC材料，该P+型源19 20 3
区的掺杂元素为B元素或者Al元素，掺杂浓度为1×10 ～1×10 /cm。

[0087] 在一个具体实施例中，该第一源区109的长度为0.25～1μm，厚度为0.25～1μm，该第一源区109用于将基区104连接至第二源极111。

[0088] 进一步地，第二源区110为N+型源区，该N+型源区的材料为4H‑SiC，该N+型源区的19 20 3
掺杂元素为P元素或者N元素，掺杂浓度为1×10 ～1×10 /cm。

[0089] 在一个具体实施例中，该第二源区110的长度为0.25～1μm，厚度为0.25～1μm。该第二源区110用于收集电流并传导至第二源极111。

[0090] 进一步地，第二源极111为Ni/Ti/Al叠层金属材料制备而成，其中，Ni金属的厚度为100～500nm，Ti金属的厚度为300～500nm，Al金属的厚度为2～5μm。

[0091] 进一步地，栅极112为厚度为2～5μm的Al金属制备而成。

[0092] 进一步地，漏极113为Ni/Ti/Ni/Ag叠层金属材料，其中，最下层的Ni金属的厚度为100～500nm，位于Ni金属上面的Ti/Ni/Ag叠层金属的厚度为2～5μm。

[0093] 请参见图2，图2为本发明实施例提供的一种4H‑SiC侧栅集成SBD MOSFET器件的制备方法的流程示意图；本发明的另一个实施例还提出了一种4H‑SiC侧栅集成SBD MOSFET器
件的制备方法，包括以下步骤：

[0094] 步骤1：选取4H‑SiC衬底层101，在衬底层101的上表面生长漂移层102。

[0095] 请参见图3，图3为本发明实施例提供的一种4H‑SiC侧栅集成SBD MOSFET器件的漂移层的截面结构示意图；利用外延生长工艺，在衬底层101的上表面外延生长N‑型漂移层
102，该漂移层102的厚度为8～10μm，掺杂元素为P元素或者N元素，N‑型漂移层102掺杂P元
15 16 3
素或者N元素的掺杂浓度均为1×10 ～1×10 /cm。

[0096] 步骤2：在漂移层102的上表面生长基区104。

[0097] 请参见图4，图4为本发明实施例提供的一种4H‑SiC侧栅集成SBD MOSFET器件的基区的截面结构示意图；利用外延生长工艺，在漂移层102的上表面外延生长P型基区104，该P
17
型基区104的厚度为1.0～1.5μm，掺杂元素为B元素或者Al元素，掺杂浓度均为1×10 ～3×
17 3
10 /cm。

[0098] 步骤3：在基区104的预设区域生长第一源区109。

[0099] 请参见图5，图5为本发明实施例提供的一种4H‑SiC侧栅集成SBD MOSFET器件的第一源区和第二源区的截面结构示意图；利用外延生长工艺或者离子注入工艺，在P型基区
104的预设区域生长P+型源区109，该P+型源区109的掺杂元素为B元素或者Al元素，掺杂浓
19 20 3
度为1×10 ～1×10 /cm。

[0100] 步骤4：在基区104的其余区域生长第二源区110。

[0101] 利用外延生长工艺或者离子注入工艺，在P型基区104的其余区域生长N+型源区19 20 3
110，该N+型源区110的掺杂元素为P元素或者N元素，掺杂浓度为1×10 ～1×10 /cm。

[0102] 步骤5：刻蚀第二源区110，直到漂移层102中，形成沟槽。

[0103] 请参见图6，图6为本发明实施例提供的一种4H‑SiC侧栅集成SBD MOSFET器件的沟槽的截面结构示意图；向下刻蚀第二源区110，一直刻蚀到漂移层102，如图所示，形成沟槽，
该沟槽的长度为1～4μm，深度为2～5μm；刻蚀完第二源区110后，基区104变成了两部分，分
别位于沟槽的左右两侧。

[0104] 步骤6：在沟槽底部的部分区域通过离子注入，形成掩蔽层103。

[0105] 请参见图7，图7为本发明实施例提供的一种4H‑SiC侧栅集成SBD MOSFET器件的掩蔽层的截面结构示意图；采用离子注入工艺，在沟槽底部的部分区域形成P+型掩蔽层103，
其掺杂元素为B元素或Al元素，采用高斯掺杂形成浓度不同的掩蔽层103，其底部的掺杂浓
18 18 3 17 17 3
度为1×10 ～5×10 /cm；其顶部的掺杂浓度为1×10 ～5×10 /cm。

[0106] 步骤7：在掩蔽层103的部分区域的上表面以及沟槽侧壁制备形成第一源极106和肖特基电极105。

[0107] 步骤8：在第一源区109和第二源区110的上表面制备形成第二源极111。

[0108] 需要说明的是，在制备第一源极106、第二源极111和肖特基电极105时，是交替进行制备的，该制备工艺如下：

[0109] 请参见图8，图8为本发明实施例提供的一种4H‑SiC侧栅集成SBD MOSFET器件的第一源极的部分结构的截面结构示意图；在第一源区109和第二源区110的上表面淀积一层厚
度为100～500nm的Ni金属，然后退火。

[0110] 请参见图9，图9为本发明实施例提供的一种4H‑SiC侧栅集成SBD MOSFET器件的肖特基电极和第一源极的截面结构示意图；在掩蔽层103的部分区域、槽栅侧壁、Ni金属的上
表面淀积一层厚度为300～500nm的Ti金属；此时，与P+型掩蔽层103相接触的Ti金属形成第
一源极106，与N‑型漂移层102相接触的Ti金属形成肖特基电极105。

[0111] 请参见图10，图10为本发明实施例提供的一种4H‑SiC侧栅集成SBD MOSFET器件的第一源极的截面结构示意图；在第一源区109和第二源区110的上表面的Ti金属表面淀积一
层厚度为2～5μm的Al金属，从而在第一源区109和第二源区110上表面形成第二源极111。

[0112] 步骤9：在沟槽中淀积形成栅介质层107。

[0113] 请参见图11，图11为本发明实施例提供的一种4H‑SiC侧栅集成SBD MOSFET器件的栅介质层的截面结构示意图；在沟槽内淀积栅介质层107，该栅介质层107充满整个沟槽，该
栅介质层107为二氧化硅介质层，用于隔离多晶硅栅层108与导电沟道以及多晶硅栅层108
与第一源极106和第二源极111。

[0114] 步骤10：刻蚀栅介质层107，并在被刻蚀后的区域内淀积形成多晶硅栅层108。

[0115] 请参见图12，图12为本发明实施例提供的一种4H‑SiC侧栅集成SBD MOSFET器件的多晶硅栅层的结构示意图；对栅介质层107进行刻蚀，并使刻蚀后的栅介质层107的右侧侧
壁厚度为0.5～1μm，左侧侧壁厚度为50～60；刻蚀完成后，在被刻蚀掉的区域内淀积形成B
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元素掺杂的P型多晶硅栅层108，掺杂浓度为1×10 ～1×10 /cm。

[0116] 步骤11：在多晶硅栅层108的上表面制备形成栅极112；在衬底层101的下表面制备形成漏极113。

[0117] 在多晶硅栅层108的上表面淀积厚度为2～5μm的Al金属，形成栅极112；

[0118] 在衬底层101的下表面先淀积一层厚度为100～500nm的Ni金属，在Ni金属的下表面淀积厚度为2～5μm的Ti/Ni/Ag叠层金属，形成漏极113。

[0119] 本发明实施例通过这种方法制备的MOSFET器件，通过在槽栅底部一侧增加P+型掩蔽层结构，并将其通过槽栅侧壁引线连接至源电极，在不增大器件元胞面积的情况下，降低
了槽栅拐角电场聚集，提高了器件的击穿电压。

[0120] 此外，本发明实施例通过P+型掩蔽层结构，减小了栅漏之间的电容耦合，减小了器件开关过程中的米勒平台，增大了器件的开关速度，减小了能量损耗，降低了器件的高频工
作下的散热要求。

[0121] 此外，本发明实施例通过P+型掩蔽层结构顶部低掺杂浓度，减小掩蔽层对器件导通特性的影响，并且通过深P+掩蔽层底部高掺杂浓度提高器件的击穿电压。

[0122] 此外，本发明实施例通过在槽栅结构侧壁形成SBD二极管，消除了双极退化效应，减小器件二极管工作模式下开启电压，增大了器件的开关速度，降低了器件的开关功耗，减
小器件的反向恢复电荷量，极大的提升了器件性能。

[0123] 此外，本发明实施例与传统的槽栅MOSFET结构相比，通过在槽栅侧壁集成肖特基势垒二极管(SBD)，在不增加额外的面积的情况下，提高了器件的可靠性，提高了器件的开
关速度，降低了开关功耗。

[0124] 在本发明的描述中，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第
二”、“第三”的特征可以明示或者隐含地包括一个或者更多个该特征。

[0125] 以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在
不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的
保护范围。