一种半导体器件及其制造方法

摘要

本发明提出一种半导体器件及其制造方法，包括：提供一衬底，所述衬底中至少包括下拉区和通道区，所述下拉区的宽度等于所述通道区的宽度；形成栅极氧化层于所述衬底上，所述栅极氧化层覆盖所述下拉区和所述通道区；形成多晶硅层于所述栅极氧化层上；形成图案化的光阻层于所述多晶硅层上，所述图案化的光阻层暴露出所述下拉区上的所述多晶硅层；对暴露出的所述多晶硅层进行离子掺杂，并移除所述图案化的光阻层；对所述多晶硅层和所述栅极氧化层进行刻蚀，以在所述下拉区上形成下拉栅极结构，以及在所述通道区上形成通道栅极结构。本发明提出的半导体器件的制造方法可以提高半导体器件的性能。

权利要求

1.一种半导体器件的制造方法，其特征在于，包括：

提供一衬底，所述衬底中至少包括下拉区和通道区，所述下拉区的宽度等于所述通道区的宽度；

形成栅极氧化层于所述衬底上，所述栅极氧化层覆盖所述下拉区和所述通道区；

形成多晶硅层于所述栅极氧化层上；

形成图案化的光阻层于所述多晶硅层上，所述图案化的光阻层暴露出所述下拉区上的所述多晶硅层；

对暴露出的所述多晶硅层进行离子掺杂，并移除所述图案化的光阻层；

对所述多晶硅层和所述栅极氧化层进行刻蚀，以在所述下拉区上形成下拉栅极结构，以及在所述通道区上形成通道栅极结构；

对位于所述下拉栅极结构两侧的所述下拉区，位于所述通道栅极结构两侧的所述通道区进行离子掺杂，以分别在所述下拉栅极结构的两侧，所述通道栅极结构的两侧形成轻型掺杂区；

分别形成源极和漏极于所述下拉区以及所述通道区中，且所述下拉区中的所述漏极与所述通道区中的所述漏极接触。

2.根据权利要求1所述的制造方法，其特征在于，所述下拉区和所述通道区中包括P型沟道，所述P型沟道接近所述衬底的表面。

3.根据权利要求1所述的制造方法，其特征在于，对暴露出的所述多晶硅层进行N型离子掺杂。

4.根据权利要求1所述的制造方法，其特征在于，通过干法刻蚀对所述多晶硅层和所述栅极氧化层进行刻蚀，以形成所述下拉栅极结构和所述通道栅极结构，其中，所述下拉栅极结构和所述通道栅极结构均包括栅极介质层和栅电极层，其中，所述多晶硅层经过所述干法刻蚀之后形成所述栅电极层，所述栅极氧化层经过所述干法刻蚀之后形成所述栅极介质层。

5.根据权利要求4所述的制造方法，其特征在于，所述下拉栅极结构中所述栅电极层的离子掺杂浓度大于所述通道栅极结构中所述栅电极层的离子掺杂浓度。

6.根据权利要求1所述的制造方法，其特征在于，在形成所述轻型掺杂区之后，在形成所述源极和所述漏极之前，还在所述下拉栅极结构，所述通道栅极结构的两侧形成侧墙结构，形成所述侧墙结构的步骤包括：形成氮化层于所述衬底上，所述氮化层覆盖所述下拉栅极结构和所述通道栅极结构；

对所述氮化层进行刻蚀，以分别在所述下拉栅极结构，所述通道栅极结构的两侧形成所述侧墙结构。

7.根据权利要求1所述的制造方法，其特征在于，形成所述轻型掺杂区的离子掺杂能量大于形成所述源极或所述漏极的离子掺杂能量。

8.根据权利要求1所述的制造方法，其特征在于，还包括在所述下拉栅极结构、所述通道栅极结构、所述源极和所述漏极的顶部形成接触电极层。

9.根据权利要求1所述的制造方法，其特征在于，所述衬底还包括上拉区，在所述上拉区上形成上拉栅极结构，以及在所述上拉栅极结构两侧的所述上拉区中形成所述源极和所述漏极。

10.根据权利要求1-9任一所述的制造方法形成的半导体器件，其特征在于，包括：第一反相器，包括第一上拉晶体管和第一下拉晶体管；

第二反相器，所述第二反相器与所述第一反相器交互耦合连接，所述第二反相器包括第二上拉晶体管和第二下拉晶体管；

第一通道晶体管，连接所述第一反相器；

第二通道晶体管，连接所述第二反相器；

其中，所述第一下拉晶体管包括第一下拉区和第一下拉栅极结构，所述第二下拉晶体管包括第二下拉区和第二下拉栅极结构，所述第一通道晶体管包括第一通道区和第一通道栅极结构，所述第二通道晶体管包括第二通道区和第二通道栅极结构；

其中，所述第一下拉区的宽度等于所述第一通道区的宽度，所述第二下拉区的宽度等于所述第二通道区的宽度；

其中，所述第一下拉栅极结构中栅电极层的离子掺杂浓度大于所述第一通道栅极结构中栅电极层的离子掺杂浓度，所述第二下拉栅极结构中栅电极层的离子掺杂浓度大于所述第二通道栅极结构中栅电极层的离子掺杂浓度。

说明书

一种半导体器件及其制造方法

技术领域

[0001] 本发明涉及半导体技术领域，特别涉及一种半导体器件及其制造方法。

背景技术

[0002] 静态随机存取存储器（SRAM，Static Random Access Memory）是在Logic电路中非常通用的一种嵌入式存储器，由于其高密度模式，集成电路的良率很大程度上受制于嵌入式存储器性能。目前，最常见的静态随机存取存储器单元是6T结构。

[0003] 考量6T静态随机存取存储器单元稳定性的关键指标是静态噪声冗余或静态噪声容限 (SNM，Static Noise Margin)，通常将静态噪声容限定义为下拉晶体管的工作电流与通道晶体管工作电流的比值，为提高静态噪声容限通常将下拉晶体管中有源区的宽度设计成大于通道晶体管中有源区的宽度，但是在实际制造过程中，由于光刻和刻蚀工艺能力的限制，通道晶体管中有源区的形状容易发生畸变，造成第一通道晶体管与第二通道晶体管之间的不匹配，因此导致静态噪声容限降低，从而导致静态随机存取存储器的性能降低。

发明内容

[0004] 鉴于上述现有技术的缺陷，本发明提出一种半导体器件及其制造方法，避免制程中对通道晶体管中有源区的影响，且可以提高静态噪声容限，提高半导体器件的性能。

[0005] 为实现上述目的及其他目的，本发明提出一种半导体器件的制造方法，包括：

[0006] 提供一衬底，所述衬底中至少包括下拉区和通道区，所述下拉区的宽度等于所述通道区的宽度；

[0007] 形成栅极氧化层于所述衬底上，所述栅极氧化层覆盖所述下拉区和所述通道区；

[0008] 形成多晶硅层于所述栅极氧化层上；

[0009] 形成图案化的光阻层于所述多晶硅层上，所述图案化的光阻层暴露出所述下拉区上的所述多晶硅层；

[0010] 对暴露出的所述多晶硅层进行离子掺杂，并移除所述图案化的光阻层；

[0011] 对所述多晶硅层和所述栅极氧化层进行刻蚀，以在所述下拉区上形成下拉栅极结构，以及在所述通道区上形成通道栅极结构；

[0012] 对位于所述下拉栅极结构两侧的所述下拉区，位于所述通道栅极结构两侧的所述通道区进行离子掺杂，以分别在所述下拉栅极结构的两侧，所述通道栅极结构的两侧形成轻型掺杂区；

[0013] 分别形成源极和漏极于所述下拉区以及所述通道区中，且所述下拉区中的所述漏极与所述通道区中的所述漏极连接。

[0014] 进一步地，所述下拉区和所述通道区中包括P型沟道，所述P型沟道接近所述衬底的表面。

[0015] 进一步地，对暴露出的所述多晶层进行N型离子掺杂。

[0016] 进一步地，所述多晶硅层的厚度大于所述栅极氧化层的厚度。

[0017] 进一步地，通过干法刻蚀对所述多晶硅层和所述栅极氧化层进行刻蚀，以形成所述下拉栅极结构和所述通道栅极结构，其中，所述下拉栅极结构和所述通道栅极结构均包括栅极介质层和栅电极层。

[0018] 进一步地，所述下拉栅极结构中所述栅电极层的离子掺杂浓度大于所述通道栅极结构中所述栅电极层的离子掺杂浓度。

[0019] 进一步地，在形成所述源极和所述漏极之前，还在所述下拉栅极结构，所述通道栅极结构的两侧形成侧墙结构，形成所述侧墙结构的步骤包括：

[0020] 形成氮化层于所述衬底上，所述氮化层覆盖所述下拉栅极结构和所述通道栅极结构；

[0021] 对所述氮化层进行刻蚀，以在所述下拉栅极结构，所述通道栅极结构的两侧形成所述侧墙结构。

[0022] 进一步地，形成所述轻型掺杂区的离子掺杂能量大于形成所述源极或所述漏极的离子掺杂能量。

[0023] 进一步地，还包括在所述下拉栅极结构、所述通道栅极结构、所述源极和所述漏极的顶部形成接触电极层。

[0024] 进一步地，所述衬底还包括上拉区，在所述上拉区上形成上拉栅极结构，以及在所述上拉栅极结构两侧的所述上拉区中形成所述源极和所述漏极。

[0025] 进一步地，还包括在所述下拉栅极结构，所述通道栅极结构和所述上拉栅极结构上形成应力膜层。

[0026] 进一步地，本发明还提出一种半导体器件，包括：

[0027] 第一反相器，包括第一上拉晶体管和第一下拉晶体管；

[0028] 第二反相器，所述第二反相器与所述第一反相器交互耦合连接，所述第二反相器包括第二上拉晶体管和第二下拉晶体管，

[0029] 第一通道晶体管，连接所述第一反相器；

[0030] 第二通道晶体管，连接所述第二反相器；

[0031] 其中，所述第一下拉晶体管包括第一下拉区和第一下拉栅极结构，所述第二下拉晶体管包括第二下拉区和第二下拉栅极结构，所述第一通道晶体管包括第一通道区和第一通道栅极结构，所述第二通道晶体管包括第二通道区和第二通道栅极结构；

[0032] 其中，所述第一下拉区的宽度等于所述第一通道区的宽度，所述第二下拉区的宽度等于所述第二通道区的宽度；

[0033] 其中，所述第一下拉栅极结构中栅电极层的离子掺杂浓度大于所述第一通道栅极结构中栅电极层的离子掺杂浓度，所述第二下拉栅极结构中栅电极层的离子掺杂浓度大于所述第二通道栅极结构中栅电极层的离子掺杂浓度。

[0034] 综上所述，本发明提出一种半导体器件及其制造方法，本发明首先在衬底中形成下拉区和通道区，且下拉区的宽度等于通道区的宽度，然后在衬底上形成栅极氧化层和多晶硅层，并对下拉区上的多晶硅层进行离子掺杂，不对通道区上的多晶硅层进行离子掺杂，然后在对多晶硅层和栅极氧化层进行刻蚀，多晶硅层变成栅电极层，栅极氧化层变成栅极介质层，从而在下拉区上形成下拉栅极结构，在通道区上形成通道栅极结构，然后在下拉区和通道区中形成源极和漏极。本发明可以将下拉栅极结构，位于下拉区中的源极和漏极定义为下拉晶体管，将通道栅极结构，位于通道区中的源极和漏极定义为通道晶体管，由于下拉区的宽度等于通道区的宽度，因此静态噪声容限会降低，但是本发明将下拉栅极结构中栅电极层的离子掺杂浓度大于通道栅极结构中栅电极层的离子掺杂浓度，因此下拉晶体管可以获得更高的工作电流，因此静态噪声容限会得到提高，因此可以提高半导体器件的性能。同时由于下拉区的宽度等于通道区的宽度，因此在制造上会更加简单，且通道晶体管的有源区形状不会发生畸变，从而保证第一通道晶体管与第二通道晶体管之间良好的匹配。

附图说明

[0035] 图1：本实施例中半导体器件的电路图。

[0036] 图2：本实施例中半导体器件的版图。

[0037] 图3：本实施例中半导体器件的制造方法流程图。

[0038] 图4：步骤S1中图2在A-A方向的剖面图。

[0039] 图5：步骤S1中图2在B-B方向的剖面图。

[0040] 图6：步骤S2中图2在A-A方向的剖面图。

[0041] 图7：步骤S2中图2在B-B方向的剖面图。

[0042] 图8：步骤S3中图2在A-A方向的剖面图。

[0043] 图9：步骤S3中图2在B-B方向的剖面图。

[0044] 图10：步骤S4中图2在A-A方向的剖面图。

[0045] 图11：步骤S5中图2在A-A方向的剖面图。

[0046] 图12：步骤S5中图2在B-B方向的剖面图。

[0047] 图13：步骤S6中图2在A-A方向的剖面图。

[0048] 图14：步骤S6中图2在B-B方向的剖面图。

[0049] 图15：步骤S7中图2在A-A方向的剖面图。

[0050] 图16：步骤S7中图2在B-B方向的剖面图。

[0051] 图17：步骤S7中图2在A-A方向的另一剖面图。

[0052] 图18：步骤S7中图2在B-B方向的另一剖面图。

[0053] 图19：步骤S8中图2在A-A方向的剖面图。

[0054] 图20：步骤S8中图2在B-B方向的剖面图。

[0055] 图21：步骤S9中图2在A-A方向的剖面图。

[0056] 图22：步骤S9中图2在B-B方向的剖面图。

[0057] 符号说明

[0058] INV1：第一反相器，INV2：第二反相器，PU1：第一上拉晶体管，PU2：第二上拉晶体管，PD1：第一下拉晶体管，PD2：第二下拉晶体管，PG1：第一通道晶体管，PG2：第二通道晶体管，WL：字线，BL，BLB：位线，10：第一下拉晶体管，10D：第一下拉漏极，10S：第一下拉源极，10G：第一下拉栅极，11：第一通道晶体管，11D：第一通道漏极，11S：第一通道源极，11G：第一通道栅极，12：第一上拉晶体管，12D：第一上拉漏极，12S：第一上拉源极，12G：第一上拉栅极，13：第二上拉晶体管，13D：第二上拉漏极，13S：第二上拉源极，13G：第二上拉栅极，14：第二下拉晶体管，14D：第二下拉漏极，14S：第二下拉源极，14G：第二下拉栅极，15：第二通道晶体管，15D：第二通道漏极，15S：第二通道源极，15G：第二通道栅极，16：接触电极，WPG1：第一通道晶体管的宽度，WPG2：第二通道晶体管的宽度，WPD1：第一下拉晶体管的宽度，WPD2：第二下拉晶体管的宽度，101：衬底，102：第一有源区，103：第二有源区，104：第三有源区，105：
栅极氧化层，106：多晶硅层，107：图案化的光阻层，1061：栅电极层，1051：栅极介质层，108：
下拉栅极结构，109：通道栅极结构，110：上拉栅极结构，111：轻型掺杂区，112：侧墙介质层，
113：侧墙结构，114：源极，115：漏极，116：接触电极层。

具体实施方式

[0059] 以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

[0060] 需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

[0061] 如图1所示，图1显示为静态随机存取存储器的电路图。该静态随机存取存储器包括第一上拉晶体管（Pull-Up transistor）PU1、第二上拉晶体管PU2、第一下拉晶体管(Pull-Down  transistor)PD1、第二下拉晶体管PD2、第一通道晶体管(Pass Gate transistor)PG1和第二通道晶体管PG2。第一上拉晶体管PU1和第一下拉晶体管PD1形成第一反相器INV1，第二上拉晶体管PU2和第二下拉晶体管PD2形成第二反相器INV2。第一反相器INV1因应于第二通道晶体管PG2的运作而选择性启动。第二反相器INV2因应于第一通道晶体管PG1的运作而选择性启动。第一反相器INV1和第二反相器INV2呈交互耦合连接，即第一反相器INV1的输出端Q1连接至第二反相器INV2的输入端，而第二反相器INV2的输出端Q2则连接至第一反相器INV1的输入端。

[0062] 如图1所示，第一通道晶体管PG1的漏极耦接于第一反相器的输出端Q1，第一通道晶体管PG1的源极耦接于位线BL。第二通道晶体管PG2的漏极耦接于第二反相器的输出端Q2，第二通道晶体管 PG2的源极耦接于位线BLB。第一通道晶体管PG1与第二通道晶体管PG2耦接于字符线WL。

[0063] 如图1所示，第一上拉晶体管PU1与第二上拉晶体管PU2的源极耦接至电压端VDD。第一下拉晶体管PD1与第二下拉晶体管PD2的源极耦接至电压端GND。第一通道晶体管PG1与第二通道晶体管PG2例如是N型金属氧化物半导体晶体管，而第一上拉晶体管PU1与第二上拉晶体管PU2例如是P型金属氧化物半导体晶体管。第一下拉晶体管PD1与第二下拉晶体管PD2例如是N型金属氧化物半导体晶体管；也就是说第一反相器与第二反相器可以是互补式金属氧化物半导体晶体管。所述P型金属氧化物半导体晶体管和所述N型金属氧化物半导体晶体管可以采用鳍式场效应晶体管。

[0064] 如图1-图2所示，图2显示为静态随机存取存储器的版图，具体地，第一下拉晶体管10，第一通道晶体管11，第一上拉晶体管12，第二上拉晶体管13，第二下拉晶体管14和第二通道晶体管15均位于衬底上。从图2中可以看出，第一下拉晶体管10，第一通道晶体管11，第一上拉晶体管12，第二上拉晶体管13，第二下拉晶体管14和第二通道晶体管15均包括源极，漏极和栅极结构。例如以第一下拉晶体管10为例进行说明。第一下拉晶体管10包括第一下拉源极10S，第一下拉漏极10D和第一下拉栅极结构10G。第一下拉源极10S和第一下拉漏极
10D位于第一下拉栅极结构10G的两侧。第一下拉源极10S和第一下拉漏极10D均位于衬底的下拉区中，第一下拉栅极结构10G位于下拉区上，所述下拉区为在衬底中的有源区。

[0065] 如图2所示，第一下拉晶体管10中的第一下拉漏极10D与第一通道晶体管11中的第一通道漏极11D连接。第一通道漏极11D，第一通道源极11S分别位于第一通道栅极结构11G的两侧，第一通道漏极11D，第一通道源极11S均位于衬底的通道区中，第一通道栅极结构11G位于通道区上，所述通道区为在衬底中的有源区。从图2中可以看出，第一下拉晶体管10的宽度WPD1等于第一通道晶体管11的宽度WPG1，也就是下拉区的宽度等于通道区的宽度，当然，也可以理解为第一下拉源极10S沿第一下拉栅极结构10G延伸方向的宽度等于第一通道源极11S沿第一通道拉栅极结构11G延伸方向的宽度。在本实施例中，由于第一下拉晶体管10的宽度WPD1等于第一通道晶体管11的宽度WPG1，因此静态噪声容限会降低，但是结合后面对第一下拉晶体管10和第一通道晶体管11制作工艺上的改进，最终可以提高静态噪声容限。同时第一下拉晶体管10的宽度WPD1等于第一通道晶体管11的宽度WPG1，可以避免制作过程中通道晶体管中有源区宽度的畸变，从而保证第一通道晶体管11与第二通道晶体管
15之间的良好匹配。

[0066] 如图2所示，在本实施例中，在第一下拉晶体管10和第一通道晶体管11之间还具有接触电极16，接触电极16例如位于第一下拉漏极10D和第一通道漏极11D上。同时在第一上拉晶体管12的第一上拉漏极12D通过接触电极16与第二上拉晶体管13的第二上拉栅极结构13G连接。在本实施例中，第二下拉晶体管14和第一下拉晶体管10的结构相同，第二通道晶体管15与第一通道晶体管11的结构相同，第一上拉晶体管12和第二上拉晶体管13的结构相同。第二下拉晶体管14的宽度WPD2等于第二通道晶体管15的宽度WPG2。

[0067] 如图3所示，本实施例提出一种半导体器件的制造方法，该制造方法可以用于制造静态随机存取存储器，该制造方法包括：

[0068] S1：提供一衬底，所述衬底中至少包括下拉区，通道区和上拉区，其中，所述下拉区的宽度等于所述通道区的宽度；

[0069] S2：形成栅极氧化层和多晶硅层于所述衬底上，所述多晶硅层位于所述栅极氧化层上，所述栅极氧化层覆盖所述下拉区，所述通道区和所述上拉区；

[0070] S3：形成图案化的光阻层于所述多晶硅层上，所述图案化的光阻层暴露出所述下拉区；

[0071] S4：对暴露出的所述多晶硅层进行离子掺杂，并移除所述图案化的光阻层；

[0072] S5：对所述多晶硅层和所述栅极氧化层进行刻蚀，以在所述下拉区上形成下拉栅极结构、在所述通道区上形成通道栅极结构、以及在所述上拉区上形成上拉栅极结构；

[0073] S6：分别在所述下拉区，所述通道区和所述上拉区中形成轻型掺杂区；

[0074] S7：分别在所述下拉栅极结构，所述通道栅极结构和所述上拉栅极结构的两侧形成侧墙结构；

[0075] S8：分别在所述下拉区，所述通道区和所述上拉区中形成源极和漏极；

[0076] S9：分别在所述上拉栅极结构，所述通道栅极结构，所述下拉栅极结构，所述源极和所述漏极的顶部形成接触电极层。

[0077] 如图4-图5所示，在步骤S1中，图4显示为图2在A-A方向的剖面图，图5显示为图2在B-B方向的剖面图。首先提供一衬底101，然后在衬底101中定义出多个有源区，例如第一有源区102，第二有源区103和第三有源区104。其中，第一有源区102和第二有源区103相邻，第一有源区102或第二有源区103与第三有源区104可以通过浅沟槽隔离结构隔开。所述衬底101的材料可以包括但不仅限于单晶或多晶半导体材料，衬底101还可以包括本征单晶硅衬底或掺杂的硅衬底；衬底101包括第一掺杂类型的衬底，所述第一掺杂类型可以为P型，也可以为N型，本实施例中仅以所述第一掺杂类型为P型作为示例，即本实施例中，所述衬底101仅以P型衬底作为示例。

[0078] 如图4-图5所示，在定义出第一有源区102，第二有源区103和第三有源区104之后，通过离子注入工艺对第一有源区102，第二有源区103和第三有源区104进行阱掺杂和沟道掺杂。本实施例对第一有源区102，第二有源区103首先进行P型离子掺杂，掺杂离子例如为B；对第三有源区104进行N型离子掺杂，掺杂离子例如为P；因此第一有源区102和第二有源区103定义为P阱，第三有源区104定义为N阱。然后在对第一有源区102和第二有源区103进行P型离子掺杂，掺杂离子例如为B，然后对第三有源区104进行N型离子掺杂，掺杂离子例如为As，从而在第一有源区102和第二有源区103接近衬底101的表面上形成P型沟道，在第三有源区104接近衬底101的表面上形成N型沟道。由于沟道掺杂的掺杂能量小于阱掺杂的掺杂能量，因此形成的P型沟道和N型沟道均接近衬底101的表面。经过阱掺杂和沟道掺杂之后，本实施例将第一有源区102定义为下拉区，将第二有源区103定义为通道区，将第三有源区104定义为上拉区。同时由于下拉区，通道区上具有P型沟道，上拉区上具有N型沟道，因此通过调节沟道掺杂的剂量可以调节后续形成的下拉晶体管，通道晶体管，上拉晶体管的阈值电压。

[0079] 如图6-图7所示，在步骤S2中，图6显示为图2在A-A方向的剖面图，图7显示为图2在B-B方向的剖面图。首先在衬底101上形成栅极氧化层105和多晶硅层106，栅极氧化层105覆盖第一有源区102，第二有源区103和第三有源区104，也就是覆盖下拉区，通道区和上拉区。多晶硅层106覆盖栅极氧化层105。所述栅极氧化层105的材料可以包括但不仅限于氧化硅或氮氧化硅。栅极氧化层105可经由炉管氧化工艺，化学气相沉积工艺或者其他合适的方法形成。栅极氧化层105的厚度可以介于3-10nm之间，栅极氧化层105的厚度也可以根据实际需要进行设定。在本实施例中，多晶硅层106可以为第二掺杂类型的多晶硅层，即多晶硅层
106的掺杂类型与衬底101的掺杂类型不同；所述第二掺杂类型可以为P型，也可以为N型，当所述第一掺杂类型为P型时，所述第二掺杂类型为N型，当所述第一掺杂类型为N型时，所述第二掺杂类型为P型。多晶硅层106的厚度可以介于300-400nm之间，所述多晶硅层106的厚度可以根据实际需要进行设定。

[0080] 如图8-图9所示，在步骤S3中，图8显示为图2在A-A方向的剖面图，图9显示为图2在B-B方向的剖面图。首先在多晶硅层106上形成光刻胶，然后对光刻胶进行曝光，显影，形成图案化的光阻层107。在图8-图9中，图案化的光阻层107暴露出第一有源区102上的多晶硅层106，也就是暴露出下拉区上的多晶硅层106；未暴露出第二有源区103，第三有源区104上的多晶硅层106，也就是未暴露出通道区，上拉区上的多晶硅层106。

[0081] 如图8和图10所示，在步骤S4中，由于暴露出下拉区上的多晶硅层106，因此可以对该多晶硅层106进行离子掺杂，本实施例对多晶硅层106进行N型离子掺杂，掺杂离子例如为P或As，然后移除图案化的光阻层107。图8中的箭头方向表示离子掺杂方向。

[0082] 如图10所示，在本实施例中，对下拉区上的多晶硅层106进行离子掺杂，未对通道区，上拉区上的多晶硅层106进行离子掺杂，因此下拉区上的多晶硅层106内的离子掺杂浓度大于上拉区，通道区上的多晶硅层106的离子掺杂浓度，因此使用后续形成的半导体器件时，下拉区中会形成更大的工作电流，因此静态噪声容限的值会增加，因此该半导体器件的性能会得到提高。

[0083] 如图11-图12所示，在步骤S5中，图11显示为图2在A-A方向的剖面图，图12显示为图2在B-B方向的剖面图。首先在多晶硅层106上光刻胶，然后对光刻胶进行曝光，显影；暴露出需要刻蚀的多晶硅层106，然后通过干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀工艺与湿法刻蚀工艺相结合来刻蚀多晶硅层106；例如采用干法刻蚀工艺依次各向异性刻蚀多晶硅层106，形成栅电极层1061。在本实施例中，栅极氧化层105可以作为多晶硅层106的刻蚀停止层。在形成栅电极层1061之后，还需要再形成新的光刻胶，然后对光刻胶进行曝光，显影；暴露出需要刻蚀的栅极氧化层105，然后通过干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀工艺与湿法刻蚀工艺相结合来刻蚀栅极氧化层105；例如采用干法刻蚀工艺依次各向异性刻蚀栅极氧化层105，形成栅极介质层1051。

[0084] 如图11-图12所示，在本实施例中，对栅极氧化层105和多晶硅层106进行刻蚀之后，形成栅极介质层1051和栅电极层1061，本实施例将位于第一有源区102上的栅极介质层1051和栅电极层1061定义为下拉栅极结构108，将位于第二有源区103上的栅极介质层1051和栅电极层1061定义为通道栅极结构109，将位于第三有源区104上的栅极介质层1051和栅电极层1061定义为上拉栅极结构110。从图11-图12中可以看出，下拉栅极结构108，通道栅极结构109和上拉栅极结构110的区别在于，下拉栅极结构108中栅电极层1061的离子掺杂浓度大于其他栅极结构中栅电极层1061的离子掺杂浓度。因此在下拉栅极结构108上可以形成更大的工作电流，因此可以提高静态噪声容限的值，也就是提高半导体器件的性能。

[0085] 如图13-图14所示，在步骤S6中，图13显示为图2在A-A方向的剖面图，图14显示为图2在B-B方向的剖面图。在形成下拉栅极结构108，通道栅极结构109和上拉栅极结构110之后，然后在衬底101上形成光阻层，光阻层覆盖下拉栅极结构108，通道栅极结构109的顶部，并且覆盖第二有源区104；然后通过离子注入方式在下拉栅极结构108两侧的第一有源区102中形成轻型掺杂区111，在通道栅极结构109两侧的第二有源区103中形成轻型掺杂区
111；也就是在下拉区，通道区中形成轻型掺杂区111。第一有源区102中的轻型掺杂区111分别位于下拉栅极结构108的两侧，且与下拉栅极结构108相邻；第二有源区103中的轻型掺杂区111分别位于通道栅极结构109的两侧，且与通道栅极结构109相邻。在本实施例中，轻型掺杂区111可以降低沟道效应，提高半导体性能。第一有源区102和第二有源区103中的轻型掺杂区111的离子掺杂类型为N型，例如为P。同理，在第三有源区104中形成轻型掺杂区111，第三有源区104中的轻型掺杂区111分别位于上拉栅极结构110的两侧，且与上拉栅极结构
110相邻，以缩小半导体器件的体积。需要说明的是，第三有源区104中轻型掺杂区111的离子掺杂类型为P型，例如为BF2等其他离子。

[0086] 如图15-图16所示，在步骤S7中，图15显示为图2在A-A方向的剖面图，图16显示为图2在B-B方向的剖面图。在形成轻型掺杂区111之后，在衬底101上形成侧墙介质层112，侧墙介质层112覆盖第一有源区102，第二有源区103和第三有源区104，也就是覆下拉区，通道区和上拉区，同时也覆盖下拉栅极结构108，通道栅极结构109和上拉栅极结构110。侧墙介质层112的材料可以包括但不仅限于氧化硅及氮化硅二者中的至少一种；所述侧墙介质层112的厚度可以根据实际需要进行设定。本实施例中，所述侧墙介质层112的厚度可以介于
20nm-30nm之间。在形成侧墙介质层112之后，可以采用光刻-刻蚀工艺去除位于下拉栅极结构108，通道栅极结构109和上拉栅极结构110顶部的侧墙介质层112，以及移除第一有源区
102，第二有源区103和第三有源区104上的部分侧墙介质层112，保留位于下拉栅极结构108两侧的侧墙介质层112，保留位于通道栅极结构109两侧的侧墙介质层112，保留位于上拉栅极结构110两侧的侧墙介质层112，例如采用干法刻蚀工艺各向异性刻蚀所述侧墙介质层
112。

[0087] 如图17-图18所示，在本实施例中，经过刻蚀之后，将保留下的侧墙介质层112定义侧墙结构113。侧墙结构113位于下拉栅极结构108的两侧，且位于轻型掺杂区111上，并与下拉栅极结构108的两侧接触。侧墙结构113还位于通道栅极结构109的两侧，且位于轻型掺杂区111上，并与通道栅极结构109的两侧接触。同时侧墙结构113还位于上拉栅极结构110的两侧，且位于轻型掺杂区111上，并与上拉栅极结构110的两侧接触。从图17-图18可以看出，侧墙结构113的高度与下拉栅极结构108的高度相同，且侧墙结构113的宽度下拉栅极结构108的顶部至底部逐渐增加，以保护下拉栅极结构108。本实施例中，该侧墙结构113的形状为圆弧状，在一些实施例中，侧墙结构113的形状还可以为三角形状或L形状。

[0088] 如图19-图20所示，在步骤S8中，图19显示为图2在A-A方向的剖面图，图20显示为图2在B-B方向的剖面图。首先在衬底101上形成光阻层，光阻层覆盖第三有源区104，且仅暴露出第一有源区102和第三有源区103，也就是覆盖上拉区，暴露出下拉区和通道区。然后通过离子注入方式在第一有源区102，第二有源区103的两侧形成源极114和漏极115。从图19中可以看出，位于第一有源区102中的源极114和漏极115分别位于下拉栅极结构108的两侧，且位于轻型掺杂区111内。更具体地，源极114和漏极115位于侧墙结构113的两侧，且与侧墙结构113相邻。由于形成源极114的离子掺杂能量小于形成的轻型掺杂区111的离子掺杂能量，因此源极114位于轻型掺杂区111内。当然，第一有源区102中的源极114也可以定义为下拉源极，第一有源区102中的漏极115也可以定义为下拉漏极。位于第二有源区103中的源极114和漏极115分别位于通道栅极结构109的两侧，且位于轻型掺杂区111内。当然，第二有源区103中的源极114也可以定义为通道源极，第二有源区103中的漏极115也可以定义为通道漏极。从图19中可以看出，第一有源区102中的漏极115与第二有源区103中的漏极115连接，也就是下拉漏极和通道漏极连接。在本实施例中，在第一有源区102和第二有源区103中形成的源极114和漏极115的离子掺杂类型为N型，例如为P或As。同理，在第三有源区104中形成有源极114和漏极115，源极114和漏极115分别位于上拉栅极结构110的两侧，且位于轻型掺杂区111中，第三有源区104形成的源极114也可以定义为上拉源极，第三有源区104形成的漏极115也可以定义为上拉漏极。第三有源区104中形成的源极114和漏极115的离子掺杂类型例如为P型，例如为B和BF2。

[0089] 如图21-图22所示，在步骤S9中，图21显示为图2在A-A方向的剖面图，图22显示为图2在B-B方向的剖面图。从图21-图22中可以看出，在下拉栅极结构108，通道栅极结构109，上拉栅极结构110，源极114和漏极115的顶部形成有接触电极层116。从图2中可以看出，第一上拉晶体管12的第一上拉漏极12D通过接触电极16与第二上拉晶体管13的第二上拉栅极结构13G连接，第二上拉晶体管13的第二上拉漏极13D通过接触电极16与第一上拉晶体管12的第一上拉栅极结构12G连接，形成相互耦合的连接。需要说明的是，图21-图22中的接触电极层116也就是图2中的接触电极16。

[0090] 如图21-图22所示，本实施例以在下拉栅极结构108上为例阐述接触电极层108的形成过程。首先在下拉栅极结构108的顶部形成金属层，例如镍层或钛层，然后对衬底101进行第一次退火，第一次退火的温度例如为300-380℃，使得金属原子与下拉栅极结构108中的硅原子反应，形成中间硅化物层，然后选择性去除未反应的金属层，并对中间硅化物层进行第二次退火，第二次退火的温度比第一次退火的温度高，第二次退火的温度例如为400-500℃。中间硅化物层经过退火之后转化层硅化物层，也就是接触电极层116。接触电极层
116具有良好的热稳定性，可以降低器件的电阻。

[0091] 如图21-图22所示，在本实施例中，可以将第一有源区102，位于第一有源区102上的下拉栅极结构108，位于下拉栅极结构108两侧的轻型掺杂区111，位于下拉栅极结构108两侧的源极114和漏极115，位于下拉栅极结构108两侧的侧墙结构113，位于下拉栅极结构108，源极114和漏极115上的接触电极层116定义为下拉晶体管。同理定义出通道晶体管和上拉晶体管。从图21中可以看出，下拉晶体管中下拉栅极结构108的离子掺杂浓度大于通道晶体管中通道栅极结构109的离子掺杂浓度。从图2中可以看出，第一下拉晶体管10的宽度WPD1等于第一通道晶体管11的宽度WPG1，这样会导致静态噪声容限的值降低，静态噪声容限的值的降低是微小的，但是由于下拉晶体管中具有更高的离子掺杂浓度，因此可以实现更大的工作电流，因此可以提高静态噪声容限的值。同时由于下拉区的宽度等于通道区的宽度，因此在制造上会更加简单，且通道晶体管的有源区形状不会发生畸变，从而保证第一通道晶体管11与第二通道晶体管15之间良好的匹配。

[0092] 综上所述，本发明提出的半导体器件例如为静态随机存取存储器，该半导体器件及相关系统和方法可被提供在或整合到任何基于处理器的设备中。不作为限定的示例包括机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、移动电话、蜂窝电话、计算机、便携式计算机、台式计算机、个人数字助理、监视器、计算机监视器、电视机、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频碟、播放器、和便携式数字视频播放器。

[0093] 综上所述，本发明提出一种半导体器件及其制造方法，本发明首先在衬底中形成下拉区和通道区，且下拉区的宽度等于通道区的宽度，然后在衬底上形成栅极氧化层和多晶硅层，并对下拉区上的多晶硅层进行离子掺杂，不对通道区上的多晶硅层进行离子掺杂，然后在对多晶硅层和栅极氧化层进行刻蚀，多晶硅层变成栅电极层，栅极氧化层变成栅极介质层，从而在下拉区上形成下拉栅极结构，在通道区上形成通道栅极结构，然后在下拉区和通道区中形成源极和漏极。本发明可以将下拉栅极结构，位于下拉区中的源极和漏极定义为下拉晶体管，将通道栅极结构，位于通道区中的源极和漏极定义为通道晶体管，由于下拉区的宽度等于通道区的宽度，因此静态噪声容限会降低，但是本发明将下拉栅极结构中栅电极层的离子掺杂浓度大于通道栅极结构中栅电极层的离子掺杂浓度，因此下拉晶体管可以获得更高的工作电流，因此静态噪声容限会得到提高，因此可以提高半导体器件的性能。同时由于下拉区的宽度等于通道区的宽度，因此在制造上会更加简单，且通道晶体管的有源区形状不会发生畸变，从而保证第一通道晶体管与第二通道晶体管之间良好的匹配。

[0094] 在整篇说明书中提到“一个实施例(one  embodiment)”、“实施例(an embodiment)”或“具体实施例(a specific embodiment)”意指与结合实施例描述的特定特征、结构或特性包括在本发明的至少一个实施例中，并且不一定在所有实施例中。因而，在整篇说明书中不同地方的短语“在一个实施例中(in one embodiment)”、“在实施例中(in an embodiment)”或“在具体实施例中(in a specific embodiment)”的各个表象不一定是指相同的实施例。此外，本发明的任何具体实施例的特定特征、结构或特性可以按任何合适的方式与一个或多个其他实施例结合。应当理解本文所述和所示的发明实施例的其他变型和修改可能是根据本文教导的，并将被视作本发明精神和范围的一部分。

[0095] 还应当理解还可以以更分离或更整合的方式实施附图所示元件中的一个或多个，或者甚至因为在某些情况下不能操作而被移除或因为可以根据特定应用是有用的而被提供。

[0096] 另外，除非另外明确指明，附图中的任何标志箭头应当仅被视为示例性的，而并非限制。此外，除非另外指明，本文所用的术语“或”一般意在表示“和/或”。在术语因提供分离或组合能力是不清楚的而被预见的情况下，部件或步骤的组合也将视为已被指明。

[0097] 如在本文的描述和在下面整篇权利要求书中所用，除非另外指明，“一个(a)”、“一个(an)”和“该(the)”包括复数参考物。同样，如在本文的描述和在下面整篇权利要求书中所用，除非另外指明，“在…中(in)”的意思包括“在…中(in)”和“在…上(on)”。

[0098] 本发明所示实施例的上述描述(包括在说明书摘要中所述的内容)并非意在详尽列举或将本发明限制到本文所公开的精确形式。尽管在本文仅为说明的目的而描述了本发明的具体实施例和本发明的实例，但是正如本领域技术人员将认识和理解的，各种等效修改是可以在本发明的精神和范围内的。如所指出的，可以按照本发明所述实施例的上述描述来对本发明进行这些修改，并且这些修改将在本发明的精神和范围内。

[0099] 本文已经在总体上将系统和方法描述为有助于理解本发明的细节。此外，已经给出了各种具体细节以提供本发明实施例的总体理解。然而，相关领域的技术人员将会认识到，本发明的实施例可以在没有一个或多个具体细节的情况下进行实践，或者利用其它装置、系统、配件、方法、组件、材料、部分等进行实践。在其它情况下，并未特别示出或详细描述公知结构、材料和/或操作以避免对本发明实施例的各方面造成混淆。

[0100] 因而，尽管本发明在本文已参照其具体实施例进行描述，但是修改自由、各种改变和替换意在上述公开内，并且应当理解，在某些情况下，在未背离所提出发明的范围和精神的前提下，在没有对应使用其他特征的情况下将采用本发明的一些特征。因此，可以进行许多修改，以使特定环境或材料适应本发明的实质范围和精神。本发明并非意在限制到在下面权利要求书中使用的特定术语和/或作为设想用以执行本发明的最佳方式公开的具体实施例，但是本发明将包括落入所附权利要求书范围内的任何和所有实施例及等同物。因而，本发明的范围将只由所附的权利要求书进行确定。