半导体隔离结构及其制作方法

摘要

本发明提供一种半导体隔离结构及其制作方法。所述制作方法中，首先在所述半导体基底上形成有多个沟槽，然后执行回拉工艺使得半导体基底上的垫氧化层和硬掩模层的侧壁内缩，再在沟槽内填满第一隔离介质层，接着执行离子注入工艺，使得第一隔离介质层的上部形成改性区，改性区的深度大于等于垫氧化层和硬掩模层的总厚度，再利用刻蚀液浸泡去除所述改性区的部分第一隔离介质层，可以打开甚至去除第一隔离介质层中的孔洞，再在沟槽中填满第二隔离介质层，有助于减少沟槽内隔离介质中的孔洞，提高沟槽填充质量和半导体隔离结构的性能。所述半导体隔离结构利用上述制作方法得到。

权利要求

1.一种半导体隔离结构的制作方法，其特征在于，包括：提供半导体基底，所述半导体基底上依次叠加形成有垫氧化层和硬掩模层，所述半导体基底上还形成有多个沟槽，所述沟槽贯穿所述硬掩模层和所述垫氧化层且底面位于所述半导体基底内，所述沟槽露出所述硬掩模层和所述垫氧化层的侧壁；

执行回拉工艺，使得所述硬掩模层和所述垫氧化层的侧壁沿扩大所述沟槽开口的方向内缩；

在半导体基底上形成氧化硅层作为修复层，所述修复层覆盖所述硬掩模层以及所述沟槽的内表面；

在所述半导体基底上形成氮化硅层作为保护层，所述保护层覆盖所述修复层，且未填满所述沟槽，所述保护层在执行后续离子注入工艺时保护所述半导体基底；

在所述半导体基底上形成第一隔离介质层，所述第一隔离介质层填满所述沟槽；

执行平坦化工艺，去除部分厚度的所述第一隔离介质层，使得所述第一隔离介质层的上表面与所述保护层的上表面齐平；

执行离子注入工艺，使得所述第一隔离介质层的上部形成改性区，所述改性区的深度大于等于所述垫氧化层和所述硬掩模层的总厚度；

利用刻蚀液浸泡去除所述改性区的部分第一隔离介质层；以及在所述半导体基底上形成第二隔离介质层，所述第二隔离介质层填满所述沟槽。

2.如权利要求1所述的半导体隔离结构的制作方法，其特征在于，所述改性区的深度为

150nm 190nm。

~

3.如权利要求1所述的半导体隔离结构的制作方法，其特征在于，所述第一隔离介质层和第二隔离介质层为氧化硅。

4.如权利要求3所述的半导体隔离结构的制作方法，其特征在于，在利用刻蚀液浸泡去除所述改性区的部分第一隔离介质层后，形成所述第二隔离介质层前，所述制作方法还包括：

采用臭氧水溶液喷淋所述半导体基底。

5.如权利要求1所述的半导体隔离结构的制作方法，其特征在于，所述离子注入工艺向所述第一隔离介质层注入的掺杂物为碳或锗；所述离子注入工艺采用的能量为290KV~

310KV，所述掺杂物的注入剂量为2e14原子/平方厘米 3e14原子/平方厘米。

~

6.如权利要求1所述的半导体隔离结构的制作方法，其特征在于，所述刻蚀液包括氢氟酸。

7.如权利要求1所述的半导体隔离结构的制作方法，其特征在于，所述垫氧化层的厚度为900埃 1100埃。

~

说明书

半导体隔离结构及其制作方法

技术领域

[0001] 本发明涉及半导体技术领域，特别涉及一种半导体隔离结构及其制作方法。

背景技术

[0002] 在当今半导体工艺技术中，浅沟槽隔离（Shallow Trench Isolation，STI）工艺是前道工艺中最重要和最复杂的工艺之一。对于浅沟槽隔离工艺的基本要求是：当大量的晶
体管器件等集成到越来越小的芯片上时，它能很好的起到把每一个微小器件绝缘隔离开的
作用，同时又不会影响这些器件的工作特性。

[0003] 一种现有的半导体隔离结构的制作方法包括如下的过程：首先在半导体基底如硅晶圆上依次形成垫氧化层和图形化的硬掩模层；然后以图形化的硬掩模层为掩模刻蚀垫氧
化层和半导体基底，以在半导体基底、垫氧化层和硬掩模层的叠层结构中形成沟槽；接着在
沟槽中填满隔离介质。

[0004] 随着半导体制造技术的飞速发展，集成电路制造工艺已经进入亚微米时代，半导体器件和隔离半导体器件的隔离结构如浅沟槽隔离的尺寸亦随之缩小。在55nm以下的高压
半导体器件的制作工艺中，在利用上述制作方法制作隔离结构时，在刻蚀半导体基底形成
沟槽后、填充隔离介质之前，增加了针对硬掩模层和垫氧化层的回拉工艺（Pull back），目
的是使得硬掩模层和垫氧化层的侧壁内缩，以便于隔离介质填充。但是，研究发现，在执行
回拉工艺后，垫氧化层的侧壁容易内缩到硬掩模层下方，使得沟槽的侧壁产生阶梯状的凹
陷，在后续的填充工艺中隔离介质上部容易产生孔洞，导致填充效果差，影响隔离结构的性
能。

发明内容

[0005] 为了改善半导体隔离结构中隔离介质内存在孔洞的问题，提高半导体隔离结构的性能，本发明提供一种半导体隔离结构及其制作方法。

[0006] 本发明一方面提供一种半导体隔离结构的制作方法，包括：

[0007] 提供半导体基底，所述半导体基底上依次叠加形成有垫氧化层和硬掩模层，所述半导体基底上还形成有多个沟槽，所述沟槽贯穿所述硬掩模层和所述垫氧化层且底面位于
所述半导体基底内，所述沟槽露出所述硬掩模层和所述垫氧化层的侧壁；

[0008] 执行回拉工艺，使得所述硬掩模层和所述垫氧化层的侧壁沿扩大所述沟槽开口的方向内缩；

[0009] 在所述半导体基底上形成第一隔离介质层，所述第一隔离介质层填满所述沟槽；

[0010] 执行离子注入工艺，使得所述第一隔离介质层的上部形成改性区，所述改性区的深度大于等于所述垫氧化层和所述硬掩模层的总厚度；

[0011] 利用刻蚀液浸泡去除所述改性区的部分第一隔离介质层；以及

[0012] 在所述半导体基底上形成第二隔离介质层，所述第二隔离介质层填满所述沟槽。

[0013] 可选的，在执行所述回拉工艺后、在形成所述第一隔离介质层前，所述制作方法还包括：

[0014] 在所述半导体基底上形成保护层，所述保护层覆盖所述沟槽的内表面，且未填满所述沟槽，所述保护层在执行所述离子注入工艺时保护所述半导体基底。

[0015] 可选的，在形成所述第一隔离介质层后、执行所述离子注入工艺前，所述制作方法还包括：

[0016] 执行平坦化工艺，去除部分厚度的所述第一隔离介质层，使得所述第一隔离介质层的上表面与所述保护层的上表面齐平。

[0017] 可选的，所述改性区的深度为150nm 190nm。~

[0018] 可选的，所述第一隔离介质层和第二隔离介质层为氧化硅。

[0019] 可选的，在利用刻蚀液浸泡去除所述改性区的部分第一隔离介质层后，形成所述第二隔离介质层前，所述制作方法还包括：

[0020] 采用臭氧水溶液喷淋所述半导体基底。

[0021] 可选的，所述离子注入工艺向所述第一隔离介质层注入的掺杂物为碳或锗；所述离子注入工艺采用的能量为290KV 310KV，所述掺杂物的注入剂量为2e14原子/平方厘米
~ ~
3e14原子/平方厘米。

[0022] 可选的，所述刻蚀液包括氢氟酸。

[0023] 可选的，所述垫氧化层的厚度为900埃 1100埃。~

[0024] 本发明另一方面还提供一种半导体隔离结构，所述半导体隔离结构利用上述的制作方法得到，所述半导体隔离结构包括：

[0025] 沟槽，形成在半导体基底上，所述沟槽的底面位于所述半导体基底内，且所述沟槽露出位于所述半导体基底表面上的垫氧化层的侧壁；

[0026] 第一隔离介质层，填充在所述沟槽的底部，且未填满所述沟槽；以及

[0027] 第二隔离介质层，覆盖所述第一隔离介质层并填满所述沟槽。

[0028] 本发明的半导体隔离结构的制作方法中，在半导体基底上沉积形成第一隔离介质层后，执行离子注入工艺，使得所述第一隔离介质层的上部形成改性区，所述改性区的深度
大于等于所述垫氧化层和所述硬掩模层的总厚度，所述改性区的第一隔离介质层较为疏
松，利用刻蚀液浸泡所述半导体基底时，可以快速的去除所述改性区的部分第一隔离介质
层，而且当第一隔离介质层中存在孔洞时，第一隔离介质层中位于孔洞附近的部分更容易
被去除，可以打开甚至去除所述孔洞，且不容易侵蚀第一隔离介质层位于改性区下方的部
分，再在半导体基底上形成第二隔离介质层，所述第二隔离介质层填满所述沟槽，有助于减
少沟槽内隔离介质中的孔洞，提高沟槽的填充质量，提高半导体隔离结构的性能。此外，在
利用刻蚀液浸泡去除所述改性区的部分第一隔离介质层的过程中，由于改性区的第一隔离
介质层刻蚀选择比大于改性区下方的第一隔离介质层，从而能够保留改性区下方的第一隔
离介质层，有助于减小后续第二隔离介质层的填充深度，减小沟槽的填充难度，提高沟槽的
填充效率和填充质量。

[0029] 进一步的，在执行所述回拉工艺后、在形成所述第一隔离介质层前，所述制作方法还可以包括：在所述半导体基底上形成保护层，所述保护层覆盖所述沟槽的内表面，且未填
满所述沟槽，所述保护层在执行所述离子注入工艺时保护所述半导体基底，使得半导体基
底不受离子注入影响，同时，在利用刻蚀液浸泡去除所述改性区的部分第一隔离介质层时，
所述保护层可以防止所述垫氧化层被刻蚀去除，有助于提高采用该半导体隔离结构的半导
体器件的性能。

[0030] 本发明的半导体隔离结构利用上述的制作方法得到。由于上述制作方法可以提高沟槽的填充质量，因而所述半导体隔离结构具有较佳的质量，可靠性更高，有助于提高采用
该半导体隔离结构的半导体器件的性能。

附图说明

[0031] 图1至图4为现有的半导体隔离结构的制作方法多个步骤的剖面示意图。

[0032] 图5为本发明一实施例的半导体隔离结构的制作方法的流程示意图。

[0033] 图6至图13为本发明一实施例的半导体隔离结构的制作方法多个步骤的剖面示意图。

[0034] 图1至图4的附图标记说明：

[0035] 100-半导体基底；101-垫氧化层；102-硬掩模层；103-沟槽；104-隔离介质。

[0036] 图6至图13的附图标记说明：

[0037] 200-半导体基底；201-垫氧化层；202-硬掩模层；203-沟槽；204-修复层；205-保护层；206-第一隔离介质层；206a-改性区；207-第二隔离介质层。

具体实施方式

[0038] 以下结合附图和具体实施例对本发明提出的半导体隔离结构及其制作方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非
常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

[0039] 为了突出本发明的半导体隔离结构及其制作方法的特点和优势，以下先介绍现有的一种半导体隔离结构的制作方法。图1至图4为现有的半导体隔离结构的制作方法多个步
骤的剖面示意图。如图1至图4所示，该半导体隔离结构的制作方法包括以下步骤。

[0040] 如图1所示，在半导体基底100上依次叠加形成垫氧化层101和硬掩模层，并对所述硬掩模层102进行图形化处理形成图形化的硬掩模层102。

[0041] 如图2所示，以图形化的硬掩模层102为掩模，刻蚀垫氧化层101和半导体基底100，形成多个沟槽103，沟槽103露出垫氧化层101和硬掩模层102的侧壁且该沟槽103的底面位
于半导体基底100内。

[0042] 如图3所示，执行回拉工艺，使得所述硬掩模层102和所述垫氧化层101的侧壁沿扩大沟槽103开口的方向内缩。

[0043] 如图4所示，在沟槽103内填充隔离介质104。

[0044] 在上述硬掩模层102和垫氧化层101的回拉过程中，垫氧化层101的侧壁容易内缩到硬掩模层102下方，使得沟槽103的侧壁产生阶梯状的凹陷（图3中虚线圆圈内所示），从而
在后续的填充工艺中，沟槽内靠上的隔离介质104中容易产生孔洞，导致填充效果差，影响
获得的半导体隔离结构的性能；而且，在垫氧化层的厚度在100埃以下时，垫氧化层侧壁内
缩到硬掩模层下产生沟槽侧壁凹陷对沟槽填充质量的影响可能还不明显，但是，随着垫氧
化层厚度的增加，其对沟槽的填充质量的影响越来越显著。

[0045] 为了改善半导体隔离结构中隔离介质内存在孔洞的问题，本实施例提供一种半导体隔离结构的制作方法。图5为本发明一实施例的半导体隔离结构的制作方法的流程示意
图。

[0046] 如图5所示，所述半导体隔离结构的制作方法包括：

[0047] S1：提供半导体基底，所述半导体基底上依次叠加形成有垫氧化层和硬掩模层，所述半导体基底上还形成有多个沟槽，所述沟槽贯穿所述硬掩模层和所述垫氧化层且底面位
于所述半导体基底内，所述沟槽露出所述硬掩模层和所述垫氧化层的侧壁；

[0048] S2：执行回拉工艺，使得所述硬掩模层和所述垫氧化层的侧壁沿扩大所述沟槽开口的方向内缩；

[0049] S3：在所述半导体基底上形成第一隔离介质层，所述第一隔离介质层填满所述沟槽；

[0050] S4：执行离子注入工艺，使得所述第一隔离介质层的上部形成改性区，所述改性区的深度大于等于所述垫氧化层和所述硬掩模层的总厚度；

[0051] S5：利用刻蚀液浸泡去除所述改性区的部分第一隔离介质层；

[0052] S6：在所述半导体基底上形成第二隔离介质层，所述第二隔离介质层填满所述沟槽。

[0053] 图6至图13为本发明一实施例的半导体隔离结构的制作方法多个步骤的剖面示意图。

[0054] 如图6所示，所述半导体基底200上依次叠加形成有垫氧化层201和硬掩模层202，所述半导体基底200上还形成有多个沟槽203，所述沟槽203贯穿所述硬掩模层202和所述垫
氧化层201且底面位于所述半导体基底200内，所述沟槽203露出所述硬掩模层202和所述垫
氧化层201的侧壁。

[0055] 具体的，上述S1的分步骤可以包括：在半导体基底200上依次叠加形成有垫氧化层201和硬掩模层；在所述硬掩模层上形成图形化的光刻胶层，以所述图形化的光刻胶层为掩
模，刻蚀所述硬掩模层，获得图形化的硬掩模层202；以图形化的硬掩模层202为掩模，继续
向下刻蚀所述垫氧化层201和半导体基底200，且刻蚀停止在所述半导体基底200内，形成多
个沟槽203。

[0056] 所述半导体基底200可以是硅基底。但不限于此，所述半导体基底还可以为锗基底、硅锗基底、绝缘体上硅 (Silicon On Insulator，SOI)或绝缘体上锗(Germanium On 
Insulator，GOI )等，半导体基底中还可以根据设计需求注入一定的掺杂粒子以改变电学
参数。

[0057] 所述沟槽203的开口宽度可以等于其底面宽度，即所述沟槽203的纵截面形状可以为矩形。另一实施例中，所述沟槽的开口宽度可以大于其底面宽度，即所述沟槽的纵截面形
状可以为倒梯形。

[0058] 本实施例中，所述硬掩模层202可以包括氮化硅。例如，所述硬掩模层202可以为单层的氮化硅层，也可以为ONO结构。所述垫氧化层201可以为氧化硅。所述垫氧化层201的厚
度可以为900埃 1100埃，例如1000埃。
~

[0059] 如图7所示，执行回拉工艺，使得所述硬掩模层202和所述垫氧化层201的侧壁沿扩大所述沟槽203开口的方向内缩。

[0060] 具体的，所述回拉工艺可以包括：执行第一回拉工艺，使得所述硬掩模层202的侧壁沿扩大所述沟槽203开口的方向内缩；执行第二回拉工艺，使得所述垫氧化层201的侧壁
沿扩大所述沟槽203开口的方向内缩。所述第一回拉工艺和第二回拉工艺均可以采用湿法
刻蚀工艺。所述第一回拉工艺采用的刻蚀液可以包括磷酸（H3PO4）。所述第二回拉工艺采用
的刻蚀液可以包括氢氟酸（HF）。

[0061] 如图8所示，在执行所述回拉工艺后、在形成所述第一隔离介质层前，所述制作方法还可以包括：在半导体基底200上沉积形成修复层204，所述修复层204覆盖所述硬掩模层
202以及所述沟槽203的内表面；以及在所述半导体基底200上沉积形成保护层205，所述保
护层205覆盖所述修复层204（即所述保护层覆盖所述沟槽的内表面），且未填满所述沟槽，
所述保护层204在执行所述离子注入工艺时保护所述半导体基底。所述修复层204可以为氧
化硅层。所述保护层205可以为氮化硅层。

[0062] 如图9所示，在形成所述保护层205后，在所述半导体基底200上形成第一隔离介质层206，所述第一隔离介质层206填满所述沟槽203。

[0063] 所述第一隔离介质层206可以包括氧化硅。所述第一隔离介质层206可以采用高深宽比沉积（HARP）工艺形成。但不限于此，所述第一隔离介质层还可以利用本领域公知的其
它沉积工艺形成。

[0064] 由于在执行所述回拉工艺后，所述垫氧化层201的侧壁容易内缩到硬掩模层202的下方，导致所述沟槽的侧壁产生凹陷，且由于所述垫氧化层201的较厚，从而填充在所述沟
槽203内的第一隔离介质层206的上部容易出现孔洞。为了避免该孔洞对后续获得的半导体
隔离结构的影响，在形成所述第一隔离介质层206后，还需执行平坦化、离子注入等后续工
艺。

[0065] 如图10所示，在形成所述第一隔离介质层206后、执行所述离子注入工艺前，所述制作方法还可以包括：执行平坦化工艺，去除部分厚度的所述第一隔离介质层206，使得所
述第一隔离介质层206的上表面与所述保护层205的上表面齐平。此处齐平指的是使第一隔
离介质层206的上表面与保护层205的上表面的高度差控制在满足平整性工艺要求的范围
内。由于去除了部分厚度的所述第一隔离介质层206，可以减小所述离子注入工艺的注入深
度，有助于提高所述离子注入工艺的控制精度，而且还可以减小后续刻蚀液浸泡去除部分
所述第一隔离介质层的去除量。

[0066] 如图11所示，执行离子注入工艺，使得所述第一隔离介质层206的上部形成改性区206a，所述改性区206a的深度大于等于所述垫氧化层201和所述硬掩模层202的总厚度。

[0067] 具体的，为了避免注入的掺杂物影响沟槽内隔离介质的电性能，所述离子注入工艺可以向所述第一隔离介质层206注入碳（C）或锗（Ge）等不导电的掺杂物。通过所述离子注
入工艺向所述第一隔离介质层注入掺杂物可以将第一隔离介质层的上部变得较为疏松，从
而所述第一隔离介质层的上部（即改性区）在刻蚀液浸泡过程中较其下部（未被注入掺杂物
的部分）更容易被去除，可以达到了调整部分厚度的第一隔离介质层206刻蚀选择比的目
的。也就是说，通过离子注入工艺可以使得所述改性区的第一隔离介质层的刻蚀选择比大
于改性区下部的第一隔离介质层。在所述离子注入工艺中，所述保护层205可以避免离子注
入对所述修复层204、垫氧化层201和半导体基底200的影响。

[0068] 所述离子注入工艺采用的能量可以为290KV 310KV，例如为300KV，掺杂物的注入~
剂量可以为2e14个原子/平方厘米 3e14个原子/平方厘米。位于所述沟槽内的改性区206a
~
的深度可以为150nm 190nm，例如为180nm。所述离子注入工艺的能量、注入剂量等参数可以
~
根据所要获得的改性区的深度改变。经研究发现，所述第一隔离介质层206内产生孔洞缺陷
的位置主要受到垫氧化层厚度、硬掩模层厚度以及沟槽深度的影响，一般容易在沟槽深度
的1/4 1/3处产生孔洞，因此，所述改性区的深度可以根据所述垫氧化层厚度、硬掩模层厚
~
度以及沟槽深度设置，例如所述改性区的深度设置为大于所述沟槽深度的1/3。

[0069] 如图12所示，利用刻蚀液浸泡去除所述改性区的部分第一隔离介质层206。在刻蚀液浸泡后，剩余部分厚度的第一隔离介质层206，剩余的第一隔离介质层填充在沟槽的底
部。

[0070] 所述刻蚀液包括氢氟酸（HF）。由于所述改性区206a的第一隔离介质层较为疏松，从而在刻蚀液浸泡过程中，可以较为容易的去除所述改性区206a的部分第一隔离介质层，
并保留所述第二隔离介质层206b。也就是说，通过离子注入工艺对部分厚度（即上部）的第
一隔离介质层进行改性，可以提高浸泡去除部分第一隔离介质层206的刻蚀精度，即便于定
向去除改性区的第一隔离介质层。在刻蚀液浸泡过程中，所述保护层205可以避免下方的修
复层204和垫氧化层201被刻蚀去除。

[0071] 如图13所示，在利用刻蚀液浸泡去除所述改性区的部分第一隔离介质层后，在所述半导体基底上形成第二隔离介质层207，所述第二隔离介质层207填满所述沟槽203。

[0072] 所述第二隔离介质层207可以包括氧化硅。由于高密度等离子体（HDP）沉积工艺形成的膜层致密度较好，所述第二隔离介质层207可以采用高密度等离子体沉积工艺形成。另
一实施例中，所述第二隔离介质层可以采用化学气相沉积（CVD）、原子层沉积（ALD）等工艺
形成。

[0073] 本实施例中，在利用刻蚀液浸泡去除所述改性区的部分第一隔离介质层后，在形成所述第二隔离介质层前，如图12所示，所述制作方法还可以包括：采用臭氧水溶液喷淋所
述半导体基底200，以增加所述沟槽203内表面的活性。

[0074] 具体的，所述臭氧（O3）水溶液中臭氧的浓度可以为15ppm 80ppm。所述臭氧水溶液~
喷淋的流速可以为30L/min 60L/min。由于臭氧可以与位于沟槽底部的第一隔离介质层206
~
表面的硅反应生成硅羟基（SiOH），增加了第一隔离介质层表面的活性，有助于增加第二隔
离介质层207在沟槽内的沉积速度以及提高第二隔离介质层207的沉积均匀性，可以提高沟
槽的填充效率和填充质量。而且，第二隔离介质层在沟槽内的沉积速度加快后，可以减小第
二隔离介质层207表面的高度差，有助于减小后续对第二隔离介质层207进行平坦化处理的
难度。

[0075] 在沉积形成第二隔离介质层207后，所述制作方法还可以包括：执行化学机械研磨工艺，去除部分厚度的第二隔离介质层207，使得第二隔离介质层207的上表面与硬掩模层
202的上表面齐平，再去除所述硬掩模层202，形成半导体隔离结构。多个所述半导体隔离结
构在半导体基底上限定出了多个有源区（AA）。

[0076] 本实施例的半导体隔离结构的制作方法中，在半导体基底200上沉积形成第一隔离介质层206后，执行离子注入工艺，使得所述第一隔离介质层206的上部形成改性区206a，
所述改性区206a的深度大于等于所述垫氧化层201和所述硬掩模层202的总厚度，所述改性
区206a的第一隔离介质层较为疏松，利用刻蚀液浸泡所述半导体基底200时，可以快速的去
除所述改性区206a的部分第一隔离介质层，而且当第一隔离介质层206中存在孔洞时，第一
隔离介质层206中位于孔洞附近的部分更容易被去除，可以打开甚至去除所述孔洞，且不容
易侵蚀第一隔离介质层位于改性区206a下方的部分，再在半导体基底200上形成第二隔离
介质层207，所述第二隔离介质层207填满所述沟槽203，有助于减少沟槽内隔离介质中的孔
洞，提高沟槽的填充质量，提高半导体隔离结构的性能。此外，在利用刻蚀液浸泡去除所述
改性区206a的部分第一隔离介质层的过程中，由于改性区的第一隔离介质层刻蚀选择比大
于改性区下方的第一隔离介质层，从而能够保留改性区下方的第一隔离介质层，有助于减
小后续第二隔离介质层207的填充深度，减小沟槽的填充难度，提高沟槽的填充效率和填充
质量。

[0077] 进一步的，在执行所述回拉工艺后、在沉积形成所述第一隔离介质层206前，所述制作方法还可以包括：在半导体基底200上沉积形成修复层204，所述修复层204覆盖所述硬
掩模层202以及所述沟槽203的内表面；以及在所述修复层204上沉积形成保护层205，所述
保护层205覆盖所述修复层204，且未填满所述沟槽203。所述沟槽203侧面和底面的半导体
基底表面的晶格在形成所述沟槽时容易受到损伤，所述修复层204可以修复所述沟槽露出
的半导体基底表面的晶格结构，而且所述修复层204还可以覆盖所述回拉工艺后露出的半
导体基底的尖角，使得所述尖角变得圆滑，有助于缓解尖角的尖端放电效应，提高半导体隔
离结构的性能。在执行所述离子注入工艺时，所述保护层205可以保护所述修复层204、垫氧
化层201和半导体基底200，使得它们的不受离子注入影响；在利用刻蚀液浸泡去除所述改
性区的部分第一隔离介质层的过程中，所述保护层205可以防止修复层204和垫氧化层201
被刻蚀去除；所述保护层205还可以防止隔离介质中的氧扩散到与沟槽相邻的有源区的表
面，避免隔离介质中的氧进一步氧化有源区而导致有源区缩小的问题；同时，所述保护层
205还可以防止有源区中的离子扩散到隔离介质中而影响半导体隔离结构的性能。而且，由
于执行回拉工艺后，垫氧化层201的侧壁容易内缩到硬掩模层202下方，使得沟槽203的侧壁
产生阶梯状的凹陷，所述修复层204和所述保护层205还可以填充所述凹陷，有助于优化所
述沟槽的侧壁形貌，降低所述沟槽的填充难度。

[0078] 本实施例还提供一种半导体隔离结构，所述半导体隔离结构可以利用上述的制作方法制作得到。如图13所示，所述半导体隔离结构包括：

[0079] 沟槽203，形成在半导体基底200上，所述沟槽203的底面位于所述半导体基底200内，且所述沟槽203露出位于所述半导体基底200表面上的垫氧化层201的侧壁；

[0080] 第一隔离介质层206，填充在所述沟槽203的底部，且未填满所述沟槽203；以及

[0081] 第二隔离介质层207，覆盖所述第一隔离介质层206并填满所述沟槽203。

[0082] 本实施例中，所述半导体隔离结构还可以包括修复层204和保护层205。所述修复层204覆盖所述沟槽203的内表面，用于修复所述沟槽203露出的半导体基底200表面的晶格
结构。所述保护层205覆盖所述修复层204且未填满所述沟槽203，所述第一隔离介质层206
位于所述保护层205上。所述修复层204可以为氧化硅层。所述保护层205可以为氮化硅层。

[0083] 由于上述制作方法可以提高沟槽的填充质量，因而所述半导体隔离结构具有较佳的质量，可靠性更高，有助于提高采用该半导体隔离结构的半导体器件的性能。

[0084] 上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术
内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，
依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发
明技术方案的保护范围。