GOA电路及显示面板转让专利
申请号 : CN202010974131.5
文献号 : CN112086076B
文献日 : 2021-12-03
发明人 : 何剑 , 李亚锋 , 杨博
申请人 : 武汉华星光电技术有限公司
摘要 :
权利要求 :
1.一种GOA电路,包括级联的多个GOA单元;其特征在于,第n级GOA单元包括:一正反向扫描控制模块,电性连接于一第一节点,用于响应第n‑m级栅极驱动信号,根据正向扫描直流控制信号拉高或拉低所述第一节点的电平,或响应第n+m级栅极驱动信号,根据反向扫描直流控制信号拉高或拉低所述第一节点的电平,其中,n、m均为自然数,且n>m;
一输出控制模块,电性连接于所述第一节点,用于在所述GOA电路进行正向扫描或反向扫描期间,存储并传送所述第一节点的电平;
一输出模块,电性连接于所述输出控制模块,用于在所述GOA电路进行正向扫描或反向扫描期间,响应所述第一节点的电平,根据第n级时钟信号输出第n级栅极驱动信号;
一下拉模块,电性连接于所述第一节点以及一第二节点,用于在所述第一节点为高电平时拉低所述第二节点的电平;
一下拉维持模块,电性连接于所述第一节点、所述第二节点以及所述输出模块的输出端,用于在所述第一节点为低电平时拉高所述第二节点的电平,进而维持所述第一节点的低电平和所述第n级栅极驱动信号的低电平;
当接入所述GOA电路的初始信号、所述正向扫描直流控制信号、所述反向扫描直流控制信号、以及所有时钟信号均为高电平时,每一级GOA单元的所述正反向扫描控制模块拉高所述第一节点的电平,进而控制所述输出模块输出高电平的栅极驱动信号,使得所述GOA电路进入栅极线全开阶段;
当接入所述GOA电路的初始信号、所述正向扫描直流控制信号、所述反向扫描直流控制信号均为高电平、所有时钟信号均为低电平时,每一级GOA单元的所述下拉维持模块拉高所述第二节点的电平,进而控制所述输出模块输出低电平的栅极驱动信号,使得所述GOA电路进入栅极线全关阶段。
2.如权利要求1所述的GOA电路,其特征在于,所述正反向扫描控制模块包括:第一薄膜晶体管以及第二薄膜晶体管;所述输出控制模块包括第三薄膜晶体管以及第一电容;所述输出模块包括:第九薄膜晶体管;
所述第一薄膜晶体管的第一端接收所述正向扫描直流控制信号,其控制端接收所述第n‑m级栅极驱动信号,其第二端接入所述第一节点;
所述第二薄膜晶体管的第一端接收所述反向扫描直流控制信号,其控制端接收所述第n+m级栅极驱动信号,其第二端接入所述第一节点;
所述第三薄膜晶体管的第一端接入所述第一节点,其控制端接收恒压高电平,其第二端接入一第三节点;
所述第一电容的一端接入所述第一节点,另一端接收恒压低电平;
所述第九薄膜晶体管的第一端接收所述第n级时钟信号,其控制端接入所述第三节点,其第二端作为所述输出模块的输出端。
3.如权利要求2所述的GOA电路,其特征在于,当接入所述GOA电路的初始信号、所述正向扫描直流控制信号、所述反向扫描直流控制信号、以及所有时钟信号均为高电平时,每一级GOA单元的所述第一薄膜晶体管、所述第二薄膜晶体管、所述第三薄膜晶体管以及所述第九薄膜晶体管均导通,拉高所述第一节点的电平,所述第九薄膜晶体管的第二端输出高电平的栅极驱动信号,使得所述GOA电路进入栅极线全开阶段。
4.如权利要求1所述的GOA电路,其特征在于,所述下拉模块包括:第四薄膜晶体管;所述第四薄膜晶体管的第一端接入所述第二节点,其控制端接入所述第一节点,其第二端接收恒压低电平。
5.如权利要求1所述的GOA电路,其特征在于,所述下拉维持模块包括:第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管、第十薄膜晶体管以及第二电容;
所述第五薄膜晶体管的第一端接入所述第一节点,其控制端接入所述第二节点,其第二端接收恒压低电平;
所述第六薄膜晶体管的第一端和其控制端相连后接收恒压高电平,其第二端接入第四节点;
所述第七薄膜晶体管的第一端接入所述第四节点,其控制端接入所述第一节点,其第二端接收恒压低电平;
所述第八薄膜晶体管的第一端接收所述恒压高电平,其控制端接入所述第四节点,其第二端接入所述第二节点;
所述第十薄膜晶体管的第一端接入所述输出模块的输出端,其控制端接入所述第二节点,其第二端接收所述恒压低电平;
所述第二电容的一端接入所述第二节点,另一端接收所述恒压低电平。
6.如权利要求5所述的GOA电路,其特征在于,当接入所述GOA电路的初始信号、所述正向扫描直流控制信号、所述反向扫描直流控制信号均为高电平、所有时钟信号均为低电平时,每一级GOA单元的所述第七薄膜晶体管截止,所述第六薄膜晶体管、所述第八薄膜晶体管均导通,拉高所述第二节点的电平,进而控制所述输出模块输出低电平的栅极驱动信号,使得所述GOA电路进入栅极线全关阶段。
7.如权利要求1所述的GOA电路,其特征在于,所述第n级GOA单元进一步包括:一复位模块;所述复位模块电性连接于所述第二节点,用于响应复位信号拉高所述第二节点的电平,进而使得所述第一节点的电平和所述输出模块的输出端的电平被复位。
8.如权利要求7所述的GOA电路,其特征在于,所述复位模块包括:第十一薄膜晶体管;
所述第十一薄膜晶体管的第一端和其控制端相连后接收所述复位信号,其第二端接入所述第二节点。
9.一种显示面板,其特征在于,包括:一阵列基板,所述阵列基板包括如权利要求1‑8任一项所述的GOA电路。
说明书 :
GOA电路及显示面板
技术领域
背景技术
生偏转,改变光的传播方向从而使显示器显示不同的颜色。阵列基板栅极驱动(Gate
Driver On Array,简称GOA)技术,是利用现有薄膜晶体管液晶显示器阵列(Array)制程将
栅极驱动电路制作在液晶显示面板的阵列基板上,实现对栅极线(Gate)逐行扫描的驱动方
式的一项技术。
是在像素充电阶段维持一个更高电平,从而可以根据第n级时钟信号CKn对应的高/低电平,
控制第n级栅极驱动信号Gn输出电平的高/低;P点的主要作用是在像素维持(Pixel
Holding)阶段维持高电平,从而保证Q点及第n级栅极驱动信号Gn输出低电平。Q、P两点基本
处于一个相互牵制的过程中:Q点电位高,P点电位基本上就是低;P点电位高,Q点电位基本
上就是一个低点位。对应的时序如图1B、图1C所示。其它阶段:栅极线全开阶段:全局信号
GAS1为高电平,所述GOA电路的每一级GOA单元均输出高电平的栅极驱动信号;栅极线全关
阶段:全局信号GAS2为高,所述GOA电路的每一级GOA单元均输出低电平的栅极驱动信号。
发明内容
向扫描直流控制信号拉高或拉低所述第一节点的电平,或响应第n+m级栅极驱动信号,根据
反向扫描直流控制信号拉高或拉低所述第一节点的电平,其中,n、m均为自然数,且n>m;一
输出控制模块,电性连接于所述第一节点,用于在所述GOA电路进行正向扫描或反向扫描期
间,存储并传送所述第一节点的电平;一输出模块,电性连接于所述输出控制模块,用于在
所述GOA电路进行正向扫描或反向扫描期间,响应所述第一节点的电平,根据第n级时钟信
号输出第n级栅极驱动信号;一下拉模块,电性连接于所述第一节点以及一第二节点,用于
在所述第一节点为高电平时拉低所述第二节点的电平;一下拉维持模块,电性连接于所述
第一节点、所述第二节点以及所述输出模块的输出端,用于在所述第一节点为低电平时拉
高所述第二节点的电平,进而维持所述第一节点的低电平和所述第n级栅极驱动信号的低
电平。
体管的设置,利于显示面板更窄边框的实现,可以提高产品竞争力。
附图说明
本领域技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其它的附
图。
具体实施方式
明书和权利要求书以及附图中的术语“第一”、“第二”、“第三”等(如果存在)是用于区别类
似的对象,而不必用于描述特定的顺序或先后次序。应当理解,这样描述的对象在适当情况
下可以互换。在本申请的描述中,“多个”的含义是两个或两个以上,除非另有明确具体的限
定。此外,术语“包括”和“具有”以及它们的任何变形,意图在于覆盖不排它的包含。应当理
解,当称元件“耦接于”另一元件时,存在中间元件。对于本领域的普通技术人员而言,可以
根据具体情况理解上述术语在本申请中的具体含义。
且有效减少正反向扫描控制模块所需薄膜晶体管以及时钟信号,以及减少全局信号及相应
薄膜晶体管的设置,利于显示面板更窄边框的实现,可以提高产品竞争力。
模块23、一下拉模块24以及一下拉维持模块25。
据反向扫描直流控制信号D2U拉高或拉低所述第一节点Q的电平。其中,n、m均为自然数,且n
>m。
Q进行预充电,拉高所述第一节点Q的电平;后续响应第n+m级栅极驱动信号G(n+m),根据低
电平的所述反向扫描直流控制信号D2U拉低所述第一节点Q的电平。在所述GOA电路进行反
向扫描期间,所述正反向扫描控制模块21响应第n+m级栅极驱动信号G(n+m),根据高电平的
所述反向扫描直流控制信号D2U先对所述第一节点Q进行预充电,拉高所述第一节点Q的电
平;后续响应第n‑m级栅极驱动信号G(n‑m),根据低电平的所述正向扫描直流控制信号U2D
拉低所述第一节点Q的电平。
述第一节点Q的高/低电平信号传送至所述输出模块23,且所述输出控制模块22对所述第一
节点Q的高电平具有一定的保持作用。
钟信号CKn输出第n级栅极驱动信号Gn。具体地,所述输出模块23在所述第一节点Q的高电平
的控制下,将高/低电平的所述第n级时钟信号CKn传输出去。
述第一节点Q的低电平和所述第n级栅极驱动信号Gn的低电平。
电平基本上就是低;所述第一节点Q的电平低,所述第二节点P的电平基本上就是高。
是初始信号STV。即,由于所述GOA电路的前m级以及后m级GOA单元无相应的栅极驱动信号接
入,因此,需接入初始信号STV;其中,初始信号STV为高电平信号。
单元的所述正反向扫描控制模块21拉高所述第一节点Q的电平,进而控制所述输出模块23
输出高电平的栅极驱动信号,使得所述GOA电路进入栅极线全开(All Gate On)阶段;当接
入所述GOA电路的初始信号STV、所述正向扫描直流控制信号U2D、以及所述反向扫描直流控
制信号D2U均为高电平、所有时钟信号CK均为低电平时,每一级GOA单元的所述下拉维持模
块25拉高所述第二节点P的电平,进而控制所述输出模块23输出低电平的栅极驱动信号,使
得所述GOA电路进入栅极线全关(All Gate Off)阶段。
一节点Q的电平和所述输出模块23的输出端的电平(即第n级栅极驱动信号的电平)被复位。
也即,本实施例所述第n级GOA单元的运行阶段中,新增了复位阶段;从而可以在电路进入运
行时,先将所述第一节点Q的电平和所述输出模块23的输出端的电平复位,避免上一周期运
行结果对本周期的影响。
显示面板更窄边框的实现,可以提高产品竞争力。
实施例中m的值取2。应注意,本实施例的m值仅为示例性,不可理解为对本申请的限制。
端接收第n‑2级栅极驱动信号G(n‑2)(其中,n>2),其第二端接入第一节点Q。所述第二薄膜
晶体管NT2的第一端接收所述反向扫描直流控制信号D2U,其控制端接收第n+2级栅极驱动
信号G(n+2),其第二端接入所述第一节点Q。
点Qa。所述第一电容C1的一端接入所述第一节点Q,另一端接收恒压低电平VGL。
的输出端,用于根据所述第n级时钟信号CKn输出第n级栅极驱动信号Gn。
NT5的第一端接入所述第一节点Q,其控制端接入所述第二节点P,其第二端接收恒压低电平
VGL。所述第六薄膜晶体管NT6的第一端和其控制端相连后接收恒压高电平VGH,其第二端接
入第四节点Pa。所述第七薄膜晶体管NT7的第一端接入所述第四节点Pa,其控制端接入所述
第一节点Q,其第二端接收恒压低电平VGL。所述第八薄膜晶体管NT8的第一端接收所述恒压
高电平VGH,其控制端接入所述第四节点Pa,其第二端接入所述第二节点P。所述第十薄膜晶
体管NT10的第一端接入所述输出模块23的输出端,其控制端接入所述第二节点P,其第二端
接收恒压低电平VGL。所述第二电容C2的一端接入所述第二节点P,另一端接收恒压低电平
VGL。所述下拉维持模块25的薄膜晶体管设置及连接方式,可以在GOA电路正常运行阶段,在
所述第一节点Q为低电平时,拉高所述第二节点P的电平,进而维持所述第一节点Q的低电平
和所述第n级栅极驱动信号的低电平;还可以在接入所述GOA电路的初始信号、所述正向扫
描直流控制信号U2D、所述反向扫描直流控制信号D2U均为高电平、所有时钟信号CK均为低
电平时,拉高所述第二节点P的电平,进而控制所述输出模块23输出低电平的栅极驱动信
号,使得所述GOA电路进入栅极线全关阶段。
膜晶体管NT11响应所述复位信号RST导通时,拉高所述第二节点P的电平,进而使得所述第
一节点Q的电平和所述输出模块23的输出端的电平被复位。
复位信号,CKn为第n级时钟信号(为交流电),G(n‑2)、Gn、G(n+2)为相应的栅极驱动信号的
波形,Q、P示意相应节点的波形。
NT9导通,P点被拉低到恒压低电平VGL。
输出低电平的稳定;同时电容C2对P点的高电平具有一定的保持作用。
态,Gn输出CKn对应的高电平。栅极线全关阶段:初始信号STV为高、U2D、D2U信号为高、VGH信
号为高、CKn信号为低,所述GOA电路的每一级GOA单元的Q点为低电平,使得晶体管NT9截止;
所述GOA电路的每一级GOA单元的P点为高电平,使得所述GOA电路的每一级GOA单元均输出
低电平信号。
复位信号,CKn为第n级时钟信号(为交流电),G(n‑2)、Gn、G(n+2)为相应的栅极驱动信号的
波形,Q、P示意相应节点的波形。
P点被拉低到恒压低电平VGL。
输出低电平的稳定;同时电容C2对P点的高电平具有一定的保持作用。
态,Gn输出CKn对应的高电平。栅极线全关阶段:初始信号STV为高、U2D、D2U信号为高、VGH信
号为高、CKn信号为低,所述GOA电路的每一级GOA单元的Q点为低电平,使得晶体管NT9截止;
所述GOA电路的每一级GOA单元的P点为高电平,使得所述GOA电路的每一级GOA单元均输出
低电平信号。
GOA电路611的电路组件连接方式及工作原理已详述于前,此处不再赘述。
晶体管的设置,利于显示面板更窄边框的实现,可以提高产品竞争力。
其中部分技术特征进行等同替换;而这些修改或者替换,并不使相应技术方案的本质脱离
本申请各实施例的技术方案的范围。