存储器及其制作方法

摘要

本公开实施例公开了一种存储器及其制作方法，所述存储器包括：依次并列设置的沟道层、隧穿层、选通层和存储层；所述选通层，具有开启状态和关闭状态；其中，处于所述开启状态的所述选通层导电，处于所述关闭状态的所述选通层电绝缘；在所述选通层处于所述开启状态且施加在所述隧穿层上的电压大于阈值电压时，所述隧穿层和所述选通层允许带电粒子在所述沟道层和所述存储层之间传输；在所述选通层处于所述关闭状态时，所述隧穿层和所述选通层阻挡带电粒子在所述沟道层和所述存储层之间传输。

权利要求

1.一种存储器，其特征在于，包括：依次并列设置的沟道层、隧穿层、选通层和存储层；

所述选通层具有开启状态和关闭状态；其中，处于所述开启状态的所述选通层导电，处于所述关闭状态的所述选通层电绝缘；

在所述选通层处于所述开启状态且施加在所述隧穿层上的电压大于阈值电压时，所述隧穿层和所述选通层允许带电粒子在所述沟道层和所述存储层之间传输；

在所述选通层处于所述关闭状态时，所述隧穿层和所述选通层阻挡带电粒子在所述沟道层和所述存储层之间传输。

2.根据权利要求1所述的存储器，其特征在于，所述存储器还包括：第一介质层，位于所述选通层和所述存储层之间，用于减小所述选通层和所述存储层之间的接触电阻。

3.根据权利要求2所述的存储器，其特征在于，所述第一介质层的组成材料包括氧化硅和/或氮氧化硅。

4.根据权利要求1所述的存储器，其特征在于，所述存储器还包括：第二介质层和栅极控制层；

所述第二介质层，位于所述存储层和所述栅极控制层之间，用于电隔离所述存储层和所述栅极控制层；

所述栅极控制层，用于控制所述选通层在所述开启状态和所述关闭状态之间切换。

5.根据权利要求4所述的存储器，其特征在于，所述存储器包括二维浮栅型存储器；其中，所述沟道层、所述隧穿层、所述选通层、所述存储层、所述第二介质层和所述栅极控制层由下至上依次层叠设置。

6.根据权利要求4所述的存储器，其特征在于，所述存储器包括三维浮栅型存储器或三维电荷俘获型存储器，所述三维浮栅型存储器或所述三维电荷俘获型存储器包括：栅叠层结构，包括：由下至上依次交替层叠设置的第三介质层和所述栅极控制层；

所述沟道层、所述隧穿层、所述选通层、所述存储层和所述第二介质层，沿所述第三介质层和所述栅极控制层的层叠设置方向贯穿所述栅叠层结构；

其中，所述隧穿层、所述选通层和所述存储层，顺次层叠围绕在所述沟道层外侧，且设置在所述沟道层和所述第二介质层之间。

7.根据权利要求1所述的存储器，其特征在于，

所述隧穿层的厚度范围为：5埃至30埃；

所述选通层的厚度范围为：30埃至200埃。

8.一种存储器的制作方法，其特征在于，包括：

形成依次并列设置的沟道层、隧穿层、选通层和存储层；其中，所述选通层，具有开启状态和关闭状态；处于所述开启状态的所述选通层导电，处于所述关闭状态的所述选通层电绝缘；

在所述选通层处于所述开启状态且施加在所述隧穿层上的电压大于阈值电压时，所述隧穿层和所述选通层允许带电粒子在所述沟道层和所述存储层之间传输；

在所述选通层处于所述关闭状态时，所述隧穿层和所述选通层阻挡带电粒子在所述沟道层和所述存储层之间传输。

9.根据权利要求8所述的方法，其特征在于，所述方法还包括：形成覆盖所述选通层的第一介质层；其中，所述第一介质层，位于所述选通层和所述存储层之间，用于减小所述选通层和所述存储层之间的接触电阻。

10.根据权利要求9所述的方法，其特征在于，所述第一介质层的组成材料包括氧化硅和/或氮氧化硅。

11.根据权利要求8所述的方法，其特征在于，所述方法还包括：形成导电的栅极控制层；其中，所述栅极控制层，用于控制所述选通层在所述开启状态和所述关闭状态之间切换；

形成电隔离所述存储层和所述栅极控制层的第二介质层；其中，所述第二介质层位于所述存储层和所述栅极控制层之间。

12.根据权利要求11所述的方法，其特征在于，所述存储器包括二维浮栅型存储器，所述形成依次并列设置的沟道层、隧穿层、选通层和存储层，包括：在衬底表面形成沟道层；其中，所述沟道层平行于所述衬底所在平面；

沿垂直于所述衬底所在平面方向，在所述沟道层表面由下至上依次形成并列层叠设置的所述隧穿层、所述选通层和所述存储层；

所述形成电隔离所述存储层和所述栅极控制层的第二介质层，包括：形成覆盖所述存储层的所述第二介质层；

所述形成导电的栅极控制层，包括：形成覆盖所述第二介质层的所述栅极控制层。

13.根据权利要求11所述的方法，其特征在于，所述存储器包括三维浮栅型存储器，所述方法包括：所述形成导电的栅极控制层，包括：

在衬底表面形成第一堆叠结构；其中，所述第一堆叠结构包括平行于所述衬底、且由下至上依次交替层叠设置的所述栅极控制层和第三介质层；

所述形成电隔离所述存储层和所述栅极控制层的第二介质层，以及所述形成依次并列设置的沟道层、隧穿层、选通层和存储层，包括：形成贯穿所述第一堆叠结构的第一通孔；其中，所述第一通孔垂直于所述衬底所在平面；

沿平行于所述衬底的方向，刻蚀通过所述第一通孔暴露出的所述栅极控制层的端部，以在所述栅极控制层靠近所述第一通孔的端部形成沟槽；

在所述沟槽内，形成覆盖所述栅极控制层端部的所述第二介质层；

形成所述第二介质层后，填充所述沟槽，形成所述存储层；

形成所述存储层后，在所述第一通孔内依次形成所述选通层、所述隧穿层和所述沟道层；

其中，所述第二介质层、所述存储层、所述选通层、所述隧穿层和所述沟道层，垂直于所述衬底所在平面；所述隧穿层、所述选通层、所述存储层和所述第二介质层，顺次层叠围绕在所述沟道层外侧。

14.根据权利要求11所述的方法，其特征在于，所述存储器包括三维电荷俘获型存储器，所述形成导电的栅极控制层，包括：

在衬底表面形成第二堆叠结构；其中，所述第二堆叠结构包括平行于所述衬底、且由下至上依次交替层叠设置的牺牲层和第三介质层；

去除所述牺牲层，以在所述第二堆叠结构中相邻的所述第三介质层之间形成空隙；

填充所述空隙，形成所述栅极控制层；

所述形成电隔离所述存储层和所述栅极控制层的第二介质层，以及所述形成依次并列设置的沟道层、隧穿层、选通层和存储层，包括：形成贯穿所述第二堆叠结构的第二通孔；

在所述第二通孔内，形成覆盖所述第二通孔侧壁的所述第二介质层；

在形成有所述第二介质层的所述第二通孔内，依次形成覆盖所述第二介质层的所述存储层、所述选通层、所述隧穿层和所述沟道层；

其中，所述第二介质层、所述存储层、所述选通层、所述隧穿层和所述沟道层，垂直于所述衬底所在平面；所述隧穿层、所述选通层、所述存储层和所述第二介质层，顺次层叠围绕在所述沟道层外侧。

说明书

存储器及其制作方法

技术领域

[0001] 本公开实施例涉及集成电路领域，特别涉及一种存储器及其制作方法。

背景技术

[0002] 在对存储器进行编程或擦除操作时，通常需要提供输入电压，使带电粒子穿过存储层和沟道层之间的隧穿层。

[0003] 为了提高存储器的数据保持能力，通常隧穿层的厚度较大。然而，对具有较厚隧穿层的存储器进行编程或擦除操作时，需要提供的输入电压也较大，导致存储器结构退化，降低存储器的可靠性。

发明内容

[0004] 有鉴于此，本公开实施例提供一种存储器及其制作方法。

[0005] 根据本公开实施例的第一方面，提供一种存储器，包括：依次并列设置的沟道层、隧穿层、选通层和存储层；

[0006] 所述选通层，具有开启状态和关闭状态；其中，处于所述开启状态的所述选通层导电，处于所述关闭状态的所述选通层电绝缘；

[0007] 在所述选通层处于所述开启状态且施加在所述隧穿层上的电压大于阈值电压时，所述隧穿层和所述选通层允许带电粒子在所述沟道层和所述存储层之间传输；

[0008] 在所述选通层处于所述关闭状态时，所述隧穿层和所述选通层阻挡带电粒子在所述沟道层和所述存储层之间传输。

[0009] 在一些实施例中，所述存储器还包括：

[0010] 第一介质层，位于所述选通层和所述存储层之间，用于减小所述选通层和所述存储层之间的接触电阻。

[0011] 在一些实施例中，所述第一介质层的组成材料包括氧化硅和/或氮氧化硅。

[0012] 在一些实施例中，所述存储器还包括：

[0013] 第二介质层和栅极控制层；

[0014] 所述第二介质层，位于所述存储层和所述栅极控制层之间，用于电隔离所述存储层和所述栅极控制层；

[0015] 所述栅极控制层，用于控制所述选通层在所述开启状态和所述关闭状态之间切换。

[0016] 在一些实施例中，所述存储器包括二维浮栅型存储器；其中，所述沟道层、所述隧穿层、所述选通层、所述存储层、所述第二介质层和所述栅极控制层由下至上依次层叠设置。

[0017] 在一些实施例中，所述存储器包括三维浮栅型存储器或三维电荷俘获型存储器，所述三维浮栅型存储器或所述三维电荷俘获型存储器包括：

[0018] 栅叠层结构，包括：依次由下至上交替层叠设置的第三介质层和所述栅极控制层；

[0019] 所述沟道层、所述隧穿层、所述选通层、所述存储层和所述第二介质层，沿所述第三介质层和所述栅极控制层的层叠设置方向贯穿所述栅叠层结构；

[0020] 其中，所述隧穿层、所述选通层和所述存储层，顺次层叠围绕在所述沟道层外侧，且设置在所述沟道层和所述第二介质层之间。

[0021] 在一些实施例中，所述隧穿层的厚度范围包括：5埃至30埃；

[0022] 所述选通层的厚度范围包括：30埃至200埃。

[0023] 根据本公开实施例的第二方面，提供一种存储器的制作方法，包括：

[0024] 形成依次并列设置的沟道层、隧穿层、选通层和存储层；其中，所述选通层，具有开启状态和关闭状态；处于所述开启状态的所述选通层导电，处于所述关闭状态的所述选通层电绝缘；

[0025] 在所述选通层处于所述开启状态且施加在所述隧穿层上的电压大于阈值电压时，所述隧穿层和所述选通层允许带电粒子在所述沟道层和所述存储层之间传输；

[0026] 在所述选通层处于所述关闭状态时，所述隧穿层和所述选通层阻挡带电粒子在所述沟道层和所述存储层之间传输。

[0027] 在一些实施例中，所述方法还包括：

[0028] 形成覆盖所述选通层的第一介质层；其中，所述第一介质层，位于所述选通层和所述存储层之间，用于减小所述选通层和所述存储层之间的接触电阻。

[0029] 在一些实施例中，所述第一介质层的组成材料包括氧化硅和/或氮氧化硅。

[0030] 在一些实施例中，所述方法还包括：

[0031] 形成导电的栅极控制层；其中，所述栅极控制层，用于控制所述选通层在所述开启状态和所述关闭状态之间切换；

[0032] 形成电隔离所述存储层和所述栅极控制层的第二介质层；其中，所述第二介质层位于所述存储层和所述栅极控制层之间。

[0033] 在一些实施例中，所述存储器包括二维浮栅型存储器，所述形成依次并列设置的沟道层、隧穿层、选通层和存储层，包括：

[0034] 在衬底表面形成沟道层；其中，所述沟道层平行于所述衬底所在平面；

[0035] 沿垂直于所述衬底所在平面方向，在所述沟道层表面由下至上依次形成并列层叠设置的所述隧穿层、所述选通层和所述存储层；

[0036] 所述形成电隔离所述存储层和所述栅极控制层的第二介质层，包括：形成覆盖所述存储层的所述第二介质层；

[0037] 所述形成导电的栅极控制层，包括：形成覆盖所述第二介质层的所述栅极控制层。

[0038] 在一些实施例中，所述存储器包括三维浮栅型存储器，所述方法包括：

[0039] 所述形成导电的栅极控制层，包括：

[0040] 在衬底表面形成第一堆叠结构；其中，所述第一堆叠结构包括平行于所述衬底、且由下至上依次交替层叠设置的所述栅极控制层和第三介质层；

[0041] 所述形成电隔离所述存储层和所述栅极控制层的第二介质层，以及所述形成依次并列设置的沟道层、隧穿层、选通层和存储层，包括：

[0042] 形成贯穿所述第一堆叠结构的第一通孔；其中，所述第一通孔垂直于所述衬底所在平面；

[0043] 沿平行于所述衬底的方向，刻蚀通过所述第一通孔暴露出的所述栅极控制层的端部，以在所述栅极控制层靠近所述第一通孔的端部形成沟槽；

[0044] 在所述沟槽内，形成覆盖所述栅极控制层端部的所述第二介质层；

[0045] 形成所述第二介质层后，填充所述沟槽，形成所述存储层；

[0046] 形成所述存储层后，在所述第一通孔内依次形成所述选通层、所述隧穿层和所述沟道层；

[0047] 其中，所述第二介质层、所述存储层、所述选通层、所述隧穿层和所述沟道层，垂直于所述衬底所在平面；所述隧穿层、所述选通层、所述存储层和所述第二介质层，顺次层叠围绕在所述沟道层外侧。

[0048] 在一些实施例中，所述存储器包括三维电荷俘获型存储器，

[0049] 所述形成导电的栅极控制层，包括：

[0050] 在衬底表面形成第二堆叠结构；其中，所述第二堆叠结构包括平行于所述衬底、且由下至上依次交替层叠设置的牺牲层和第三介质层；

[0051] 去除所述牺牲层，以在所述第二堆叠结构中相邻的所述第三介质层之间形成空隙；

[0052] 填充所述空隙，形成所述栅极控制层；

[0053] 所述形成电隔离所述存储层和所述栅极控制层的第二介质层，以及所述形成依次并列设置的沟道层、隧穿层、选通层和存储层，包括：

[0054] 形成贯穿所述第二堆叠结构的第二通孔；

[0055] 在所述第二通孔内，形成覆盖所述第二通孔侧壁的所述第二介质层；

[0056] 在形成有所述第二介质层的所述第二通孔内，依次形成覆盖所述第二介质层的所述存储层、所述选通层、所述隧穿层和所述沟道层；

[0057] 其中，所述第二介质层、所述存储层、所述选通层、所述隧穿层和所述沟道层，垂直于所述衬底所在平面；所述隧穿层、所述选通层、所述存储层和所述第二介质层，顺次层叠围绕在所述沟道层外侧。

[0058] 相较于具有较厚隧穿层的存储器，本公开实施例通过较薄的隧穿层和具有开启状态及关闭状态的选通层替代相关技术中较厚隧穿层，当作用于较厚隧穿层的电压取值，与作用于本公开提供的较薄隧穿层和选通层的电压取值相同时，由于处于开启状态的选通层导电，因此，本公开提供的存储器可增大作用于隧穿层的电场强度，使得带电粒子穿过隧穿层的几率增加，即增加了带电粒子在沟道层和存储层之间传输的几率。

[0059] 因此，本公开实施例提供的存储器可以降低编程电压和擦除电压，进而减少由于需要的编程电压和擦除电压较大导致的存储器结构退化现象，有利于提高存储器的可靠性。

[0060] 并且，本公开实施例提供的选通层处于关闭状态时，较薄的隧穿层和电绝缘的选通层可以保证沟道层和存储层之间势垒高度，与相关技术中由较厚隧穿层产生的势垒高度相近，有利于保证存储器的数据保持能力较好，且有利于保证存储器的漏电流较小。

附图说明

[0061] 图1a至图1e是根据一示例性实施例示出的一种浮栅结构存储器的能带结构示意图；

[0062] 图2是根据一示例性实施例示出的一种存储器的局部结构示意图；

[0063] 图3是根据一示例性实施例示出的另一种存储器的局部结构示意图；

[0064] 图4是根据一示例性实施例示出的又一种存储器的局部结构示意图；

[0065] 图5a至图5e是根据一示例性实施例示出的一种能带结构示意图；

[0066] 图6是根据一示例性实施例示出的又一种存储器的局部结构示意图

[0067] 图7a至图7e是根据一示例性实施例示出的另一种能带结构示意图；

[0068] 图8根据一示例性实施例示出的一种浮栅型存储器能带结构示意图；

[0069] 图9根据一示例性实施例示出的一种电荷捕获型存储器能带结构示意图。

具体实施方式

[0070] 下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

[0071] 在下列段落中参照附图以举例方式更具体的描述本发明。根据下面说明和权利要求书，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。

[0072] 可以理解的是，本公开中的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层（即直接在某物上）的含义，而且还包括在某物“上”且其间有居间特征或层的含义。

[0073] 在本公开实施例中，术语“A与B相连”包含A、B两者相互接触地A与B相连的情形，或者A、B两者之间还间插有其他部件而A非接触地与B相连的情形。

[0074] 在本公开实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。

[0075] 在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。层可以包括多个子层。例如，互连层可包括一个或多个导体和接触子层（其中形成互连线和/或过孔触点）、以及一个或多个电介质子层。

[0076] 需要说明的是，本发明实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。

[0077] 图1a至图1e是根据一示例性实施例示出的一种浮栅（floating gate）结构存储器的能带结构示意图。在图1a至图1e中，硅沟道、硅浮栅以及硅控制栅的组成材料可为相同的导电材料，例如，多晶硅（polysilicon）等。

[0078] 图1a示出了浮栅结构存储器的平带状态。参照图1b所示，通过硅控制栅对绝缘介质层施加正电压。施加的正电压在硅沟道和硅控制栅之间产生电场线沿第一方向的电场。硅沟道中带负电荷的电子受到电场作用，并且，位于硅沟道和硅浮栅之间的隧穿氧化层能带弯曲。当电子在电场作用下获得的能量足够大时，硅沟道中的电子会穿过隧穿氧化层并运动至硅浮栅中，以进行编程（program）操作。

[0079] 图1c示出了编程操作完成时，浮栅结构存储器的能带结构。从硅沟道穿过隧穿氧化层运动至硅浮栅中的带负电荷的电子，用于指示存储的数据。

[0080] 参照图1d所示，通过硅控制栅对绝缘介质层施加负电压。施加的负电压在硅沟道和硅控制栅之间产生电场线沿第二方向的电场。硅浮栅中存储的带负电荷的电子受到电场作用，并且，位于硅沟道和硅浮栅之间的隧穿氧化层的能带发生弯曲。当电子在电场作用下获得的能量足够大时，硅浮栅中的电子会穿过隧穿氧化层并运动至硅沟道中，以进行擦除（erase）操作。可以理解的是，第二方向与上述第一方向平行且相反。图1e示出了擦除操作完成时，浮栅结构存储器的能带结构。

[0081] 为了使带电荷的电子能够从硅沟道穿过隧穿氧化层进入硅浮栅，实现对于闪存的编程操作，或者为了使带电荷的电子能够从硅浮栅穿过隧穿氧化层进入硅沟道，实现对于闪存的擦除操作。

[0082] 通常，隧穿氧化层的厚度越厚，隧穿氧化层的势垒越宽，电子穿过隧穿氧化层的难度越大，存储器的数据保持能力越好。然而，当隧穿氧化层的厚度越厚，对存储器进行编程或擦除操作时，电子穿过隧穿氧化层所需要的能量越大。即当隧穿氧化层的厚度越厚，对存储器进行编程或擦除操作时，需要提供给存储器的电压的取值越大。

[0083] 当提供给存储器的电压取值增大时，该电压作用下形成在隧穿氧化层中的电场强度越强，带电粒子穿过隧穿氧化层的过程中对隧穿氧化层造成的损伤越大，在隧穿氧化层中产生的缺陷数量增加，导致存储器结构退化，降低了存储器的可靠性。

[0084] 图2是根据一示例性实施例示出的一种存储器100的示意图。参照图2所示，存储器100包括：依次并列设置的沟道层110、隧穿层120、选通层130和存储层140；

[0085] 选通层130，具有开启状态和关闭状态；其中，处于开启状态的选通层130导电，处于关闭状态的选通层130电绝缘；

[0086] 在选通层130处于开启状态且施加在隧穿层120上的电压大于阈值电压时，隧穿层120和选通层130允许带电粒子在沟道层110和存储层140之间传输；

[0087] 在选通层130处于关闭状态时，隧穿层120和选通层130阻挡带电粒子在沟道层110和存储层140之间传输。

[0088] 沟道层110的组成材料包括：包括硅，例如非晶硅、多晶硅或者单晶硅等。

[0089] 隧穿层120的组成材料包括：氧化硅和/或氮氧化硅。

[0090] 隧穿层120的阈值电压与隧穿层120的材料以及厚度有关。需要指出的是，当选通层130处于开启状态且施加在隧穿层120上的电压大于阈值电压时，隧穿层120的能带弯曲程度足够大，沟道层110或存储层140中的带电粒子获得足够穿过隧穿层120的能量。

[0091] 带电粒子可包括：带负电荷的电子，或者带正电荷的空穴等。

[0092] 选通层130可包括：双向阈值选择开关（Ovonic threshold switching，OTS），例如ZnaTeb、GeaTeb、NbaOb或者SiaAsbTec等。这里的a、b和c可以是大于1的自然数。

[0093] 示例性地，可以利用电学信号控制选通层130在开启状态和关闭状态之间切换。电学信号可包括电压。

[0094] 例如，在没有对选通层130施加电压信号时，选通层130处于关闭状态。处于关闭状态的选通层130的电阻较高，可认为选通层130处于高电阻态，处于高电阻态的选通层130电绝缘。

[0095] 对处于关闭状态的选通层130施加电压，当作用于处于关闭状态选通层130的电压增大至大于或等于选通层130的预设阈值电压时，选通层130从关闭状态切换为开启状态。处于开启状态的选通层130的电阻较低，可认为选通层130处于低电阻态，处于低电阻态的选通层130导电。

[0096] 当作用于处于开启状态选通层130的电压逐渐减小至小于或等于上述预设阈值电压时，选通层130从开启状态切换为关闭状态。可以理解的是，当选通层130从开启状态切换为关闭状态时，选通层130从低电阻态切换为高电阻态。

[0097] 存储层140的组成材料可包括以下至少之一：氮化硅；氮氧化硅；硅。

[0098] 示例性地，隧穿层120的厚度范围包括：5埃（Å）至30埃；选通层130的厚度范围包括：30埃至200埃。

[0099] 相较于具有较厚隧穿层的存储器，本公开实施例通过较薄的隧穿层120和具有开启状态及关闭状态的选通层130替代相关技术中较厚隧穿层，当作用于较厚隧穿层的电压取值，与作用于本公开提供的较薄隧穿层120和选通层130的电压取值相同时，由于处于开启状态的选通层130导电，且本公开中隧穿层120的厚度小于相关技术中较厚隧穿层的厚度，因此，本公开提供的存储器100可增大作用于隧穿层120的电场强度，使得带电粒子穿过隧穿层120的几率增加，即增加了带电粒子在沟道层110和存储层140之间传输的几率。

[0100] 因此，本公开实施例提供的存储器100可以降低编程电压和擦除电压，进而减少由于需要的编程电压和擦除电压较大导致的存储器100结构退化现象，有利于提高存储器100的可靠性。

[0101] 并且，本公开实施例提供的选通层130处于关闭状态时，较薄的隧穿层120和电绝缘的选通层130可以保证沟道层110和存储层140之间势垒高度，与相关技术中由较厚隧穿层产生的势垒高度相近，有利于保证存储器100的数据保持能力较好，且有利于保证存储器100的漏电流较小。

[0102] 在一些实施例中，参照图3所示，存储器100还包括：

[0103] 第一介质层150，位于选通层130和存储层140之间，用于减小选通层130和存储层140之间的接触电阻。

[0104] 示例性地，第一介质层150的组成材料包括氧化硅和/或氮氧化硅。

[0105] 当选通层130和存储层140直接接触时，选通层130和存储层140之间的接触电阻较大，不利于促进带电粒子在处于开启状态的选通层130和存储层140之间的运动。

[0106] 本公开实施例中，通过设置于选通层130和存储层140之间的第一介质层150，相较于选通层130和存储层140直接接触，可以减小选通层130和存储层140之间的接触电阻，优化选通层130和存储层140之间的界面接触，促进带电粒子在处于开启状态的选通层130和存储层140之间的运动，降低存储器100的编程电压和擦除电压。

[0107] 在一些实施例中，存储器100还包括：第二介质层160和栅极控制层170；

[0108] 第二介质层160，位于存储层140和栅极控制层170之间，用于电隔离存储层140和栅极控制层170；

[0109] 栅极控制层170，用于控制选通层130在开启状态和关闭状态之间切换。

[0110] 第二介质层160的组成材料可包括以下至少之一：氧化硅；氮氧化硅；高介电常数（k）的电介质。高介电常数的电介质可包括氧化铝（Al2O3）、氧化铪（HfO2）或氧化钽（Ta2O5）等。这里，高介电常数的电介质包括：介电常数大于2.8的电介质。

[0111] 需要指出的是，第二介质层160可包括单层结构或者多层结构。例如，第二介质层160可包括第一层氧化硅、氮化硅和第二层氧化硅形成的多层结构。

[0112] 栅极控制层170的组成材料包括导电材料，包括但不限于钨（W）、钴（Co）、铜（Cu）、铝（Al）、导电的硅化物或其任何组合。

[0113] 示例性地，栅极控制层170可通过导电互连结构与外部电源电连接。外部电源可通过向选中的栅极控制层170输入电学信号，以在隧穿层120和选通层130中形成电场，进而对存储器100进行编程、擦出或者读取操作等。

[0114] 在一些实施例中，存储器100还包括：衬底，用于承载依次并列设置的沟道层110、隧穿层120、选通层130和存储层140。

[0115] 衬底可包括半导体晶片。在一些实施例中，衬底可包括诸如硅（Si）或者锗（Ge）等单一的半导体元素。在另一些实施例中，衬底可包括诸如碳化硅（SiC）、砷化镓（GaAs）、砷化铟（InAs）或者磷化铟（InP）等。在又一些实施例中，衬底可包括绝缘体上硅（SOI）结构或绝缘体上硅锗结构（SGOI）。需要指出的是，衬底还可包括形成有例如晶体管结构的电路区域。

[0116] 在一些实施例中，参照图4所示，存储器100包括二维浮栅型存储器；其中，沟道层110、隧穿层120、选通层130、存储层140、第二介质层160和栅极控制层170由下至上依次层叠设置。

[0117] 示例性地，二维浮栅型存储器还包括：衬底。衬底包括：源极区域181和漏极区域182。沟道层110可形成于源极区域和漏极区域之间。隧穿层120、选通层130、存储层140、第二介质层160和栅极控制层170沿垂直于衬底所在平面的方向上，由下至上依次层叠设置在衬底上。

[0118] 在一些实施例中，存储器100包括三维浮栅型存储器或三维电荷俘获型存储器，三维浮栅型存储器或三维电荷俘获型存储器包括：

[0119] 栅叠层结构，包括：沿垂直于衬底所在平面的方向，由下至上依次交替层叠设置的栅极控制层170和第三介质层180；

[0120] 沟道层110、隧穿层120、选通层130、存储层140和第二介质层160，沿第三介质层180和栅极控制层170的层叠设置方向贯穿栅叠层结构；

[0121] 其中，隧穿层120、选通层130和存储层140，顺次层叠围绕在沟道层110外侧，且设置在沟道层110和第二介质层160之间。

[0122] 图2示出了一种三维浮栅型存储器的示意图。图5a至图5e示出了图2所示三维浮栅型存储器的能带结构示意图。三维浮栅型存储器可包括三维浮栅型闪存（Floating Gate Flash）。

[0123] 需要指出的是，隧穿层120和处于关闭状态的选通层130在沟道层110和存储层140之间形成了阻挡带电粒子运动的势垒，第二介质层160阻挡带电粒子在存储层140和栅极控制层170之间传输。

[0124] 图5a示出了一种三维浮栅型存储器的平带状态的能带示意图。参照图5a所示，沟道层110中具有带负电荷的电子，存储层140中并未存储电子，即存储器100中并未存储数据。需要指出的是，图5a中选通层130处于关闭状态。

[0125] 参照图5b所示，向栅极控制层170施加大于选通层130的预设阈值电压的正电压。施加的正电压在沟道层110和栅极控制层170之间产生电场线沿第一方向的第一电场。这里，第一方向为沿栅极控制层170指向沟道层110的方向。在第一电场作用下，隧穿层120的能带发生弯曲，选通层130从关闭状态切换为开启状态，沟道层110中带负电荷的电子获得能量依次穿过隧穿层120和选通层130并传输至存储层140中，实现对存储器100的编程操作。

[0126] 由于处于关闭状态的选通层130电绝缘，处于开启状态的选通层130导电，因此，结合图5a和图5b所示，当选通层130从关闭状态切换为开启状态之后，沟道层110和存储层140之间由处于关闭状态的选通层130带来的势垒宽度减小或者该势垒消失，提高了电子从沟道层110向存储层140传输的几率。并且，由于选通层130从关闭状态切换为开启状态，因此，有利于提高作用于隧穿层120的第一电场的电场强度，进而提高了带电粒子穿过隧穿层120的几率。即本公开提供的三维浮栅型存储器可以降低编程电压。

[0127] 需要指出的是，本公开实施例附图中采用不同的填充标记区分处于开启状态选通层130和处于关闭状态的选通层130。

[0128] 图5c示出了编程操作完成时，三维浮栅型存储器的能带结构。从沟道层110穿过隧穿层120及选通层130并传输至存储层140中的电子，用于指示存储器中存储的数据。

[0129] 需要指出的是，编程操作完成时，停止向栅极控制层170施加上述正电压，使得选通层130从开启状态切换为关闭状态。由于处于关闭状态的选通层130具有较高的禁带宽度，因此，隧穿层120和电绝缘的选通层130可阻止带电粒子在存储层140和沟道层110之间传输，进而减小了三维浮栅型存储器的漏电流。

[0130] 参照图5d所示，向栅极控制层170施加负电压。施加的负电压在沟道层110和栅极控制层170之间产生电场线沿第二方向的第二电场。这里，第二方向与第一方向相反。在第二电场作用下，隧穿层120的能带发生弯曲，选通层130从关闭状态切换为开启状态，存储层140中带负电荷的电子获得能量穿过选通层130和隧穿层120并传输至沟道中，实现对存储器100的擦除操作。

[0131] 与编程操作类似，本公开实施例通过设置选通层130，有利于提高电子从存储层140向沟道层110传输的几率，且提高作用于隧穿层120的第二电场的电场强度，进而提高了带电粒子穿过隧穿层120的几率。即本公开提供的三维浮栅型存储器可以降低擦除电压。

[0132] 图5e示出了擦除操作完成时，三维浮栅型存储器的能带结构示意图。需要指出的是，擦除操作完成时，停止向栅极控制层170施加上述负电压，使得选通层130从开启状态切换为关闭状态，处于关闭状态的选通层130具有较高的禁带宽度，因此，隧穿层120和电绝缘的选通层130可阻止带电粒子在存储层140和沟道层110之间传输，进而减小了三维浮栅型存储器的漏电流。

[0133] 三维电荷俘获型存储器包括三维电荷捕获型闪存（Charge Trap Flash），包括但不限于三维NAND闪存。以三维NAND存储器为例，三维NAND存储器可包括多个贯穿栅叠层结构的存储串，每个存储串可呈圆柱形。

[0134] 参照图6所示，存储串可包括：沿着圆柱径向方向，从圆柱中心朝圆柱外表面顺次排布的沟道层110、隧穿层120、选通层130、存储层140和第二介质层160。

[0135] 图7a至图7e示出了图6所示三维电荷捕获型存储器的能带结构示意图。需要指出的是，隧穿层120和处于关闭状态的选通层130在沟道层110和存储层140之间形成了阻挡带电粒子运动的势垒，第二介质层160阻挡带电粒子在存储层140和栅极控制层170之间传输。

[0136] 图7a示出了一种三维电荷捕获型存储器的平带状态的能带示意图。参照图7a所示，沟道层110中具有带负电荷的电子，存储层140中并未存储电子，即存储器100中并未存储数据。需要指出的是，图7a中选通层130处于关闭状态。

[0137] 参照图7b所示，向栅极控制层170施加大于选通层130的预设阈值电压的正电压。施加的正电压在沟道层110和栅极控制层170之间产生电场线沿第一方向的第一电场。这里，第一方向为沿栅极控制层170指向沟道层110的方向。在第一电场作用下，隧穿层120的能带发生弯曲，选通层130从关闭状态切换为开启状态，沟道层110中带负电荷的电子获得能量依次穿过隧穿层120和选通层130并传输至存储层140中，实现对存储器100的编程操作。

[0138] 由于处于关闭状态的选通层130电绝缘，处于开启状态的选通层130导电，因此，结合图7a和图7b所示，当选通层130从关闭状态切换为开启状态之后，沟道层110和存储层140之间由处于关闭状态的选通层130带来的势垒宽度减小或者该势垒消失，提高了电子从沟道层110向存储层140传输的几率。并且，由于选通层130从关闭状态切换为开启状态，因此，有利于提高作用于隧穿层120的第一电场的电场强度，进而提高了带电粒子穿过隧穿层120的几率。即本公开提供的三维电荷捕获型存储器可以降低编程电压。

[0139] 需要指出的是，本公开实施例附图中采用不同的填充标记区分处于开启状态和关闭状态的选通层130。

[0140] 图7c示出了编程操作完成时，三维电荷捕获型存储器的能带结构。从沟道层110穿过隧穿层120及选通层130并传输至存储层140中的电子，用于指示存储器100中存储的数据。

[0141] 需要指出的是，编程操作完成时，停止向栅极控制层170施加上述正电压，使得选通层130从开启状态切换为关闭状态。由于处于关闭状态的选通层130具有较高的禁带宽度，因此，隧穿层120和电绝缘的选通层130可阻止带电粒子在存储层140和沟道层110之间传输，进而减小了三维电荷捕获型存储器的漏电流。

[0142] 参照图7d所示，向栅极控制层170施加负电压。施加的负电压在沟道层110和栅极控制层170之间产生电场线沿第二方向的第二电场。这里，第二方向与第一方向相反，“h”用于表示空穴。在第二电场作用下，隧穿层120的能带发生弯曲，选通层130从关闭状态切换为开启状态，沟道层110中带正电荷的空穴获得能量穿过选通层130和隧穿层120并传输至沟道中。

[0143] 需要指出的是，擦除操作过程中传输至存储层140中的空穴，与编程操作中传输至存储层140中的电子复合，实现对存储器100的擦除操作。

[0144] 与编程操作类似，本公开实施例通过设置选通层130，有利于提高空穴从沟道层110向存储层140传输的几率，且提高作用于隧穿层120的第二电场的电场强度，进而提高了带电粒子穿过隧穿层120的几率。即本公开提供的三维电荷捕获型存储器可以降低擦除电压。

[0145] 图7e示出了擦除操作完成时，三维电荷捕获型存储器的能带结构示意图。需要指出的是，擦除操作完成时，停止向栅极控制层170施加上述负电压，使得选通层130从开启状态切换为关闭状态，处于关闭状态的选通层130具有较高的禁带宽度，因此，隧穿层120和电绝缘的选通层130可阻止带电粒子在存储层140和沟道层110之间传输，进而减小了三维电荷捕获型存储器的漏电流。

[0146] 图8是根据一示例性实施例示出的另一种浮栅型存储器的能带结构示意图。图9是根据一示例性实施例示出的另一种电荷捕获型存储器的能带结构示意图。

[0147] 当存储器100包括第一介质层150时，第一介质层150会在选通层130和存储层140之间形成势垒。当向栅极控制层170施加的电压足够大时，隧穿层120的势垒宽度以及第一介质层150的势垒宽度会减小，且选通层130从关闭状态切换为开启状态，如此，隧穿层120、选通层130以及第一介质层150可允许带电粒子在沟道层110和存储层140之间传输。

[0148] 示例性地，当向栅极控制层170施加的电压大于隧穿层120的阈值电压、选通层130的预设阈值电压和第一介质层150的阈值电压之和时，隧穿层120、选通层130以及第一介质层150可允许带电粒子在沟道层110和存储层140之间传输。

[0149] 本公开实施例提供一种存储器的制作方法，可用于制作本公开实施例提供的存储器100，包括以下步骤：

[0150] 形成依次并列设置的沟道层、隧穿层、选通层和存储层；

[0151] 其中，选通层具有开启状态和关闭状态；处于开启状态的选通层导电，处于关闭状态的选通层电绝缘；在选通层处于开启状态且施加在隧穿层上的电压大于阈值电压时，隧穿层和选通层允许带电粒子在沟道层和存储层之间传输；在选通层处于关闭状态时，隧穿层和选通层阻挡带电粒子在沟道层和存储层之间传输。

[0152] 相较于在存储层和沟道层之间形成具有较厚隧穿层的存储器，本公开实施例通过较薄的隧穿层和具有开启状态及关闭状态的选通层替代相关技术中较厚隧穿层，当作用于较厚隧穿层的电压取值，与作用于本公开提供的较薄隧穿层和选通层的电压取值相同时，由于处于开启状态的选通层导电，因此，本公开提供的存储器可增大作用于隧穿层的电场强度，使得带电粒子穿过隧穿层的几率增加，即增加了带电粒子在沟道层和存储层之间传输的几率。

[0153] 因此，通过本公开实施例提供的方法制作存储器，可以降低编程电压和擦除电压，进而减少由于需要的编程电压和擦除电压较大导致的存储器结构退化现象，有利于提高存储器的可靠性。

[0154] 并且，通过本公开实施例提供的方法制作存储器，当选通层处于关闭状态时，较薄的隧穿层和电绝缘的选通层可以保证沟道层和存储层之间势垒高度，与相关技术中由较厚隧穿层产生的势垒高度相近，有利于保证存储器的数据保持能力较好，且有利于保证存储器的漏电流较小。

[0155] 在一些实施例中，所述方法还包括：

[0156] 形成覆盖选通层的第一介质层；其中，第一介质层，位于选通层和存储层之间，用于减小选通层和存储层之间的接触电阻。

[0157] 示例性地，第一介质层的组成材料包括氧化硅和/或氮氧化硅。

[0158] 本公开实施例通过在选通层和存储层之间形成第一介质层，相较于选通层和存储层直接接触，可以减小选通层和存储层之间的接触电阻，优化选通层和存储层之间的界面接触，促进带电粒子在处于开启状态的选通层和存储层之间的运动，降低存储器的编程电压和擦除电压。

[0159] 在一些实施例中，所述方法还包括：

[0160] 形成导电的栅极控制层；其中，栅极控制层，用于控制选通层在开启状态和关闭状态之间切换；

[0161] 形成电隔离存储层和栅极控制层的第二介质层；其中，第二介质层位于存储层和栅极控制层之间。

[0162] 在一些实施例中，所述存储器包括二维浮栅型存储器，所述制作方法包括：

[0163] 在衬底表面形成沟道层；其中，沟道层平行于衬底所在平面；

[0164] 沿垂直于衬底所在平面方向，在沟道层表面由下至上依次形成并列层叠设置的隧穿层、选通层和存储层；

[0165] 所述形成电隔离存储层和栅极控制层的第二介质层，包括：形成覆盖存储层的第二介质层；

[0166] 所述形成导电的栅极控制层，包括：形成覆盖第二介质层的栅极控制层。

[0167] 示例性地，可通过离子注入的方式在衬底表面形成沟道层。

[0168] 在一些实施例中，所述存储器包括二维浮栅型存储器，所述方法还包括：通过离子注入和/或热扩散的方式，在衬底中形成源极区域和漏极区域。

[0169] 在一些实施例中，所述存储器包括三维浮栅型存储器，所述方法包括：

[0170] 所述形成导电的栅极控制层，包括：

[0171] 在衬底表面形成第一堆叠结构；其中，第一堆叠结构包括平行于衬底、且由下至上依次交替层叠设置的栅极控制层和第三介质层；

[0172] 所述形成电隔离存储层和栅极控制层的第二介质层，以及所述制作方法包括：

[0173] 形成贯穿第一堆叠结构的第一通孔；其中，第一通孔垂直于衬底所在平面；

[0174] 沿平行于衬底的方向，刻蚀通过第一通孔暴露出的栅极控制层的端部，以在栅极控制层靠近第一通孔的端部形成沟槽；

[0175] 在沟槽内，形成覆盖栅极控制层端部的第二介质层；

[0176] 形成第二介质层后，填充沟槽，形成存储层；

[0177] 形成存储层后，在第一通孔内依次形成选通层、隧穿层和沟道层；

[0178] 其中，第二介质层、存储层、选通层、隧穿层和沟道层，垂直于衬底所在平面；隧穿层、选通层、存储层和第二介质层，顺次层叠围绕在沟道层外侧。

[0179] 第三介质层的组成材料可包括：氧化硅或者氮氧化硅等。需要指出的是，第三介质层电绝缘，用于电隔离相邻的栅极控制层。

[0180] 在一些实施例中，所述存储器包括三维电荷俘获型存储器，所述形成导电的栅极控制层，包括：

[0181] 在衬底表面形成第二堆叠结构；其中，第二堆叠结构包括平行于衬底、且由下至上依次交替层叠设置的牺牲层和第三介质层；

[0182] 去除牺牲层，以在第二堆叠结构中相邻的第三介质层之间形成空隙；

[0183] 填充空隙，形成栅极控制层；

[0184] 所述形成电隔离存储层和栅极控制层的第二介质层，以及所述制作方法包括：

[0185] 形成贯穿第二堆叠结构的第二通孔；

[0186] 在第二通孔内，形成覆盖第二通孔侧壁的第二介质层；

[0187] 在形成有第二介质层的第二通孔内，依次形成覆盖第二介质层的存储层、选通层、隧穿层和沟道层；

[0188] 其中，第二介质层、存储层、选通层、隧穿层和沟道层，垂直于衬底所在平面；隧穿层、选通层、存储层和第二介质层，顺次层叠围绕在沟道层外侧。

[0189] 示例性地，牺牲层的组成材料可包括：氮化硅或者多晶硅。

[0190] 所述去除牺牲层，以在第二堆叠结构中相邻的第三介质层之间形成空隙，包括：刻蚀第二堆叠结构形成沟槽；向所述沟槽中注入刻蚀剂，使刻蚀剂与牺牲层接触，以去除牺牲层。

[0191] 当牺牲层的组成材料包括氮化硅时，刻蚀剂可包括热磷酸溶液。当牺牲层的组成材料包括多晶硅时，刻蚀剂可包括四甲基氢氧化铵（TMAH）溶液或者四甲基氢氧化铵气体。

[0192] 在本公开所提供的实施例中，应该理解到，所揭露的装置、系统与方法，可以通过其他的方式实现。以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。