一种数字低压差稳压器

摘要

本发明公开了一种数字低压差稳压器，包括：同步控制环路，用于调节上冲的输出电压以及细调下冲的输出电压；异步控制环路，用于通过查找表电路模块执行查表操作粗调下冲的输出电压；还用于基于输出电压的变化状态，通过有限状态机电路模块输出数据选择信号，以使数据选择器将异步晶体管阵列控制字、同步晶体管阵列控制字、全0晶体管阵列控制字以及全1晶体管阵列控制字择一输出至晶体管阵列；晶体管阵列，用于根据异步晶体管阵列控制字、同步晶体管阵列控制字、全0晶体管阵列控制字或全1晶体管阵列控制字，控制各晶体管的导通与关闭，输出稳压电压。本发明采用异步与同步混合控制的方案，可提高数字低压差稳压器的瞬态响应速度和调节精度。

权利要求

1.一种数字低压差稳压器，其特征在于，包括：同步控制环路、异步控制环路、数据选择器以及晶体管阵列；其中，

所述同步控制环路，用于在数字低压差稳压器的输出电压发生上冲时，在时钟信号的驱动下，通过一可变增益累加器输出用于调节所述输出电压的同步晶体管阵列控制字；还用于在所述输出电压发生下冲时，在所述时钟信号的驱动下，通过一可变增益累加器输出用于细调所述输出电压的同步晶体管阵列控制字；

所述异步控制环路，用于在所述输出电压发生下冲时，通过一查找表电路模块执行查表操作，将与所述输出电压的变化状态相对应的异步晶体管阵列控制字发送至所述数据选择器，以使所述数据选择器将收到的异步晶体管阵列控制字输出给所述晶体管阵列实现粗调所述输出电压；

所述异步控制环路，还用于基于所述输出电压的变化状态，通过一有限状态机电路模块，向所述数据选择器输出一个数据选择信号，以使所述数据选择器响应于所述数据选择信号，将所述异步晶体管阵列控制字、所述同步晶体管阵列控制字、全0晶体管阵列控制字以及全1晶体管阵列控制字择一输出至所述晶体管阵列；其中，所述全1晶体管阵列控制字和所述全0晶体管阵列控制字分别对应所述异步晶体管阵列控制字的最大值和最小值；

所述晶体管阵列，用于根据收到的所述异步晶体管阵列控制字、所述同步晶体管阵列控制字、所述全0晶体管阵列控制字或所述全1晶体管阵列控制字，控制各晶体管的导通与关闭，输出稳压电压。

2.根据权利要求1所述的数字低压差稳压器，其特征在于，所述异步控制环路包括：异步电压比较器阵列、所述有限状态机电路模块、时间数字转换器、以及所述查找表电路模块；其中，所述异步电压比较器阵列，用于将所述输出电压与多档参考电压进行比较，得到所述输出电压的状态信号；其中，所述多档参考电压包括：VREFH2、VREFH1、VREFL1以及VREFL2，VREFH2＞VREFH1＞VREFL1＞VREFL2；所述稳压电压的理想设计值位于[VREFL1,VREFH1]之间；

所述有限状态机电路模块，用于响应于所述状态信号的切换而切换自身的状态，并根据自身的状态输出一个脉冲信号、一个请求信号以及所述数据选择信号；其中，所述脉冲信号在所述输出电压第一次下冲到VREFL2以下又爬回到VREFL1以上之后，位于[VREFL1,VREFH1]内时有效；所述请求信号在所述输出电压非第一次下冲到VREFL2以下又爬回到VREFL1以上之后，位于[VREFL1,VREFH1]内时有效；

所述时间数字转换器，用于测量所述脉冲信号的宽度，输出所述脉冲信号的宽度测量值；

所述查找表电路模块，用于根据预设的映射关系，查找所述宽度测量值对应的异步晶体管阵列控制字，并在所述请求信号有效时将查找到的异步晶体管阵列控制字发送至所述可变增益累加器和所述数据选择器，以使所述可变增益累加器在所述数据选择器输出所述异步晶体管阵列控制字后，基于收到的异步晶体管阵列控制字输出细调所述输出电压的同步晶体管阵列控制字；其中，所述映射关系为所述脉冲信号的不同宽度测量值与不同大小的异步晶体管阵列控制字的对应关系。

3.根据权利要求2所述的数字低压差稳压器，其特征在于，所述同步控制环路，包括：动态电压比较器和所述可变增益累加器；其中，所述动态电压比较器，用于比较所述输出电压与所述理想设计值的大小，根据比较结果输出一个电压调节方向控制信号；

所述可变增益累加器，具体用于：接收所述电压调节方向控制信号、所述状态信号以及所述请求信号；在所述时钟信号的驱动下，按照所述状态信号当前的状态对应的增益以及所述电压调节方向控制信号所指示的电压调节方向，根据所述请求信号的状态，向所述数据选择器输出调节所述输出电压的同步晶体管阵列控制字。

4.根据权利要求3所述的数字低压差稳压器，其特征在于，所述同步控制环路，还包括：极限环振荡控制器；

所述极限环振荡控制器，用于接收所述状态信号和所述同步晶体管阵列控制字；在所述时钟信号的驱动下，根据所述状态信号和所述同步晶体管阵列控制字，检测所述输出电压是否出现极限环振荡；当检测到出现所述极限环振荡时，向所述可变增益累加器输出一个冻结信号，以使所述可变增益累加器冻结输出的同步晶体管阵列控制字；以及，当所述输出电压再次出现下冲或上冲时，将所述冻结信号置为无效。

5.根据权利要求4所述的数字低压差稳压器，其特征在于，所述数字低压差稳压器还包括：负载电容；

所述负载电容的上极板连接所述晶体管阵列的输出端，所述负载电容的下极板接地。

6.根据权利要求5所述的数字低压差稳压器，其特征在于，所述晶体管阵列包括多个MOS管；所述多个MOS管的导电沟道的宽长比按照二进制权重分布。

7.根据权利要求4所述的数字低压差稳压器，其特征在于，所述有限状态机电路模块的状态，至少包括：状态S0、状态S1、状态S2以及状态S3；其中，所述状态S0包括：所述输出电压从稳态下降至VREFL2时所历经的状态；所述稳态为所述输出电压稳定在所述理想设计值时的状态；

所述状态S1包括：所述输出电压从VREFL2以下的非稳态上升至VREFL1时所历经的状态；

所述状态S2包括：自所述有限状态机电路模块上一次位于所述状态S0后，所述输出电压第一次上升至VREFL1以上的非稳态，并从VREFL1以上的非稳态下降至VREFL2时所历经的状态；

所述状态S3包括：自所述有限状态机电路模块上一次位于所述状态S0后，所述输出电压非第一次上升至VREFL1以上的非稳态，并从VREFL1以上的非稳态变化至所述稳态时所历经的状态；

其中，所述有限状态机电路模块位于状态S0时，所述数据选择信号对应所述同步晶体管阵列控制字；所述有限状态机电路模块位于状态S1时，所述数据选择信号对应所述全0晶体管阵列控制字；所述有限状态机电路模块位于状态S2时，所述数据选择信号对应所述全1晶体管阵列控制字；所述有限状态机电路模块位于状态S3时，所述数据选择信号对应所述异步晶体管阵列控制字；所述有限状态机电路模块不位于状态S0、状态S1、状态S2以及状态S3中的任何一种时，所述数据选择信号维持不变。

8.根据权利要求7所述的数字低压差稳压器，其特征在于，所述可变增益累加器向所述数据选择器输出所述同步晶体管阵列控制字时，若所述状态信号表征所述输出电压位于VREFH2以上，则所述可变增益累加器对应的增益为2；若所述状态信号表征所述输出电压位于[VREFH1,VREFH2]之间，或位于[VREFL1,VREFH1]之间，或位于[VREFL2,VREFL1]之间，或位于VREFL2以下，则所述可变增益累加器对应的增益为1。

说明书

一种数字低压差稳压器

技术领域

[0001] 本发明属于稳压器技术领域，具体涉及一种数字低压差稳压器。

背景技术

[0002] 低压差线性稳压器(Low Dropout Regulator，LDO)作为片上系统中电源管理单元的一部分，对整个系统的性能起着重要的作用。传统的LDO为模拟LDO，采用高增益误差放大
器将反馈得到的输出电压与参考电压进行比较，然后调整MOS管的导通电阻，起到稳定输出
电压的作用。误差放大器的增益影响着系统的瞬态响应速度、调节精度和环路稳定性。但
是，电源电压随着集成电路工艺的不断进步而逐渐下降，这使得误差放大器难以保持足够
高的增益，由此出现了数字LDO。

[0003] 数字LDO中的动态电压比较器取代了误差放大器，多个尺寸小的MOS管取代了单个大尺寸的功率管。动态电压比较器对输出电压和参考电压进行比较，双向移位寄存器根据
动态电压比较器的输出控制晶体管阵列中晶体管的导通状态，从而改变负载电流，起到稳
定电压的作用。

[0004] 虽然数字LDO相对于模拟LDO具有低电压工作，对PVT变化不敏感，便于工艺升级的优点，但是现有的数字LDO还存在一些缺点，首先是瞬态响应速度较慢，因为现有的数字LDO
采用移位寄存器作为控制核心，MOS管阵列控制信号只有在时钟边沿到来时才会发生变化，
造成瞬态响应速度较慢。提高采样时钟频率是提高瞬态响应速度的一种有效的方案，但是
会造成数字LDO所在系统功耗的增加，出现了瞬态响应速度与功耗之间需要折中的问题。

发明内容

[0005] 为了提高数字低压差稳压器的瞬态响应速度和调节精度，并改善瞬态响应速度与功耗之间的折中关系，本发明提供了一种数字低压差稳压器。

[0006] 本发明要解决的技术问题通过以下技术方案实现：

[0007] 一种数字低压差稳压器，包括：同步控制环路、异步控制环路、数据选择器以及晶体管阵列；其中，

[0008] 所述同步控制环路，用于在数字低压差稳压器的输出电压发生上冲时，在时钟信号的驱动下，通过一可变增益累加器输出用于调节所述输出电压的同步晶体管阵列控制
字；还用于在所述输出电压发生下冲时，在所述时钟信号的驱动下，通过一可变增益累加器
输出用于细调所述输出电压的同步晶体管阵列控制字；

[0009] 所述异步控制环路，用于在所述输出电压发生下冲时，通过一查找表电路模块执行查表操作，将与所述输出电压的变化状态相对应的异步晶体管阵列控制字发送至所述数
据选择器，以使所述数据选择器将收到的异步晶体管阵列控制字输出给所述晶体管阵列实
现粗调所述输出电压；

[0010] 所述异步控制环路，还用于基于所述输出电压的变化状态，通过一有限状态机电路模块，向所述数据选择器输出一个数据选择信号，以使所述数据选择器响应于所述数据
选择信号，将所述异步晶体管阵列控制字、所述同步晶体管阵列控制字、全0晶体管阵列控
制字以及全1晶体管阵列控制字择一输出至所述晶体管阵列；其中，所述全1晶体管阵列控
制字和所述全0晶体管阵列控制字分别对应所述异步晶体管阵列控制字的最大值和最小
值；

[0011] 所述晶体管阵列，用于根据收到的所述异步晶体管阵列控制字、所述同步晶体管阵列控制字、所述全0晶体管阵列控制字或所述全1晶体管阵列控制字，控制各晶体管的导
通与关闭，输出稳压电压。

[0012] 可选地，所述异步控制环路包括：异步电压比较器阵列、所述有限状态机电路模块、时间数字转换器、以及所述查找表电路模块；其中，

[0013] 所述异步电压比较器阵列，用于将所述输出电压与多档参考电压进行比较，得到所述输出电压的状态信号；其中，所述多档参考电压包括：VREFH2、VREFH1、VREFL1以及VREFL2，
VREFH2＞VREFH1＞VREFL1＞VREFL2；所述稳压电压的理想设计值位于[VREFL1,VREFH1]之间；

[0014] 所述有限状态机电路模块，用于响应于所述状态信号的切换而切换自身的状态，并根据自身的状态输出一个脉冲信号、一个请求信号以及所述数据选择信号；其中，所述脉
冲信号在所述输出电压第一次下冲到VREFL2以下又爬回到VREFL1以上之后，位于[VREFL1,VREFH1]
内时有效；所述请求信号在所述输出电压非第一次下冲到VREFL2以下又爬回到VREFL1以上之
后，位于[VREFL1,VREFH1]内时有效；

[0015] 所述时间数字转换器，用于测量所述脉冲信号的宽度，输出所述脉冲信号的宽度测量值；

[0016] 所述查找表电路模块，用于根据预设的映射关系，查找所述宽度测量值对应的异步晶体管阵列控制字，并在所述请求信号有效时将查找到的异步晶体管阵列控制字发送至
所述可变增益累加器和所述数据选择器，以使所述可变增益累加器在所述数据选择器输出
所述异步晶体管阵列控制字后，基于收到的异步晶体管阵列控制字输出细调所述输出电压
的同步晶体管阵列控制字；其中，所述映射关系为所述脉冲信号的不同宽度测量值与不同
大小的异步晶体管阵列控制字的对应关系。

[0017] 可选地，所述同步控制环路，包括：动态电压比较器和所述可变增益累加器；其中，

[0018] 所述动态电压比较器，用于比较所述输出电压与所述理想设计值的大小，根据比较结果输出一个电压调节方向控制信号；

[0019] 所述可变增益累加器，具体用于：接收所述电压调节方向控制信号、所述状态信号以及所述请求信号；在所述时钟信号的驱动下，按照所述状态信号当前的状态对应的增益
以及所述电压调节方向控制信号所指示的电压调节方向，根据所述请求信号的状态，向所
述数据选择器输出调节所述输出电压的同步晶体管阵列控制字。

[0020] 可选地，所述同步控制环路，还包括：极限环振荡控制器；

[0021] 所述极限环振荡控制器，用于接收所述状态信号和所述同步晶体管阵列控制字；在所述时钟信号的驱动下，根据所述状态信号和所述同步晶体管阵列控制字，检测所述输
出电压是否出现极限环振荡；当检测到出现所述极限环振荡时，向所述可变增益累加器输
出一个冻结信号，以使所述可变增益累加器冻结输出的同步晶体管阵列控制字；以及，当所
述输出电压再次出现上冲或下冲时，所述冻结信号置为无效。

[0022] 可选地，所述数字低压差稳压器还包括：负载电容；

[0023] 所述负载电容的上极板连接所述晶体管阵列的输出端，所述负载电容的下极板接地。

[0024] 可选地，所述晶体管阵列包括多个MOS管；所述多个MOS管的导电沟道的宽长比按照二进制权重分布。

[0025] 可选地，所述有限状态机电路模块的状态，至少包括：状态S0、状态S1、状态S2以及状态S3；其中，

[0026] 所述状态S0包括：所述输出电压从稳态下降至VREFL2时所历经的状态；所述稳态为所述输出电压稳定在所述理想设计值时的状态；

[0027] 所述状态S1包括：所述输出电压从VREFL2以下的非稳态上升至VREFL1时所历经的状态；

[0028] 所述状态S2包括：自所述有限状态机电路模块上一次位于所述状态S0后，所述输出电压第一次上升至VREFL1以上的非稳态，并从VREFL1以上的非稳态下降至VREFL2时所历经的
状态；

[0029] 所述状态S3包括：自所述有限状态机电路模块上一次位于所述状态S0后，所述输出电压非第一次上升至VREFL1以上的非稳态，并从VREFL1以上的非稳态变化至所述稳态时所
历经的状态；

[0030] 其中，所述有限状态机电路模块位于状态S0时，所述数据选择信号对应所述同步晶体管阵列控制字；所述有限状态机电路模块位于状态S1时，所述数据选择信号对应所述
全0晶体管阵列控制字；所述有限状态机电路模块位于状态S2时，所述数据选择信号对应所
述全1晶体管阵列控制字；所述有限状态机电路模块位于状态S3时，所述数据选择信号对应
所述异步晶体管阵列控制字；所述有限状态机电路模块不位于状态S0、状态S1、状态S2以及
状态S3中的任何一种时，所述数据选择信号维持不变。

[0031] 可选地，所述可变增益累加器向所述数据选择器输出所述同步晶体管阵列控制字时，若所述状态信号表征所述输出电压位于VREFH2以上，则所述可变增益累加器对应的增益
为2；若所述状态信号表征所述输出电压位于[VREFH1,VREFH2]之间，或位于[VREF L1,VREF H1]之
间，或位于[VREF L2,VREF L1]之间，或位于VREFL2以下，则所述可变增益累加器对应的增益为1。

[0032] 本发明的有益效果：

[0033] 本发明提供的数字低压差稳压器采用了异步和同步混合控制的方式；其中，异步控制环路通过一查找表电路模块执行查表操作，可以直接输出与输出电压的变化状态相对
应的异步晶体管阵列控制字，实现了事件驱动下的数字稳压操作，提高了数字低压差稳压
器的瞬态响应速度，且事件驱动模式下的响应延迟时间受供电电压变化的影响较小；同步
控制环路采用时钟驱动，可以确保数字低压差稳压器的调节精度，且不需要数字LDO所在系
统具有较高的采样时钟频率。因此，本发明可以提高数字低压差稳压器的瞬态响应速度和
调节精度。并且，本发明提供的数字低压差稳压器中，同步控制环路采用了可变增益累加器
代替传统的固定增益累加器，降低了降低输出电压调节时所需耗费的时间。

[0034] 另外，本发明提供的数字低压差稳压器中，同步控制环路中的极限环振荡控制器可以消除极限环振荡，从而改善数字低压差稳压器的稳态纹波和电压调节精度之间的折中
关系。

[0035] 以下将结合附图及对本发明做进一步详细说明。

附图说明

[0036] 图1是本发明实施例提供的一种数字低压差稳压器的结构示意图；

[0037] 图2是本发明实施例提供的一种数字低压差稳压器的详细结构示意图；

[0038] 图3是图2所示数字低压差稳压器的一个运行时序图。

具体实施方式

[0039] 下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

[0040] 为了提高数字低压差稳压器的瞬态响应速度和调节精度，并改善瞬态响应速度与功耗之间的折中关系，本发明实施例提供了一种数字低压差稳压器。如图1所示，本发明实
施例提供的数字低压差稳压器可以包括：同步控制环路10、异步控制环路20、数据选择器30
以及晶体管阵列40；其中，

[0041] 同步控制环路10，用于在数字低压差稳压器的输出电压VOUT发生上冲时，在时钟信号的驱动下，通过一可变增益累加器输出用于调节该输出电压VOUT的同步晶体管阵列控制
字；还用于在输出电压VOUT发生下冲时，在时钟信号的驱动下，通过一可变增益累加器输出
用于细调该输出电压VOUT的同步晶体管阵列控制字。

[0042] 可以理解的是，该同步控制环路10可以监控输出电压的变化状态，从而根据输出电压VOUT的变化而适应输出不同大小的同步控制字，实现对输出电压VOUT的稳压调节。其中，
同步控制环路10监控输出电压VOUT的具体实现方式存在多种，为了方案布局清晰，后续对异
步控制环路20监控输出电压VOUT的具体实现方式进行举例说明。

[0043] 该同步控制环路10中，时钟信号为数字低压差稳压器所在系统的时钟信号；可变增益累加器为该同步控制环路10中用于生成晶体管阵列控制字的关键器件；相较于传统的
固定增益累加器，可变增益累加器可以降低输出电压上调时所需耗费的时间。

[0044] 异步控制环路20，用于在输出电压VOUT发生下冲时，通过一查找表电路模块执行查表操作，将与该输出电压VOUT的变化状态相对应的异步晶体管阵列控制字发送至数据选择
器30，以使数据选择器30将收到的异步晶体管阵列控制字输出给晶体管阵列40实现粗调该
输出电压VOUT。

[0045] 其中，查找表电路模块是异步控制环路20实现查找操作的关键模块；该查找表电路模块中可以预先存有输出电压VOUT发生下冲时，输出电压VOUT的不同变化状态对应的不同
大小的异步晶体管阵列控制字；这样，在输出电压VOUT发生下冲时，通过查表操作可以直接
找到对应的异步晶体管阵列控制字输出给数据选择器30。

[0046] 在实际应用中，查找表电路模块可以通过逻辑门电路来搭建，相关技术已经成熟，本发明实施例不做赘述。

[0047] 该异步控制环路20，还用于基于输出电压的变化状态，通过一有限状态机电路模块，向数据选择器30输出一个数据选择信号，以使数据选择器30响应于数据选择信号，将异
步晶体管阵列控制字、同步晶体管阵列控制字、全0控制字以及全1控制字择一输出至晶体
管阵列40；其中，全1晶体管阵列控制字和全0晶体管阵列控制字分别对应异步晶体管阵列
控制字的最大值和最小值。在实际应用中，全1晶体管阵列控制字会将晶体管阵列40中的所
有MOS管关闭，导致输出电压下降；全0控制字会将晶体管阵列40中的所有的MOS管打开，使
得输出电压上升。

[0048] 可以理解的是，该异步控制环路20可以监测输出电压的变化状态，从而基于输出电压的不同变化状态，输出不同数值的异步晶体管阵列控制字，实现对输出电压的调节。其
中，异步控制环路20监测输出电压的具体电路机构存在多种，为了方案布局清晰，后续对异
步控制环路20监测输出电压的具体电路结构进行举例说明。

[0049] 在实际应用中，有限状态机电路模块同样可以通过逻辑门电路来搭建，全0晶体管阵列控制字和全1晶体管阵列控制字可以由数字低压差稳压器所在系统输入，相关技术已
经成熟，本发明实施例不做赘述。

[0050] 晶体管阵列40，用于根据收到的异步晶体管阵列控制字、同步晶体管阵列控制字、全0控制字或全1控制字，控制各晶体管的导通与关闭，输出稳压电压。可以理解的是，该稳
压电压即是经稳压调节后的输出电压。

[0051] 其中，晶体管阵列40可以包括多个MOS管；这些MOS管的导电沟道的宽长比可以按照二进制权重分布。

[0052] 下面，对异步控制环路20的具体电路结构进行举例说明。参见图2，该异步控制环路20可以包括：异步电压比较器阵列201、有限状态机电路模块202、时间数字转换器203、以
及查找表电路模块204；其中，

[0053] 异步电压比较器阵列201，用于将输出电压与多档参考电压进行比较，得到输出电压的状态信号；其中，多档参考电压包括：VREFH2、VREFH1、VREFL1以及VREFL2，VREFH2＞VREFH1＞VREFL1
＞VREFL2；数字低压差稳压器的稳压电压的理想设计值VREF位于[VREFL1,VREFH1]之间。例如，该
理想设计值VREF可以等于VREFL1与VREFH1之和再除以2，当然，并不局限于此。

[0054] 举例而言，假设输出电压位于VREFL2以下时，异步电压比较器阵列201输出的状态信号可以为4’B1111；输出电压位于[VREFL2,VREFL1]之间时，异步电压比较器阵列201输出的状
态信号可以为4’B1110；输出电压位于[VREFL1，VREFH1]之间时，异步电压比较器阵列201输出
的状态信号可以为4’B1100；输出电压位于[VREFH1，VREFH2]之间时，异步电压比较器阵列201
输出的状态信号可以为4’B1000；输出电压位于VREFH2以上时，异步电压比较器阵列201输出
的状态信号可以为4’B0000。

[0055] 可以理解的是，异步控制环路20即是通过该异步变压器比较阵列201输出的状态信号实现对输出电压的监测的。

[0056] 有限状态机电路模块202，用于响应于状态信号的切换而切换自身的状态，并根据自身的状态输出一个脉冲信号、一个请求信号以及数据选择信号；其中，脉冲信号在输出电
压第一次下冲到VREFL2以下又爬回到VREFL1以上之后，位于[VREFL1,VREFH1]内时有效；请求信号
在输出电压非第一次下冲到VREFL2以下又爬回到VREFL1以上之后，位于[VREFL1,VREFH1]内时有
效。

[0057] 这里，有限状态机电路模块202的状态可以存在多种。示例性的，有限状态机电路模块202的状态可以包括：状态S0、状态S1、状态S2以及状态S3。

[0058] 其中，状态S0为：输出电压从稳态下降至VREFL2时所历经的状态；这里说的稳态为输出电压稳定在理想设计值时的状态。

[0059] 状态S1为：输出电压从VREFL2以下的非稳态上升至VREFL1时所历经的状态。

[0060] 状态S2为：自有限状态机电路模块上一次位于状态S0后，输出电压第一次上升至VREFL1以上的非稳态，并从VREFL1以上的非稳态下降至VREFL2时所历经的状态。

[0061] 状态S3为：自有限状态机电路模块上一次位于状态S0后，输出电压非第一次上升至VREFL1以上的非稳态，并从VREFL1以上的非稳态变化至所述稳态时所历经的状态。

[0062] 其中，有限状态机电路模块202位于状态S0时，数据选择信号对应同步晶体管阵列控制字；有限状态机电路模块202位于状态S1时，数据选择信号对应全0晶体管阵列控制字；
有限状态机电路模块202位于状态S2时，数据选择信号对应全1晶体管阵列控制字；有限状
态机电路模块202位于状态S3时，数据选择信号对应异步晶体管阵列控制字；而当有限状态
机电路模块202不位于状态S0、状态S1、状态S2以及状态S3中的任何一种时，数据选择信号
维持不变。

[0063] 基于上述的状态S2和S3可知，脉冲信号在有限状态机电路模块202位于状态S2时有效。而请求信号则是在有限状态机电路模块202位于状态S3时有效。对于脉冲信号而言，
高电平代表有效，低电平代表无效，请求信号也可以这样设定。

[0064] 时间数字转换器203，用于测量脉冲信号的宽度，输出脉冲信号的宽度测量值。

[0065] 查找表电路模块204，用于根据预设的映射关系，查找宽度测量值对应的异步晶体管阵列控制字，并在请求信号有效时将查找到的异步晶体管阵列控制字发送至可变增益累
加器和数据选择器，以使可变增益累加器在数据选择器输出该异步晶体管阵列控制字后，
基于收到的异步晶体管阵列控制字输出细调输出电压的同步晶体管阵列控制字；其中，该
映射关系为脉冲信号的不同宽度测量值与不同大小的异步晶体管阵列控制字的对应关系。

[0066] 可以理解的是，查找表电路模块204中存储的该映射关系，存储的即是输出电压发生下冲时，输出电压的不同变化状态对应的不同大小的异步晶体管阵列控制字。

[0067] 由此，异步控制环路20通过查找表电路模块204执行查表操作，可以直接输出与输出电压的变化状态相对应的异步晶体管阵列控制字，实现了事件驱动下的稳压操作，提高
了数字低压差稳压器的瞬态响应速度，且事件驱动模式下的响应延迟时间受供电电压变化
的影响较小。

[0068] 然后，对同步控制环路10的具体电路结构进行举例说明。参见图2所示，该同步控制环路10，可以包括：动态电压比较器101和可变增益累加器102；其中，

[0069] 动态电压比较器101，用于比较输出电压与理想设计值的大小，根据比较结果输出一个电压调节方向控制信号。

[0070] 其中，当输出电压大于理想设计值时，电压调节方向控制信号指示需要降低输出电压；当输出电压小于理想设计值时，电压调节方向控制信号指示需要增加输出电压。

[0071] 可变增益累加器102，用于接收电压调节方向控制信号、状态信号以及请求信号；在时钟信号的驱动下，按照状态信号当前的状态对应的增益以及电压调节方向控制信号所
指示的电压调节方向，根据请求信号的状态，向数据选择器30输出调节输出电压的同步晶
体管阵列控制字。具体的，在请求信号无效时，该可变增益累加器102输出的同步晶体管阵
列控制字，主要用于输出电压发生上冲时对输出电压的调节，而在请求信号有效时，该可变
增益累加器102输出的同步晶体管阵列控制字，主要用于输出电压发生下冲时，在查找表电
路模块发来的异步晶体管阵列控制字的基础上对输出电压的细调。在实际应用中，可变增
益累加器102在收到请求信号后，可以向有限状态机电路模块202反馈一个准备信号，该准
备信号与请求信号为一对握手信号，其有效时代表可变增益累加器102此时能够载入异步
控制字。举例而言，当该请求信号为高电平时，可变增益累加器102载入查找表电路模块发
来的异步晶体管阵列控制字，并将准备信号拉高；此时，数据选择器30选择异步晶体管阵列
控制字实现输出电压的粗调；待有限状态机电路模块由状态S3切换至状态S0时，请求信号
被有限状态机电路模块拉低，可变增益累加器102相应的将准备信号拉低。

[0072] 可以理解的是，同步控制环路10受时钟信号驱动，而异步控制环路20不受时钟信号驱动，二者之间无法直接传递数据，因此，设置请求信号和准备信号这一对握手信号实现
异步控制字的传递。

[0073] 其中，可变增益累加器102向数据选择器30输出同步晶体管阵列控制字时，若状态信号表征输出电压位于VREFH2以上，则可变增益累加器102对应的增益为2；若状态信号表征
输出电压位于[VREFH1,VREFH2]之间，或位于[VREFL1,VREFH1]之间，或位于[VREFL2,VREFL1]之间，或
位于VREFL2以下，则可变增益累加器102对应的增益为1。

[0074] 可以理解的是，同步控制环路10是通过接收异步变压器比较阵列201输出的状态信号实现对输出电压的监控的。

[0075] 在一种优选实现方式中，该同步控制环路10，还可以包括一个极限环振荡控制器103。

[0076] 该极限环振荡控制器103，用于接收状态信号和同步晶体管阵列控制字；在时钟信号的驱动下，根据状态信号和同步晶体管阵列控制字，检测输出电压是否出现极限环振荡；
当检测到出现极限环振荡时，向可变增益累加器102输出一个冻结信号，以使可变增益累加
器102冻结输出的同步晶体管阵列控制字；以及，当极限环振荡消失时，将冻结信号置为无
效。

[0077] 具体的，当极限环振荡控制器103根据状态信号和同步晶体管阵列控制字，检测到输出电压呈“大‑小‑大”或者“小‑大‑小”的变化趋势时，便检测到输出电压出现了极限环振
荡，相应输出一个冻结信号。待输出电压再次发生下冲或上冲时，极限环振荡控制器103将
冻结信号置为无效，可变增益累加器102恢复对同步晶体管阵列控制字的大小调整。

[0078] 由此，本发明实施例提供的数字低压差稳压器中，同步控制环路10中的极限环振荡控制器可以消除极限环振荡，从而改善数字低压差稳压器的稳态纹波和电压调节精度之
间的折中关系。并且，采用可变增益累加器代替传统的固定增益累加器，降低了输出电压上
冲时的调节时间。

[0079] 另外，本发明实施例提供的数字低压差稳压器，还包括一个负载电容COUT；该负载电容的上极板连接晶体管阵列40的输出端，下极板接地。

[0080] 为了方案更为清楚，下面以图3所示的一个运行时序图对本发明实施例提供的数字低压差稳压器的工作原理进行举例说明。

[0081] 从图3最左侧开始，当数字低压差稳压器处于稳定状态时，即当输出电压处于VREFH1和VREFL1之间的理想设计值VREF时，有限状态机电路模块202位于状态S0，数据选择信号的编
号为“11”，代表选择同步晶体管阵列控制字；相应的，图2所示的数据选择器30选择3号输入
的同步晶体管阵列控制字。

[0082] 然后，假设负载电流突然增加，输出电压下冲至小于VREFL2，有限状态机电路模块202进入状态S1，数据选择信号的编号为“10”，代表选择全0晶体管阵列控制字；相应的，图2
所示的数据选择器30选择2号输入的全0晶体管阵列控制字，输出电压开始上升。

[0083] 当输出电压上升至高于VREFL1时，有限状态机电路模块202进入状态S2，脉冲信号被有限状态机电路模块202置为高电平有效，有限状态机电路模块202输出的数据选择信号的
编号为“01”，代表选择全1晶体管阵列控制字；相应的，图2所示的数据选择器30选择1号输
入的全1晶体管阵列控制字，输出电压再次下降。

[0084] 当输出电压再次下降至小于VREFL2时，有限状态机电路模块202进入状态S1，脉冲信号被置回低电平无效，有限状态机电路模块202输出的数据选择信号的编号为“10”，代表选
择全0晶体管阵列控制字；相应的，图2所示的数据选择器30选择2号输入的全0晶体管阵列
控制字，输出电压开始上升。

[0085] 当输出电压上升至高于VREFL1时，有限状态机电路模块202进入状态S3，请求信号被置为高电平有效，有限状态机电路模块202输出的数据选择信号的编号为“00”，代表选择异
步晶体管阵列控制字；可变增益累加器102检测到请求信号拉高后，置入异步晶体管阵列控
制字，同时将准备信号拉高。相应的，图2所示的数据选择器30选择0号输入的异步晶体管阵
列控制字，输出电压被调节到理想设计值；此时，有限状态机电路模块202进入状态S0，将请
求信号拉低，可变增益累加器102相应将准备信号拉低。

[0086] 另外，当输出电压在发生上冲时，或输出电压的上下变化不足以触发有限状态机电路模块202的状态切换时，对输出电压的调节均由同步控制环路10输出的同步电压控制
来控制。其中，关于同步控制环路10调节输出电压时的电压调节方向以及调节增益的内容，
可参见上述对同步控制环路10的说明，这里不再赘述。

[0087] 需要说明的是，尽管在此结合各实施例对本申请进行了描述，然而，在实施所要求保护的本申请过程中，本领域技术人员通过查看所述附图、公开内容、以及所附权利要求
书，可理解并实现所述公开实施例的其他变化。

[0088] 以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在
不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的
保护范围。