栅极驱动电路及其驱动方法、显示面板及显示装置

摘要

本发明实施例公开了一种栅极驱动电路及其控制方法、显示面板及显示装置。该栅极驱动电路包括N级级联的移位寄存器，移位寄存器包括：第一输出控制模块，用于将第一电压端的电压传输至输出端；第二输出控制模块，用于将第二电压端的电压传输至输出端；第一节点控制模块，将第一输入端的电压传输至第一节点，以及将第二电压端的电压传输至第一节点；第二节点控制模块，将第二电压端的电压传输至第二节点，以及将第二时钟信号端的电压传输至第二节点；第三节点控制模块，用于将第一电压端的电压传输至第三节点，以及将第一时钟信号端的电压传输至第三节点。本发明实施例提供的技术方案可使栅极驱动电路的结构简单，成本低。

权利要求

1.一种栅极驱动电路，其特征在于，包括：N级级联的移位寄存器，其中，N为大于等于2的整数；

所述移位寄存器包括：第一电压端、第二电压端、第一输入端、输出端、第一时钟信号端、第二时钟信号端，以及，第一输出控制模块，用于响应于第一节点的导通电平，将所述第一电压端的电压传输至所述输出端；

第二输出控制模块，用于响应于第二节点的导通电平，将所述第二电压端的电压传输至所述输出端；

第一节点控制模块，用于响应于所述第一时钟信号端的导通电平，将所述第一输入端的电压传输至所述第一节点，以及响应于所述第二时钟信号端和第三节点的导通电平，将所述第二电压端的电压传输至所述第一节点；

第二节点控制模块，用于响应于所述第一节点的导通电平，将所述第二电压端的电压传输至所述第二节点，以及响应于所述第三节点和所述第二时钟信号端的导通电平，将所述第二时钟信号端的电压传输至所述第二节点；

第三节点控制模块，用于响应于所述第一时钟信号端的导通电平，将所述第一电压端的电压传输至所述第三节点，以及响应于所述第一输入端和所述第一时钟信号端的导通电平，将所述第一时钟信号端的电压传输至所述第三节点；

所述第一节点控制模块包括第三晶体管、第四晶体管、第五晶体管和第一电容；

所述第三晶体管的第一端与所述第一输入端电连接，所述第三晶体管的第二端与所述第一节点电连接，所述第三晶体管的控制端与所述第一时钟信号端电连接；

所述第四晶体管的第一端与所述第一节点电连接，所述第四晶体管的控制端与所述第二时钟信号端电连接；

所述第五晶体管的第一端与所述第二电压端电连接，所述第五晶体管的第二端与所述第四晶体管的第二端电连接，所述第五晶体管的控制端与所述第三节点电连接；

所述第一电容的第一极板与所述第二时钟信号端电连接，所述第一电容的第二极板与所述第一节点电连接；

所述移位寄存器还包括第二输入端、选通端和第一节点辅助控制模块，

所述第一节点辅助控制模块用于响应于所述选通端的第一选通电平，将所述第二时钟信号端的电压传输至所述第一电容的第二极板，以及响应于所述选通端的第二选通电平，将所述第二输入端的电压传输至所述第一电容的第二极板。

2.根据权利要求1所述的栅极驱动电路，其特征在于，

所述第一输出控制模块包括第一晶体管，所述第一晶体管的第一端与所述第一电压端电连接，所述第一晶体管的第二端与所述输出端电连接，所述第一晶体管的控制端与所述第一节点电连接；

所述第二输出控制模块包括第二晶体管，所述第二晶体管的第一端与所述第二电压端电连接，所述第二晶体管的第二端与所述输出端电连接，所述第二晶体管的控制端与所述第二节点电连接。

3.根据权利要求1所述的栅极驱动电路，其特征在于，

所述第二节点控制模块包括第六晶体管、第七晶体管、第八晶体管、第二电容和第三电容；

所述第六晶体管的第一端与所述第二电压端电连接，所述第六晶体管的第二端与所述第二节点电连接，所述第六晶体管的控制端与所述第一节点电连接；

所述第七晶体管的第一端与所述第二节点电连接，所述第七晶体管的第二端与第四节点电连接，所述第七晶体管的控制端与所述第二时钟信号端电连接；

所述第八晶体管的第一端与所述第二时钟信号端电连接，所述第八晶体管的第二端与所述第四节点电连接，所述第八晶体管的控制端与所述第三节点电连接；

所述第二电容的第一极板与所述第四节点电连接，所述第二电容的第二极板与所述第三节点电连接；

所述第三电容的第一极板与所述第二电压端电连接，所述第三电容的第二极板与所述第二节点电连接。

4.根据权利要求1所述的栅极驱动电路，其特征在于，

所述第三节点控制模块包括第九晶体管、第十晶体管、第一开关单元和第四电容；

所述第九晶体管的第一端与所述第一电压端电连接，所述第九晶体管的第二端与所述第三节点电连接，所述第九晶体管的控制端与所述第一时钟信号端电连接；

所述第十晶体管的第一端与所述第一输入端电连接，所述第十晶体管的第二端与所述第一开关单元的控制端电连接，所述第十晶体管的控制端与所述第一时钟信号端电连接；

所述第一开关单元的第一端与所述第一时钟信号端电连接，所述第一开关单元的第二端与所述第三节点电连接；所述第一开关单元包括至少两个串联的第十一晶体管；

所述第四电容的第一极板与所述第二电压端电连接，所述第四电容的第二极板与所述第一开关单元的控制端电连接。

5.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一节点辅助控制模块包括第十二晶体管和第十三晶体管；所述第十二晶体管和所述第十三晶体管均为P型晶体管或均为N型晶体管；所述选通端包括第一选通端和第二选通端，所述第一选通端用于输出所述第一选通电平，所述第二选通端用于输出所述第二选通电平；

所述第十二晶体管的第一端与所述第二时钟信号端电连接，所述第十二晶体管的第二端与所述第一电容的第二极板电连接，所述第十二晶体管的控制端与所述第一选通端电连接；

所述第十三晶体管的第一端与所述第二输入端电连接，所述第十三晶体管的第二端与所述第一电容的第二极板电连接，所述第十三晶体管的控制端与所述第二选通端电连接。

6.根据权利要求5所述的栅极驱动电路，其特征在于，第i级移位寄存器的所述第一选通端与第i+1级移位寄存器的所述第一节点电连接；

所述第i级移位寄存器的所述第二选通端与第i+1级移位寄存器的所述第二节点电连接；其中，1≤i≤N‑1，且i为整数。

7.根据权利要求5所述的栅极驱动电路，其特征在于，第i级移位寄存器的所述第一选通端与第i+1级移位寄存器的所述输出端电连接；

所述第i级移位寄存器的所述第二选通端与第i+1级移位寄存器的所述第二节点电连接；其中，1≤i≤N‑1，且i为整数。

8.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一节点辅助控制模块包括第十二晶体管和第十三晶体管；所述第十二晶体管和所述第十三晶体管中，一个为P型晶体管，另一为N型晶体管；

所述第十二晶体管的第一端与所述第二时钟信号端电连接，所述第十二晶体管的第二端与所述第一电容的第二极板电连接，所述第十二晶体管的控制端与所述选通端电连接；

所述第十三晶体管的第一端与所述第二输入端电连接，所述第十三晶体管的第二端与所述第一电容的第二极板电连接，所述第十三晶体管的控制端与所述选通端电连接。

9.根据权利要求8所述的栅极驱动电路，其特征在于，第i级移位寄存器的所述选通端与第i+1级移位寄存器的所述第一节点电连接；

或者，所述第i级移位寄存器的所述选通端与第i+1级移位寄存器的所述第二节点电连接；

或者，第i级移位寄存器的所述选通端与第i+1级移位寄存器的所述输出端电连接；其中，1≤i≤N‑1，且i为整数。

10.根据权利要求1所述的栅极驱动电路，其特征在于，第i级移位寄存器的所述第二输入端与第i+3级移位寄存器的所述第二节点电连接；其中，1≤i≤N‑3，且i为整数，N为大于4的整数。

11.根据权利要求3所述的栅极驱动电路，其特征在于，

第i级移位寄存器的所述第二输入端与第i+3级移位寄存器的所述第四节点电连接；1≤i≤N‑3，且i为整数，N为大于4的整数。

12.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一时钟信号端与所述第二输入端电连接。

13.一种显示面板，其特征在于，包括权利要求1‑12任一项所述的栅极驱动电路。

14.一种显示装置，其特征在于，包括权利要求13所述的显示面板。

15.一种栅极驱动电路的驱动方法，其特征在于，所述栅极驱动电路包括：N级级联的移位寄存器，其中，N为大于等于2的整数；所述移位寄存器包括：第一电压端、第二电压端、第一输入端、输出端、第一时钟信号端、第二时钟信号端，以及，第一输出控制模块，用于响应于第一节点的导通电平，将所述第一电压端的电压传输至所述输出端；第二输出控制模块，用于响应于第二节点的导通电平，将所述第二电压端的电压传输至所述输出端；第一节点控制模块，用于响应于所述第一时钟信号端的导通电平，将所述第一输入端的电压传输至所述第一节点，以及响应于所述第二时钟信号端和第三节点的导通电平，将所述第二电压端的电压传输至所述第一节点；第二节点控制模块，用于响应于所述第一节点的导通电平，将所述第二电压端的电压传输至所述第二节点，以及响应于所述第三节点和所述第二时钟信号端的导通电平，将所述第二时钟信号端的电压传输至所述第二节点；第三节点控制模块，用于响应于所述第一时钟信号端的导通电平，将所述第一电压端的电压传输至所述第三节点，以及响应于所述第一输入端和所述第一时钟信号端的导通电平，将所述第一时钟信号端的电压传输至所述第三节点；

栅极驱动电路的驱动方法，包括：

在T1阶段，所述第一节点控制模块响应于所述第一时钟信号端的导通电平将所述第一输入端的电压传输至所述第一节点；所述第一输出控制模块响应于所述第一节点的导通电平，将所述第一电压端的电压传输至所述输出端；

在T2阶段，所述第一输出控制模块响应于所述第一节点的导通电平，将所述第一电压端的电压传输至所述输出端；

在T3阶段，所述输出端维持输出其在所述T2阶段输出的电压；

在T4阶段，所述第二节点控制模块响应于所述第三节点和所述第二时钟信号端的导通电平，将所述第二时钟信号端的电压传输至所述第二节点；第二输出控制模块响应于所述第二节点的导通电平，将所述第二电压端的电压传输至所述输出端；

在T5阶段，第二输出控制模块响应于所述第二节点的导通电平，将所述第二电压端的电压传输至所述输出端；

在T6阶段，所述第二节点控制模块响应于所述第三节点和所述第二时钟信号端的导通电平，将所述第二时钟信号端的电压传输至所述第二节点；第二输出控制模块响应于所述第二节点的导通电平，将所述第二电压端的电压传输至所述输出端；

在T7阶段，所述第一节点控制模块响应于所述第一时钟信号端的导通电平将所述第一输入端的电压传输至所述第一节点；所述第一输出控制模块响应于所述第一节点的导通电平，将所述第一电压端的电压传输至所述输出端；

在T8阶段，所述第一输出控制模块响应于所述第一节点的导通电平，将所述第一电压端的电压传输至所述输出端。

说明书

栅极驱动电路及其驱动方法、显示面板及显示装置

技术领域

[0001] 本发明实施例涉及显示技术领域，尤其涉及栅极驱动电路及其控制方法、显示面板及显示装置。

背景技术

[0002] 目前，市面上的显示面板通常包括显示区和非显示区，显示区内阵列排布有子像素单元，非显示区内设置有栅极驱动电路，其中，栅极驱动电路用于输出栅极驱动信号，以控制显示区内的子像素单元有序发光。因此，栅极驱动电路一直以来都是显示领域的一大研究热点，提供一种结构简单的栅极驱动电路成为必要趋势。

发明内容

[0003] 本发明提供一种栅极驱动电路及其控制方法、显示面板及显示装置，以提供一种结构简单，成本低的栅极驱动电路。

[0004] 第一方面，本发明实施例提供了一种栅极驱动电路，该栅极驱动电路包括：

[0005] N级级联的移位寄存器，其中，N为大于等于2的整数；所述移位寄存器包括：第一电压端、第二电压端、第一输入端、输出端、第一时钟信号端、第二时钟信号端，以及，[0006] 第一输出控制模块，用于响应于第一节点的导通电平，将所述第一电压端的电压传输至所述输出端；

[0007] 第二输出控制模块，用于响应于第二节点的导通电平，将所述第二电压端的电压传输至所述输出端；

[0008] 第一节点控制模块，用于响应于所述第一时钟信号端的导通电平，将所述第一输入端的电压传输至所述第一节点，以及响应于所述第二时钟信号端和第三节点的导通电平，将所述第二电压端的电压传输至所述第一节点；

[0009] 第二节点控制模块，用于响应于所述第一节点的导通电平，将所述第二电压端的电压传输至所述第二节点，以及响应于所述第三节点和所述第二时钟信号端的导通电平，将所述第二时钟信号端的电压传输至所述第二节点；

[0010] 第三节点控制模块，用于响应于所述第一时钟信号端的导通电平，将所述第一电压端的电压传输至所述第三节点，以及响应于所述第一输入端和所述第一时钟信号端的导通电平，将所述第一时钟信号端的电压传输至所述第三节点。

[0011] 第二方面，本发明实施例还提供了一种显示面板，该显示面板包括第二方面所述的栅极驱动电路。

[0012] 第三方面，本发明实施例还提供了一种显示装置，该显示装置包括第三方面所述的显示面板。

[0013] 第四方面，本发明实施例还提供了一种栅极驱动电路的驱动方法，该方法包括：

[0014] 在T1阶段，所述第一节点控制模块响应于所述第一时钟信号端的导通电平将所述第一输入端的电压传输至所述第一节点；所述第一输出控制模块响应于所述第一节点的导通电平，将所述第一电压端的电压传输至所述输出端；

[0015] 在T2阶段，所述第一输出控制模块响应于所述第一节点的导通电平，将所述第一电压端的电压传输至所述输出端；

[0016] 在T3阶段，所述输出端维持输出其在所述T2阶段输出的电压；

[0017] 在T4阶段，所述第二节点控制模块响应于所述第三节点和所述第二时钟信号端的导通电平，将所述第二时钟信号端的电压传输至所述第二节点；第二输出控制模块响应于所述第二节点的导通电平，将所述第二电压端的电压传输至所述输出端；

[0018] 在T5阶段，第二输出控制模块响应于所述第二节点的导通电平，将所述第二电压端的电压传输至所述输出端；

[0019] 在T6阶段，所述第二节点控制模块响应于所述第三节点和所述第二时钟信号端的导通电平，将所述第二时钟信号端的电压传输至所述第二节点；第二输出控制模块响应于所述第二节点的导通电平，将所述第二电压端的电压传输至所述输出端；

[0020] 在T7阶段，所述第一节点控制模块响应于所述第一时钟信号端的导通电平将所述第一输入端的电压传输至所述第一节点；所述第一输出控制模块响应于所述第一节点的导通电平，将所述第一电压端的电压传输至所述输出端；

[0021] 在T8阶段，所述第一输出控制模块响应于所述第一节点的导通电平，将所述第一电压端的电压传输至所述输出端。

[0022] 本发明实施例提供的栅极驱动电路，通过设置其包括N级级联的移位寄存器，移位寄存器包括第一输出控制模块、第二输出控制模块、第一节点控制模块、第二节点控制模块以及第三节点控制模块，使得第一输出控制模块响应于第一节点的导通电平，将第一电压端的电压传输至输出端，以及第二输出控制模块响应于第二节点的导通电平，将第二电压端的电压传输至输出端，解决现有技术中迫切需求结构简洁的栅极驱动电路的问题，实现简化栅极驱动电路，降低成本的效果。

附图说明

[0023] 图1是本发明实施例提供的一种栅极驱动电路的结构示意图；

[0024] 图2是本发明实施例提供的一种移位寄存器的结构示意图；

[0025] 图3是本发明实施例提供的一种栅极驱动电路的驱动时序图；

[0026] 图4是本发明实施例提供的一种栅极驱动电路的驱动方法的流程示意图；

[0027] 图5是本发明实施例提供的一种移位寄存器的电路元件图；

[0028] 图6是本发明实施例提供的另一种栅极驱动电路的结构示意图；

[0029] 图7是本发明实施例提供的另一种移位寄存器的结构示意图；

[0030] 图8是本发明实施例提供的又一种移位寄存器的结构示意图；

[0031] 图9是本发明实施例提供的再一种移位寄存器的结构示意图；

[0032] 图10是本发明实施例提供的另一种移位寄存器的电路元件图；

[0033] 图11是图10所示移位寄存器的一种驱动时序图；

[0034] 图12是本发明实施例提供的又一种移位寄存器的电路元件图；

[0035] 图13是图12所示移位寄存器的一种驱动时序图；

[0036] 图14是本发明实施例提供的再一种移位寄存器的电路元件图；

[0037] 图15是图14所示移位寄存器的一种驱动时序图；

[0038] 图16是本发明实施例提供的一种移位寄存器的电路元件图；

[0039] 图17是图16所示移位寄存器的一种驱动时序图；

[0040] 图18是本发明实施例提供的另一种移位寄存器的电路元件图；

[0041] 图19是本发明实施例提供的又一种移位寄存器的电路元件图；

[0042] 图20是本发明实施例提供的再一种移位寄存器的电路元件图；

[0043] 图21是本发明实施例提供的一种显示装置的结构示意图。

具体实施方式

[0044] 下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

[0045] 有鉴于背景技术中提到的问题，本发明实施例提供了一种栅极驱动电路，该栅极驱动电路包括：N级级联的移位寄存器，其中，N为大于等于2的整数；

[0046] 移位寄存器包括：第一电压端、第二电压端、第一输入端、输出端、第一时钟信号端、第二时钟信号端，以及，

[0047] 第一输出控制模块，用于响应于第一节点的导通电平，将第一电压端的电压传输至输出端；

[0048] 第二输出控制模块，用于响应于第二节点的导通电平，将第二电压端的电压传输至输出端；

[0049] 第一节点控制模块，用于响应于第一时钟信号端的导通电平，将第一输入端的电压传输至第一节点，以及响应于第二时钟信号端和第三节点的导通电平，将第二电压端的电压传输至第一节点；

[0050] 第二节点控制模块，用于响应于第一节点的导通电平，将第二电压端的电压传输至第二节点，以及响应于第三节点和第二时钟信号端的导通电平，将第二时钟信号端的电压传输至第二节点；

[0051] 第三节点控制模块，用于响应于第一时钟信号端的导通电平，将第一电压端的电压传输至第三节点，以及响应于第一输入端和第一时钟信号端的导通电平，将第一时钟信号端的电压传输至第三节点。

[0052] 以上是本申请的核心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护的范围。

[0053] 图1是本发明实施例提供的一种栅极驱动电路的结构示意图。图2是本发明实施例提供的一种移位寄存器10的结构示意图。参见图1和图2，该栅极驱动电路包括：N级级联的移位寄存器10，其中，N为大于等于2的整数；移位寄存器10包括：第一电压端VGL、第二电压端VGH、第一输入端IN1、输出端OUT、第一时钟信号端CK、第二时钟信号端XCK，以及，第一输出控制模块110，用于响应于第一节点N1的导通电平，将第一电压端VGL的电压传输至输出端OUT；第二输出控制模块120，用于响应于第二节点N2的导通电平，将第二电压端VGH的电压传输至输出端OUT；第一节点控制模块130，用于响应于第一时钟信号端CK的导通电平，将第一输入端IN1的电压传输至第一节点N1，以及响应于第二时钟信号端XCK和第三节点N3的导通电平，将第二电压端VGH的电压传输至第一节点N1；第二节点控制模块140，用于响应于第一节点N1的导通电平，将第二电压端VGH的电压传输至第二节点N2，以及响应于第三节点N3和第二时钟信号端XCK的导通电平，将第二时钟信号端XCK的电压传输至第二节点N2；第三节点控制模块150，用于响应于第一时钟信号端CK的导通电平，将第一电压端VGL的电压传输至第三节点N3，以及响应于第一输入端IN1和第一时钟信号端CK的导通电平，将第一时钟信号端CK的电压传输至第三节点N3。

[0054] 具体的，继续参见图1，当栅极驱动电路应用于显示面板中时，各级移位寄存器10的第一电压端VGL与显示面板的第一电压信号线vgl电连接，第二电压端VGH与显示面板的第二电压信号线vgh电连接，第一时钟信号端CK与显示面板的第一时钟信号线ck电连接，第二时钟信号端XCK与显示面板的第二时钟信号线xck电连接。第一级移位寄存器10的第一输入端IN1与显示面板的触发信号线stv电连接，第二级移位寄存器10至第N级移位寄存器10的第一输入端IN1与上一级移位寄存器10的输出端OUT电连接。

[0055] 具体的，继续参见图2，第一输出控制模块110电连接于第一节点N1、第一电压端VGL以及输出端OUT；第二输出控制模块120电连接于第二节点N2、第二电压端VGH以及输出端OUT；第一节点控制模块130电连接于第一时钟信号端CK、第一输入端IN1、第二时钟信号端XCK、第二电压端VGH、第三节点N3以及第一节点N1；第二节点控制模块140电连接于第一节点N1、第二电压端VGH、第三节点N3、第二时钟信号端XCK以及第二节点N2；第三节点控制模块150电连接于第一时钟信号端CK、第一电压端VGL、第一输入端IN1以及第三节点N3。

[0056] 需要说明的是，移位寄存器10中包括晶体管，本发明实施例中的导通电平和截止电平是根据晶体管的类型区分的，导通电平是指能够控制晶体管导通的电平，截止电平是指能够控制晶体管截止的电平，例如，当晶体管为P型晶体管时，导通电平为低电平，截止电平为高电平；当晶体管为N型晶体管时，导通电平为高电平，截止电平为低电平。还需要说明的是，第一电压端VGL和第二电压端VGH中，其中一个输出高电平另一个低电平。为方便举例说明，后文中将以晶体管为P型晶体管、第一电压端VGL输出低电平、第二电压端VGH输出高电平为例进行描述，此时，导通电平均为低电平，截止电平均为高电平。

[0057] 图3是本发明实施例提供的一种栅极驱动电路的驱动时序图。图4是本发明实施例提供的一种栅极驱动电路的驱动方法的流程示意图。该驱动方法用于驱动上文所述的栅极驱动电路。参见图2‑图4，该栅极驱动电路的驱动方法包括：

[0058] S110、在T1阶段，第一节点控制模块响应于第一时钟信号端的导通电平将第一输入端的电压传输至第一节点；第一输出控制模块响应于第一节点的导通电平，将第一电压端的电压传输至输出端。

[0059] 示例性的，参见图2和图3，第一时钟信号端CK为导通电平，第二时钟信号端XCK为截止电平，第一输入端IN1为导通电平。第一节点控制模块130响应于第一时钟信号端CK的导通电平将第一输入端IN1的导通电平传输至第一节点N1；第二节点控制模块140响应于第一节点IN1的导通电平，将第二电压端VGH的截止电平传输至第二节点N2；第三节点控制模块150响应于第一时钟信号端CK的导通电平，将第一电压端VGL的导通电平传输至第三节点N3。第一输出控制模块110响应于第一节点N1的导通电平，将第一电压端VGL的电压从输出端OUT输出。

[0060] S120、在T2阶段，第一输出控制模块响应于第一节点的导通电平，将第一电压端的电压传输至输出端。

[0061] 示例性的，参见图2和图3，第一时钟信号端CK为截止电平，第二时钟信号端XCK为导通电平，第一输入端IN1为导通电平。由于在T2阶段的初始时刻，第二时钟信号端XCK从截止电平跳变为导通电平，使得第一节点N1的电压被耦合为电压值更低的导通电平；第二节点控制模块140响应于第一节点IN1的电压值更低的导通电平，将第二电压端VGH的截止电平传输至第二节点N2；第三节点控制模块150将第一时钟信号端CK的截止电平传输至第三节点N3。第一输出控制模块110响应于第一节点IN1的电压值更低的导通电平，将第一电压端VGL的电压充分地从输出端OUT输出。

[0062] S130、在T3阶段，输出端维持输出其在阶段输出的电压。

[0063] 示例性的，参见图2和图3，第一时钟信号端CK为导通电平，第二时钟信号端XCK为截止电平，第一输入端IN1为截止电平。第一节点控制模块130响应于第一时钟信号端CK的导通电平将第一输入端IN1的截止电平传输至第一节点N1；第二节点控制模块140控制第二节点N2维持上一阶段的截止电平；第三节点控制模块150响应于第一时钟信号端CK的导通电平，将第一电压端VGL的导通电平传输至第三节点N3。输出端OUT维持上一阶段的电压。

[0064] S140、在T4阶段，第二节点控制模块响应于第三节点和第二时钟信号端的导通电平，将第二时钟信号端的电压传输至第二节点；第二输出控制模块响应于第二节点的导通电平，将第二电压端的电压传输至输出端。

[0065] 示例性的，参见图2和图3，第一时钟信号端CK为截止电平，第二时钟信号端XCK为导通电平，第一输入端IN1为截止电平。第三节点控制模块150控制第三节点N3维持上一阶段的导通电平；第一节点控制模块130响应于第二时钟信号端XCK和第三节点N3的导通电平，将第二电压端VGH的截止电平传输至第一节点N1；第二节点控制模块140响应于第三节点N3和第二时钟信号端XCK的导通电平，将第二时钟信号端XCK的导通电平传输至第二节点N2。第二输出控制模块120响应于第二节点N2的导通电平，将第二电压端VGH的电压传输至输出端OUT。

[0066] S150、在T5阶段，第二输出控制模块响应于第二节点的导通电平，将第二电压端VGH的电压传输至输出端。

[0067] 示例性的，第一时钟信号端CK为导通电平，第二时钟信号端XCK为截止电平，第一输入端IN1为截止电平。第一节点控制模块130响应于第一时钟信号端CK的导通电平将第一输入端IN1的截止电平传输至第一节点N1；第二节点控制模块140控制第二节点N2维持上一阶段的导通电平；第三节点控制模块150响应于第一时钟信号端CK的导通电平，将第一电压端VGL的导通电平传输至第三节点N3。第二输出控制模块120响应于第二节点N2的导通电平，将第二电压端VGH的电压从输出端OUT输出。

[0068] S160、在T6阶段，第二节点控制模块响应于第三节点和第二时钟信号端的导通电平，将第二时钟信号端的电压传输至第二节点；第二输出控制模块响应于第二节点的导通电平，将第二电压端的电压传输至输出端。

[0069] 示例性的，参见图2和图3，第一时钟信号端CK为截止电平，第二时钟信号端XCK为导通电平，第一输入端IN1为导通电平。第三节点控制模块150控制第三节点N3维持上一阶段的导通电平；第一节点控制模块130响应于第二时钟信号端XCK和第三节点N3的导通电平，将第二电压端VGH的截止电平传输至第一节点N1；第二节点控制模块140响应于第三节点N3和第二时钟信号端XCK的导通电平，将第二时钟信号端XCK的导通电平传输至第二节点N2。第二输出控制模块120响应于第二节点N2的导通电平，将第二电压端VGH的电压传输至输出端OUT。

[0070] S170、在T7阶段，第一节点控制模块响应于第一时钟信号端的导通电平将第一输入端的电压传输至第一节点；第一输出控制模块响应于第一节点的导通电平，将第一电压端VGL的电压传输至输出端。

[0071] 示例性的，参见图2和图3，第一时钟信号端CK为导通电平，第二时钟信号端XCK为截止电平，第一输入端IN1为导通电平。第一节点控制模块130响应于第一时钟信号端CK的导通电平将第一输入端IN1的导通电平传输至第一节点N1；第二节点控制模块140响应于第一节点IN1的导通电平，将第二电压端VGH的截止电平传输至第二节点N2；第三节点控制模块150响应于第一时钟信号端CK的导通电平，将第一电压端VGL的导通电平传输至第三节点N3。第一输出控制模块110响应于第一节点N1的导通电平，将第一电压端VGL的电压从输出端OUT输出。

[0072] S180、在T8阶段，第一输出控制模块响应于第一节点的导通电平，将第一电压端的电压传输至输出端。

[0073] 示例性的，参见图2和图3，第一时钟信号端CK为截止电平，第二时钟信号端XCK为导通电平，第一输入端IN1为导通电平。由于在T8阶段的初始时刻，第二时钟信号端XCK从截止电平跳变为导通电平，使得第一节点N1的电压被耦合为电压值更低的导通电平；第二节点控制模块140响应于第一节点IN1的电压值更低的导通电平，将第二电压端VGH的截止电平传输至第二节点N2；第三节点控制模块150将第一时钟信号端CK的截止电平传输至第三节点N3。第一输出控制模块110响应于第一节点IN1的电压值更低的导通电平，将第一电压端VGL的电压充分地从输出端OUT输出。

[0074] 本发明实施例提供的栅极驱动电路，通过设置其包括N级级联的移位寄存器，移位寄存器包括第一输出控制模块、第二输出控制模块、第一节点控制模块、第二节点控制模块以及第三节点控制模块，使得第一输出控制模块响应于第一节点的导通电平，将第一电压端的电压传输至输出端，以及第二输出控制模块响应于第二节点的导通电平，将第二电压端的电压传输至输出端，解决现有技术中对结构简洁的栅极驱动电路迫切需求的问题，实现简化栅极驱动电路，降低成本的效果。

[0075] 具体的，移位寄存器10中各模块的具体实现形式有多种，下面就典型示例进行说明，但并不构成对本申请的限定。

[0076] 图5是本发明实施例提供的一种移位寄存器的电路元件图。参见图5，可选的，第一输出控制模块110包括第一晶体管M1，第一晶体管M1的第一端与第一电压端VGL电连接，第一晶体管M1的第二端与输出端OUT电连接，第一晶体管M1的控制端与第一节点N1电连接；第二输出控制模块120包括第二晶体管M2，第二晶体管M2的第一端与第二电压端VGH电连接，第二晶体管M2的第二端与输出端OUT电连接，第二晶体管M2的控制端与第二节点N2电连接。

[0077] 继续参见图5，可选的，第一节点控制模块130包括第三晶体管M3、第四晶体管M4、第五晶体管M5和第一电容C1；第三晶体管M3的第一端与第一输入端IN1电连接，第三晶体管M3的第二端与第一节点N1电连接，第三晶体管M3的控制端与第一时钟信号端CK电连接；第四晶体管M4的第一端与第一节点N1电连接，第四晶体管M4的控制端与第二时钟信号端XCK电连接；第五晶体管M5的第一端与第二电压端VGH电连接，第五晶体管M5的第二端与第四晶体管M4的第二端电连接，第五晶体管M5的控制端与第三节点N3电连接；第一电容C1的第一极板与第二时钟信号端XCK电连接，第一电容C1的第二极板与第一节点N1电连接。

[0078] 其中，在T2阶段和T8阶段，第三节点N3和第一时钟信号端CK均为截止电平，由于第一电容C1的作用，能够使第一节点N1的电压更稳定地保持在导通电平。

[0079] 继续参见图5，可选的，第二节点控制模块140包括第六晶体管M6、第七晶体管M7、第八晶体管M8、第二电容C2和第三电容C3；第六晶体管M6的第一端与第二电压端VGH电连接，第六晶体管M6的第二端与第二节点N2电连接，第六晶体管M6的控制端与第一节点N1电连接；第七晶体管M7的第一端与第二节点N2电连接，第七晶体管M7的第二端与第四节点N4电连接，第七晶体管M7的控制端与第二时钟信号端XCK电连接；第八晶体管M8的第一端与第二时钟信号端XCK电连接，第八晶体管M8的第二端与第四节点N4电连接，第八晶体管M8的控制端与第三节点N3电连接；第二电容C2的第一极板与第四节点N4电连接，第二电容C2的第二极板与第三节点N3电连接；第三电容C3的第一极板与第二电压端VGH电连接，第三电容C3的第二极板与第二节点N2电连接。

[0080] 其中，在T4阶段和T6阶段，第一时钟信号端CK为截止电平，由于第二电容C2的作用，能够使第三节点N3的电压更稳定地保持在导通电平。在T3阶段，第一节点N1和第二时钟信号端XCK均为截止电平，由于第三电容C3的作用，能够使第二节点N2的电压更稳定地保持在截止电平，在T5阶段，第一节点N1和第二时钟信号端XCK均为截止电平，由于第三电容C3的作用，能够使第二节点N2的电压更稳定地保持在导通电平。

[0081] 继续参见图5，可选的，第三节点控制模块150包括第九晶体管M9、第十晶体管M10、第一开关单元和第四电容C4；第九晶体管M9的第一端与第一电压端VGL电连接，第九晶体管M9的第二端与第三节点N3电连接，第九晶体管M9的控制端与第一时钟信号端CK电连接；第十晶体管M10的第一端与第一输入端IN1电连接，第十晶体管M10的第二端与第一开关单元的控制端电连接，第十晶体管M10的控制端与第一时钟信号端CK电连接；第一开关单元的第一端与第一时钟信号端CK电连接，第一开关单元的第二端与第三节点N3电连接；第一开关单元包括至少两个串联的第十一晶体管M11；第四电容C4的第一极板与第二电压端VGH电连接，第四电容C4的第二极板与第一开关单元的控制端电连接。

[0082] 其中，在T2阶段和T8阶段，第一时钟信号端CK为截止电平，由于第四电容C4的作用，能够使第一开关单元的控制端的电压更稳定地保持在导通电平。在T4和T6阶段，第一时钟信号端CK为截止电平，由于第四电容C4的作用，能够使第一开关单元的控制端的电压更稳定地保持在截止电平。

[0083] 其中，第一开关单元包括M(M为大于等于2的整数)个串联的第十一晶体管M11。具体的，各第十一晶体管M11的控制端均电连接于第四电容C4的第二极板。当M＝2时(如图5所示)，第1个第十一晶体管M11的第一端与第三节点N3电连接，第1个第十一晶体管M11的第二端与第2个第十一晶体管M11的第一端电连接，第2个第十一晶体管M11的第二端与第一时钟信号端CK电连接。当M大于2时，第1个第十一晶体管M11的第一端与第三节点N3电连接，第j个第十一晶体管M11的第一端与第j‑1个第十一晶体管M11的第二端电连接，第j个第十一晶体管M11的第二端与第j+1个第十一晶体管M11的第一端电连接(2≤j≤M‑1，且j为整数)，第M个第十一晶体管M11的第二端与第一时钟信号端CK电连接。如此，在对显示面板做电压耐压测试(增大第一时钟信号端CK的电压)时，所增加的电压将分摊至相串联的各第十一晶体管M11上，由于分摊后施加到各第十一晶体管M11的电压不会太大，各第十一晶体管M11阈值也就不会发生过压飘移，从而能够保证移位寄存器10以及显示面板输出正常。

[0084] 下面将结合图3和图5对移位寄存器10的工作过程进形详细说明，其中，以第一电压端VGL输出低电平，第二电压端VGH输出高电平，第一至第十一晶体管M1‑M11均为P型晶体管为例进行介绍，导通电平为低电平，截止电平为高电平。

[0085] 在T1阶段，第一输入端IN1为低电平、第一时钟信号端CK为低电平、第二时钟信号端XCK为高电平。第一晶体管M1、第三晶体管M3、第五晶体管M5、第六晶体管M6、第八晶体管M8、第九晶体管M9、第十晶体管M10和第十一晶体管M11导通，第二晶体管M2、第四晶体管M4和第七晶体管M7截止。第一输入端IN1的低电平通过导通的第三晶体管M3写入第一节点N1；第二电压端VGH的高电平通过导通的第六晶体管M6写入第二节点N2；第一时钟信号端CK的低电平通过导通的第十一晶体管M11写入第三节点N3。最终使得第一电压端VGL的低电平通过导通的第一晶体管M1从输出端OUT输出。

[0086] 在T2阶段，第一输入端IN1为低电平、第一时钟信号端CK为高电平、第二时钟信号端XCK为低电平。第一晶体管M1、第四晶体管M4、第六晶体管M6、第七晶体管M7和第十一晶体管M11导通，第二晶体管M2、第三晶体管M3、第五晶体管M5、第八晶体管M8、第九晶体管M9和第十晶体管M10截止。由于第一电容C1的耦合作用，第一节点N1的电压被拉低为电压值更低的低电平；第二电压端VGH的高电平通过导通的第六晶体管M6写入第二节点N2；第一时钟信号端CK的高电平通过第十一晶体管M11写入第三节点N3，最终使得第一电压端VGL的低电平通过导通的第一晶体管M1从输出端OUT输出。

[0087] 在T3阶段，第一输入端IN1为高电平、第一时钟信号端CK为低电平、第二时钟信号端XCK为高电平。第三晶体管M3、第五晶体管M5、第八晶体管M8、第九晶体管M9和第十晶体管M10导通，第一晶体管M1、第二晶体管M2、第四晶体管M4、第六晶体管M6、第七晶体管M7和第十一晶体管M11截止。第一输入端IN1的高电平通过导通的第三晶体管M3写入第一节点N1；第二节点N2维持上一阶段的高电平；第一电压端VGL的低电平通过导通的第九晶体管M9写入第三节点N3。最终输出端OUT维持上一阶段的低电平。

[0088] 在T4阶段，第一输入端IN1为高电平、第一时钟信号端CK为高电平、第二时钟信号端XCK为低电平。第二晶体管M2、第四晶体管M4、第五晶体管M5、第七晶体管M7和第八晶体管M8导通，第一晶体管M1、第三晶体管M3、第六晶体管M6、第九晶体管M9、第十晶体管M10和第十一晶体管M11截止。第二电压端VGH的高电平通过导通的第四晶体管M4和第五晶体管M5写入第一节点N1；第二时钟信号端XCK的低电平通过导通的第七晶体管M7和第八晶体管M8写入第二节点N2；第三节点N3维持上一阶段的低电平。最终使得第二电压端VGH的高电平通过导通的第二晶体管M2从输出端OUT输出。

[0089] 在T5阶段，第一输入端IN1为高电平、第一时钟信号端CK为低电平、第二时钟信号端XCK为高电平。第二晶体管M2、第三晶体管M3、第五晶体管M5、第八晶体管M8、第九晶体管M9和第十晶体管M10导通，第一晶体管M1、第四晶体管M4、第六晶体管M6、第七晶体管M7和第十一晶体管M11截止。第一输入端IN1的高电平通过导通的第三晶体管M3写入第一节点N1；第二节点N2维持上一阶段的低电平；第一电压端VGL的低电平通过导通的第九晶体管M9写入第三节点N3。最终使得第二电压端VGH的高电平通过导通的第二晶体管M2从输出端OUT输出。

[0090] 在T6时段，第一输入端IN1为低电平、第一时钟信号端CK为高电平、第二时钟信号端XCK为低电平。第二晶体管M2、第四晶体管M4、第五晶体管M5、第七晶体管M7和第八晶体管M8导通，第一晶体管M1、第三晶体管M3、第六晶体管M6、第九晶体管M9、第十晶体管M10和第十一晶体管M11截止。第二电压端VGH的高电平通过导通的第四晶体管M4和第五晶体管M5写入第一节点N1；第二时钟信号端XCK的低电平通过导通的第七晶体管M7和第八晶体管M8写入第二节点N2；第三节点N3维持上一阶段的低电平。最终使得第二电压端VGH的高电平通过导通的第二晶体管M2从输出端OUT输出。

[0091] 在T7时段，第一输入端IN1为低电平、第一时钟信号端CK为低电平、第二时钟信号端XCK为高电平。第一晶体管M1、第三晶体管M3、第五晶体管M5、第六晶体管M6、第八晶体管M8、第九晶体管M9、第十晶体管M10和第十一晶体管M11导通，第二晶体管M2、第四晶体管M4、第七晶体管M7截止。第一输入端IN1的低电平通过导通的第三晶体管M3写入第一节点N1；第二电压端VGH的高电平通过导通的第六晶体管M6写入第二节点N2；第一电压端VGL的低电平通过导通的第九晶体管M9写入第三节点N3，同时，第一时钟信号端CK的低电平通过导通的第十一晶体管M11写入第三节点N3。最终使得第一电压端VGL的低电平通过导通的第一晶体管M1从输出端OUT输出。

[0092] 在T8时段，第一输入端IN1为低电平、第一时钟信号端CK为高电平、第二时钟信号端XCK为低电平。第一晶体管M1、第四晶体管M4、第六晶体管M6、第七晶体管M7和第十一晶体管M11导通，第二晶体管M2、第三晶体管M3、第五晶体管M5、第八晶体管M8、第九晶体管M9和第十晶体管M10截止。由于第一电容C1的耦合作用，第一节点N1的电压被拉低为电压值更低的低电平；第二电压端VGH的高电平通过导通的第六晶体管M6写入第二节点N2；第一时钟信号端CK的高电平通过导通的第十一晶体管M11写入第三节点N3。最终使得第一电压端VGL的低电平通过导通的第一晶体管M1从输出端OUT输出。

[0093] 图6是本发明实施例提供的另一种栅极驱动电路的结构示意图。图7是本发明实施例提供的另一种移位寄存器的结构示意图。参见图6和图7，可选的，移位寄存器10还包括第二输入端IN2、选通端XT和第一节点辅助控制模块160，第一节点辅助控制模块160用于响应于选通端XT的第一选通电平，将第二时钟信号端XCK的电压传输至第一电容C1的第二极板，以及响应于选通端XT的第二选通电平，将第二输入端IN2的电压传输至第一电容C1的第二极板。

[0094] 具体的，图6所示的移位寄存器和图2所示的移位寄存器的主要不同之处在于，至少在T6阶段和T7阶段，第一节点辅助控制模块160响应于选通端XT的第二选通电平，将第二输入端IN2的电压传输至第一电容C1的第二极板。从T6阶段到T7阶段，第二输入端IN2的电压具有从截止电平向导通电平的跳变。示例性的，当导通电平为低电平，截止电平为高电平时，第二输入端IN2的电压具有从高电平向低电平的跳变，以使在T7阶段，由于第一电容C1的作用，能够将第一节点N1的电压值耦合至更低；当导通电平为高电平，截止电平为低电平时，第二输入端IN2的电压具有从低电平向高电平的跳变，以使在T7阶段，由于第一电容C1的作用，能够将第一节点N1的电压值耦合至更高。如此，可使第一输出控制模块110中的晶体管(如图5中的第一晶体管M1T1)能够充分导通(完全打开的状态)，将第一电平电压端的电压更充分地传输至移位寄存器10输出端OUT，使传输至移位寄存器10输出端OUT的电平达到目标电压，避免产生拖尾现象，改善显示效果。

[0095] 具体的，第一节点辅助控制模块160的具体实现形式有多种，下面就典型示例进行说明，但并不构成对本申请的限定。

[0096] 图8是本发明实施例提供的又一种移位寄存器的结构示意图。参见图8，可选的，第一节点辅助控制模块160包括第十二晶体管M12和第十三晶体管M13；第十二晶体管M12和第十三晶体管M13均为P型晶体管(如图8所示)或均为N型晶体管；选通端XT包括第一选通端XT1和第二选通端XT2，第一选通端XT1用于输出第一选通电平，第二选通端XT2用于输出第二选通电平；第十二晶体管M12的第一端与第二时钟信号端XCK电连接，第十二晶体管M12的第二端与第一电容C1的第二极板电连接，第十二晶体管M12的控制端与第一选通端XT1电连接；第十三晶体管M13的第一端与第二输入端IN2电连接，第十三晶体管M13的第二端与第一电容C1的第二极板电连接，第十三晶体管M13的控制端与第二选通端XT2电连接。

[0097] 具体的，第十二晶体管M12用于响应于第一选通电平，将第二时钟信号端XCK的电压传输至第一电容C1的第二极板；第十三晶体管M13用于响应于第二选通电平，将第二输入端IN2的电压传输至第一电容C1的第二极板。当第十二晶体管M12和第十三晶体管M13均为P型晶体管时，第一选通电平和第二选通电平均为低电平；当第十二晶体管M12和第十三晶体管M13均为N型晶体管时，第一选通电平和第二选通电平均为高电平。

[0098] 可以理解的是，通过设置第十二晶体管M12和第十三晶体管M13的类型相同，可使该两个晶体管通过同一制备工序形成，有利于减少工艺步骤，降低成本。

[0099] 图9是本发明实施例提供的再一种移位寄存器的结构示意图。参见图9，可选的，第一节点辅助控制模块160包括第十二晶体管M12和第十三晶体管M13；第十二晶体管M12和第十三晶体管M13中，一个为P型晶体管，另一为N型晶体管；第十二晶体管M12的第一端与第二时钟信号端XCK电连接，第十二晶体管M12的第二端与第一电容C1的第二极板电连接，第十二晶体管M12的控制端与选通端XT电连接；第十三晶体管M13的第一端与第二输入端IN2电连接，第十三晶体管M13的第二端与第一电容C1的第二极板电连接，第十三晶体管M13的控制端与选通端XT电连接。

[0100] 具体的，可以设置第十二晶体管M12为P型晶体管、第十三晶体管M13为N型晶体管(如图9所示)，此时，第一选通电平为低电平，第二选通电平为高电平；还可以设置第十二晶体管M12为N型晶体管、第十三晶体管M13为P型晶体管，此时，第一选通电平为高电平，第二选通电平为低电平。

[0101] 可以理解的是，通过设置第十二晶体管M12和第十三晶体管M13通过同一信号控制，可减少移位寄存器10中选通端XT的数量以及对选通信号的数量的需求，使得栅极驱动电路的结构更简洁。

[0102] 具体的，第二输入端IN2和选通端XT的信号可以由驱动芯片提供，并通过显示面板中相应设置的信号线传输至第二输入端IN2和选通端XT；第二输入端IN2和选通端XT的信号还可以由移位寄存器10中的某些节点处提供，如此，可节省对驱动芯片管脚资源的占用。关于第二输入端IN2和选通端XT的信号具体可以由移位寄存器10中的哪些节点处提供，下面就典型示例进行说明，但并不构成对本申请的限定。

[0103] 可选的，第i级移位寄存器的第一选通端与第i+1级移位寄存器的输出端电连接；第i级移位寄存器的第二选通端与第i+1级移位寄存器的第二节点电连接；其中，1≤i≤N‑
1，且i为整数。

[0104] 示例性的，图10是本发明实施例提供的另一种移位寄存器的电路元件图。图11是图10所示移位寄存器的一种驱动时序图。参见图10和图11，在T6阶段和T7阶段，第i+1级移位寄存器10的输出端OUT(i+1)为高电平，第十二晶体管M12截止，第i+1级移位寄存器10的第二节点N2(i+1)为低电平，第十三晶体管M13导通。在T6阶段，第i+3级移位寄存器10的第四节点N4(i+3)的高电平传输至第一电容C1的第二极板，在T7阶段，第i+3级移位寄存器10的第四节点N4(i+3)的低电平传输至第一电容C1的第二极板，由于第一电容C1的作用，在T7阶段，第一节点N1的电压值被耦合至更低，使得第一晶体管M1能够充分导通(完全打开的状态)，将第一电平电压端的电压更充分地传输至移位寄存器10输出端OUT，避免产生拖尾现象。

[0105] 示例性的，图12是本发明实施例提供的又一种移位寄存器的电路元件图。图13是图12所示移位寄存器的一种驱动时序图。参见图12和图13，在T6阶段，第i+3级移位寄存器10的第二节点N2(i+3)的高电平流经导通的第十三晶体管M13传输至第一电容C1的第二极板，在T7阶段，第i+3级移位寄存器10的第二节点N2(i+3)的低电平流经导通的第十三晶体管M13传输至第一电容C1的第二极板，由于第一电容C1的作用，在T7阶段，第一节点N1的电压值被耦合至更低，使得第一晶体管M1能够充分导通(完全打开的状态)，将第一电平电压端的电压更充分地传输至移位寄存器10输出端OUT，避免产生拖尾现象。

[0106] 示例性的，图14是本发明实施例提供的再一种移位寄存器的电路元件图。图15是图14所示移位寄存器的一种驱动时序图。参见图14和图15，在T6阶段，第一时钟信号端CK的高电平流经导通的第十三晶体管M13传输至第一电容C1的第二极板，在T7阶段，第一时钟信号端CK的低电平流经导通的第十三晶体管M13传输至第一电容C1的第二极板，由于第一电容C1的作用，在T7阶段，第一节点N1的电压值被耦合至更低，使得第一晶体管M1能够充分导通(完全打开的状态)，将第一电平电压端的电压更充分地传输至移位寄存器10输出端OUT，避免产生拖尾现象。

[0107] 可选的，第i级移位寄存器的第一选通端与第i+1级移位寄存器的第一节点电连接；第i级移位寄存器的第二选通端与第i+1级移位寄存器的第二节点电连接；其中，1≤i≤N‑1，且i为整数。

[0108] 示例性的，图16是本发明实施例提供的一种移位寄存器的电路元件图。图17是图16所示移位寄存器的一种驱动时序图。参见图16和图17，在T6阶段和T7阶段，第i+1级移位寄存器10的第一节点N1(i+1)为高电平，第十二晶体管M12截止，第i+1级移位寄存器10的第二节点N2(i+1)为低电平，第十三晶体管M13导通。在T6阶段，第i+3级移位寄存器10的第四节点N4(i+3)的高电平传输至第一电容C1的第二极板，在T7阶段，第i+3级移位寄存器10的第四节点N4(i+3)的低电平传输至第一电容C1的第二极板，由于第一电容C1的作用，在T7阶段，第一节点N1的电压值被耦合至更低，使得第一晶体管M1能够充分导通(完全打开的状态)，将第一电平电压端的电压更充分地传输至移位寄存器10输出端OUT，避免产生拖尾现象。

[0109] 需要说明的是，第i级移位寄存器10的第一选通端与第i+1级移位寄存器10的第一节点N1(i+1)电连接；第i级移位寄存器10的第二选通端与第i+1级移位寄存器10的第二节点N2(i+1)电连接时，第i级移位寄存器10的第二输入端还可以与第i+3级移位寄存器10的第二节点N2(i+3)电连接，其避免产生拖尾现象的原理与图12所示的移位寄存器10类似，此处不再赘述；或者，第i级移位寄存器10的第二输入端还可以与第一时钟信号端CK电连接，其避免产生拖尾现象的原理与图14所示的移位寄存器10类似，此处不再赘述。

[0110] 可选的，第i级移位寄存器的选通端与第i+1级移位寄存器的第一节点电连接；或者，第i级移位寄存器10的选通端与第i+1级移位寄存器的第二节点电连接；或者，第i级移位寄存器10的选通端与第i+1级移位寄存器的输出端电连接；其中，1≤i≤N‑1，且i为整数。

[0111] 示例性的，图18是本发明实施例提供的另一种移位寄存器的电路元件图。在T6阶段和T7阶段，第i+1级移位寄存器10的输出端OUT(i+1)为高电平，第十二晶体管M12截止，第十三晶体管M13导通，第i+3级移位寄存器10的第四节点N4(i+3)的电压传输至第一电容C1的第一极板。

[0112] 示例性的，图19是本发明实施例提供的又一种移位寄存器的电路元件图。在T6阶段和T7阶段，第i+1级移位寄存器10的第二节点N2(i+1)的电压为高电平，第十二晶体管M12截止，第十三晶体管M13导通，第i+3级移位寄存器10的第四节点N4(i+3)的电压传输至第一电容C1的第一极板。

[0113] 示例性的，图20是本发明实施例提供的再一种移位寄存器的电路元件图。在T6阶段和T7阶段，第i+1级移位寄存器10的第一节点N1(i+1)的电压为高电平，第十二晶体管M12截止，第十三晶体管M13导通，第i+3级移位寄存器10的第四节点N4(i+3)的电压传输至第一电容C1的第一极板。

[0114] 对于图18‑图20所示的移位寄存器10，在T6阶段，第i+3级移位寄存器10的第四节点N4(i+3)的高电平传输至第一电容C1的第二极板，在T7阶段，第i+3级移位寄存器10的第四节点N4(i+3)的低电平传输至第一电容C1的第二极板，由于第一电容C1的作用，在T7阶段，第一节点N1的电压值被耦合至更低，使得第一晶体管M1能够充分导通(完全打开的状态)，将第一电平电压端的电压更充分地传输至移位寄存器10输出端OUT，避免产生拖尾现象。

[0115] 需要说明的是，第i级移位寄存器10的选通端与第i+1级移位寄存器10的第一节点N1(i+1)电连接时、第i级移位寄存器10的选通端与第i+1级移位寄存器10的第二节点N2(i+1)电连接、或者第i级移位寄存器10的选通端与第i+1级移位寄存器10的输出端OUT(i+1)电连接时，还可以设置第i级移位寄存器10的第二输入端与第i+3级移位寄存器10的第二节点N2(i+3)电连接，其避免产生拖尾现象的原理可参照原文，此处不再赘述；还可以设置第i级移位寄存器10的第二输入端与第一时钟信号端CK电连接，其避免产生拖尾现象的原理可参照原文，此处也不再赘述。

[0116] 可选的，第i级移位寄存器的第二输入端与第i+3级移位寄存器的第二节点电连接；其中，1≤i≤N‑3，且i为整数，N为大于4的整数，如图12所示。

[0117] 可选的，第i级移位寄存器的第二输入端与第i+3级移位寄存器的第四节点电连接；1≤i≤N‑3，且i为整数，N为大于4的整数，如图10和图16所示。

[0118] 可选的，第一时钟信号端与第二输入端电连接，如图14所示。

[0119] 需要说明的是，本申请中的晶体管均以P型晶体管为例进行说明，P型晶体管的控制端为低电平时，其第一端和第二端之间导通，P型晶体管的控制端为高电平时，其第一端和第二端之间截止，但并不限于此，在其它实施方式中还可以设置晶体管为N型晶体管，N型晶体管的控制端为高电平时，其第一端和第二端之间导通，N型晶体管的控制端为低电平时，其第一端和第二端之间截止。此外，在具体实施时，上述各晶体管的栅极作为其控制端，并且，根据各晶体管的栅极的信号以及其类型，可以将其第一端作为源极，第二端作为漏极，或者将其第一端作为漏极，第二端作为源极，在此不做区分。

[0120] 还需要说明的是，本发明实施例中的导通电平和截止电平均为泛指，导通电平是指任何能够使晶体管导通的电平，截止电平是指任何能够使晶体管截止的电平。

[0121] 基于同上的发明构思，本发明实施例还提供了一种显示面板，该显示面板包括上述任意实施例所述的栅极驱动电路。因此该显示面板具备本发明实施例提供的栅极驱动电路的有益效果，相同之处可参照上文理解，此处不再赘述。

[0122] 基于同上的发明构思，本发明实施例还提供了一种显示装置，该显示装置包括上述任意实施例所述的显示面板。因此该显示装置具备本发明实施例提供的显示面板的有益效果，相同之处可参照上文理解，此处不再赘述。

[0123] 示例性的，图21是本发明实施例提供的一种显示装置的结构示意图。如图21所示，本发明实施例提供的显示装置200包括本发明实施例提供的显示面板100。显示装置200示例性的可以为触摸显示屏、手机、平板计算机、笔记本电脑或电视机等任何具有显示功能的电子设备。

[0124] 注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。