一种可信安全终端的数据处理方法及装置转让专利
申请号 : CN202010400401.1
文献号 : CN112163223B
文献日 : 2021-09-14
发明人 : 唐道光 , 庄杰 , 张川川
申请人 : 百信信息技术有限公司
摘要 :
本发明提供的一种可信安全终端的数据处理方法及装置，包括：使主板的控制单元先于BIOS工作；对BIOS进行可信度量,度量结果正常时，正常运行BIOS后启动操作系统，否则，使主板由待机状态进入报警模式或关机模式；读取待处理的数据和安全密钥，根据安全密钥的算法，对待处理的数据进行加解密运算；本发明能够使从终端上电到用户操作，均能够建立可信连接，极大的提高了用户数据操作的安全性，适用于数据安全的领域。
权利要求 :
1.一种可信安全终端的数据处理方法，其特征在于：包括：使主板的控制单元先于BIOS工作；
对BIOS进行可信度量,度量结果正常时，正常运行BIOS后启动操作系统，否则，使主板由待机状态进入报警模式或关机模式；
读取待处理的数据和安全密钥，根据安全密钥的算法，对待处理的数据进行加解密运算；
所述对BIOS进行可信度量,度量结果正常时，正常运行BIOS后启动操作系统，否则，使主板由待机状态进入报警模式或关机模式，具体包括：对BIOS进行可信度量；
接收度量结果，将度量结果转变为控制主板状态的信号；
所述控制主板状态的信号包括：使主板由待机状态进入BIOS系统，或使主板由待机状态进入关机模式；或使主板由待机状态进入报警模式；
具体包括：CPLD控制电路；所述CPLD控制电路包括：主控芯片U62，所述主控芯片U62的PA3端依次串接电阻R1919、电阻R1898后与可信度量芯片的RCP‑GPIO1端相连，所述主控芯片U62的PA5端依次串接电阻R1921、电阻R1899后与可信度量芯片的RCP‑GPIO3端相连，所述主控芯片U62的PA7端依次串接电阻R1923、电阻R1900后与可信度量芯片的RCP‑GPIO4端相连；所述主控芯片U62的PA1端串接电阻R1917后分别与电阻R1897的一端、场效应管PQ24的漏极相连，所述场效应管PQ24的源极接地，所述场效应管PQ24的栅极分别与电阻R1907的一端、可信度量芯片的RCP‑GPIO2_BIT端相连，所述电阻R1907的另一端并接电阻R1897的另一端后与电源端P3V3相连；所述主控芯片U62的VBAT端串接电阻R1908后与电源端P3V3相连，所述主控芯片U62的BOOT0端分别与电阻R1911的一端、电阻R1912的一端相连，所述电阻R1911的另一端接地，所述电阻R1912的另一端与电源端P3V3相连，所述主控芯片U62的BOOT1端分别与电阻R1913的一端、电阻R1910的一端相连，所述电阻R1910的另一端并接主控芯片U62的VSS_1端后接地，所述电阻R1912的另一端与电源端P3V3相连，所述主控芯片U62的VDD_2端与电源端P3V3相连；所述主控芯片U62的PB10端串接电阻R1925后分别与电阻R1904的一端、场效应管PQ26的栅极相连，所述场效应管PQ26的源极接地，所述场效应管PQ26的漏极分别与电阻R1903的一端、CPLD控制电路的关机信号输出端RCP‑POWEROFF端相连，所述电阻R1904的另一端并接电阻R1903的另一端后与电源端P3V3相连；所述主控芯片U62的PB13端串接电阻R1928后与CPLD控制电路的报警信号输出端STM_BUZZER端相连。
2.根据权利要求1所述的一种可信安全终端的数据处理方法，其特征在于：所述读取待处理的数据和安全密钥，根据安全密钥的算法，对待处理的数据进行加解密运算，具体包括：
获取待处理的数据；
对待处理的数据进行协议转换后，缓存存储；
读取安全密钥；
根据安全密钥中的加解密算法，对待处理数据进行加解密运算。
3.根据权利要求1所述的一种可信安全终端的数据处理方法，其特征在于：使主板的控制单元先于BIOS上电工作，包括：
设置待机电压状态时的供电覆盖范围，使主板的控制单元先于BIOS上电工作。
4.根据权利要求1所述的一种可信安全终端的数据处理方法，其特征在于：使主板的控制单元先于BIOS上电工作，包括：
在待机电压状态下，不对USB接口、网络接口供电。
5.一种可信安全终端的数据处理装置，其特征在于：包括：设置单元（10），用于使主板的控制单元先于BIOS工作；
可信判断单元（20），用于对BIOS进行可信度量,度量结果正常时，正常运行BIOS后启动操作系统，否则，使主板由待机状态进入报警模式或关机模式；
可信处理单元（30），用于读取待处理的数据和安全密钥，根据安全密钥的算法，对待处理的数据进行加解密运算；
所述可信判断单元（20）包括：
度量单元（201），用于对BIOS进行可信度量；
控制单元（202），用于对接收度量结果，将度量结果转变为控制主板状态的信号；所述控制主板状态的信号包括：使主板由待机状态进入BIOS系统，或使主板由待机状态进入关机模式；或使主板由待机状态进入报警模式；
具体包括：CPLD控制电路；所述CPLD控制电路包括：主控芯片U62，所述主控芯片U62的PA3端依次串接电阻R1919、电阻R1898后与可信度量芯片的RCP‑GPIO1端相连，所述主控芯片U62的PA5端依次串接电阻R1921、电阻R1899后与可信度量芯片的RCP‑GPIO3端相连，所述主控芯片U62的PA7端依次串接电阻R1923、电阻R1900后与可信度量芯片的RCP‑GPIO4端相连；所述主控芯片U62的PA1端串接电阻R1917后分别与电阻R1897的一端、场效应管PQ24的漏极相连，所述场效应管PQ24的源极接地，所述场效应管PQ24的栅极分别与电阻R1907的一端、可信度量芯片的RCP‑GPIO2_BIT端相连，所述电阻R1907的另一端并接电阻R1897的另一端后与电源端P3V3相连；所述主控芯片U62的VBAT端串接电阻R1908后与电源端P3V3相连，所述主控芯片U62的BOOT0端分别与电阻R1911的一端、电阻R1912的一端相连，所述电阻R1911的另一端接地，所述电阻R1912的另一端与电源端P3V3相连，所述主控芯片U62的BOOT1端分别与电阻R1913的一端、电阻R1910的一端相连，所述电阻R1910的另一端并接主控芯片U62的VSS_1端后接地，所述电阻R1912的另一端与电源端P3V3相连，所述主控芯片U62的VDD_2端与电源端P3V3相连；所述主控芯片U62的PB10端串接电阻R1925后分别与电阻R1904的一端、场效应管PQ26的栅极相连，所述场效应管PQ26的源极接地，所述场效应管PQ26的漏极分别与电阻R1903的一端、CPLD控制电路的关机信号输出端RCP‑POWEROFF端相连，所述电阻R1904的另一端并接电阻R1903的另一端后与电源端P3V3相连；所述主控芯片U62的PB13端串接电阻R1928后与CPLD控制电路的报警信号输出端STM_BUZZER端相连。
6.根据权利要求5所述的一种可信安全终端的数据处理装置，其特征在于：所述可信处理单元（30）包括：
获取单元（301），用于获取待处理的数据；
协议转换单元（302），对待处理的数据进行协议转换后，缓存存储；
运算单元（303），用于读取安全密钥，根据安全密钥中的加解密算法，对待处理数据进行加解密运算。
7.根据权利要求5所述的一种可信安全终端的数据处理装置，其特征在于：所述设置单元（10）包括：
设置待机电压状态时的供电覆盖范围，以使主板的控制单元先于BIOS上电工作。
8.根据权利要求7所述的一种可信安全终端的数据处理装置，其特征在于：所述设置单元（10）还包括：在待机电压状态下，不对USB接口、网络接口供电。
说明书 :
一种可信安全终端的数据处理方法及装置
技术领域
[0001] 本发明涉及可信计算机的技术领域，具体涉及一种可信安全终端的数据处理方法及装置。
背景技术
[0002] 随着互联网技术和信息技术的发展，信息安全的重要性不言而喻，人们对计算机的安全性提出了更高的要求。
[0003] 目前，大多数国产的可信计算机，其底层关键芯片、南北桥仍然选用外国芯片，这样以来，国产CPU所发出的所有指令，都必须经过国外桥片进行处理，相连的网口，硬盘接
口，USB接口等外设信息都有可能被盗窃，带来极大的安全隐患。
口，USB接口等外设信息都有可能被盗窃，带来极大的安全隐患。
发明内容
[0004] 针对相关技术中存在的不足，本发明所要解决的技术问题在于：提供一种能够提高用户操作安全性的可信安全终端的数据处理方法及装置。
[0005] 为解决上述技术问题，本发明采用的技术方案为：一种可信安全终端的数据处理方法，包括：使主板的控制单元先于BIOS工作；对BIOS进行可信度量,度量结果正常时，正常
运行BIOS后启动操作系统，否则，使主板由待机状态进入报警模式或关机模式；读取待处理
的数据和安全密钥，根据安全密钥的算法，对待处理的数据进行加解密运算。
运行BIOS后启动操作系统，否则，使主板由待机状态进入报警模式或关机模式；读取待处理
的数据和安全密钥，根据安全密钥的算法，对待处理的数据进行加解密运算。
[0006] 优选地，所述对BIOS进行可信度量,度量结果正常时，正常运行BIOS后启动操作系统，否则，使主板由待机状态进入报警模式或关机模式，具体包括：对BIOS进行可信度量；接
收度量结果，将度量结果转变为控制主板状态的信号；所述控制主板状态的信号包括：使主
板由待机状态进入BIOS系统，或使主板由待机状态进入关机模式；或使主板由待机状态进
入报警模式。
收度量结果，将度量结果转变为控制主板状态的信号；所述控制主板状态的信号包括：使主
板由待机状态进入BIOS系统，或使主板由待机状态进入关机模式；或使主板由待机状态进
入报警模式。
[0007] 优选地，所述读取待处理的数据和安全密钥，根据安全密钥的算法，对待处理的数据进行加解密运算，具体包括：获取待处理的数据；对待处理的数据进行协议转换后，缓存
存储；读取安全密钥；根据安全密钥中的加解密算法，对待处理数据进行加解密运算。
存储；读取安全密钥；根据安全密钥中的加解密算法，对待处理数据进行加解密运算。
[0008] 优选地，使主板的控制单元先于BIOS上电工作，包括：设置待机电压状态时的供电覆盖范围，使主板的控制单元先于BIOS上电工作。
[0009] 优选地，使主板的控制单元先于BIOS上电工作，包括：在待机电压状态下，不对USB接口、网络接口供电。
[0010] 相应地，一种可信安全终端的数据处理装置，包括：设置单元，用于使主板的控制单元先于BIOS工作；可信判断单元，用于对BIOS进行可信度量,度量结果正常时，正常运行
BIOS后启动操作系统，否则，使主板由待机状态进入报警模式或关机模式；可信处理单元，
用于读取待处理的数据和安全密钥，根据安全密钥的算法，对待处理的数据进行加解密运
算。
BIOS后启动操作系统，否则，使主板由待机状态进入报警模式或关机模式；可信处理单元，
用于读取待处理的数据和安全密钥，根据安全密钥的算法，对待处理的数据进行加解密运
算。
[0011] 优选地，所述可信判断单元包括：度量单元，用于对BIOS进行可信度量；控制单元，用于对接收度量结果，将度量结果转变为控制主板状态的信号；所述控制主板状态的信号
包括：使主板由待机状态进入BIOS系统，或使主板由待机状态进入关机模式；或使主板由待
机状态进入报警模式。
包括：使主板由待机状态进入BIOS系统，或使主板由待机状态进入关机模式；或使主板由待
机状态进入报警模式。
[0012] 优选地，所述可信处理单元包括：获取单元，用于获取待处理的数据；协议转换单元，对待处理的数据进行协议转换后，缓存存储；运算单元，用于读取安全密钥，根据安全密
钥中的加解密算法，对待处理数据进行加解密运算。
钥中的加解密算法，对待处理数据进行加解密运算。
[0013] 优选地，所述设置单元包括：设置待机电压状态时的供电覆盖范围，以使主板的控制单元先于BIOS上电工作。
[0014] 优选地，所述设置单元还包括：在待机电压状态下，不对USB接口、网络接口供电。
[0015] 本发明的有益技术效果在于：
[0016] 1、本发明一种可信安全终端的数据处理方法及装置，能够使从终端上电到用户操作，均能够建立可信连接，极大的提高了用户数据操作的安全性。
[0017] 2、本发明中，度量单元的可信度量芯片对主板进行可信度量后，将度量结果发送至控制单元的CPLD控制电路，CPLD控制电路将可信度量芯片的度量结果转变为控制主板状
态的信号，根据不同情况，输出状态控制信号至主板的信号输入端，使得度量结果正常时，
能够正常运行BIOS后启动操作系统，否则，使主板由待机状态进入报警模式或关机模式，与
传统方式相比，能够避免直接进入计算机操作系统。
态的信号，根据不同情况，输出状态控制信号至主板的信号输入端，使得度量结果正常时，
能够正常运行BIOS后启动操作系统，否则，使主板由待机状态进入报警模式或关机模式，与
传统方式相比，能够避免直接进入计算机操作系统。
[0018] 3、本发明中，通过TCM可信芯片U7存储密钥数据，通过PCIE总线接口读取待处理的数据，通过FPGA芯片U11进行数据的加解密处理，所有密钥的存储、算法运算均在硬件中完
成，结构简单，能够有效提高整个可信计算机的可靠性和安全性，实用性。
成，结构简单，能够有效提高整个可信计算机的可靠性和安全性，实用性。
附图说明
[0019] 图1为本发明实施例一提供的一种可信安全终端的数据处理方法的流程示意图；
[0020] 图2为本发明实施例一提供的一种可信安全终端的数据处理装置的结构示意图；
[0021] 图3为本发明实施例二提供的一种可信安全终端的数据处理装置的结构示意图；
[0022] 图4为本发明实施例二中度量单元与控制单元的电路连接示意图；
[0023] 图5为本发明实施例二中控制单元的外围电路连接示意图；
[0024] 图6为本发明实施例三提供的一种可信安全终端的数据处理装置的结构示意图；
[0025] 图7为本发明实施例三中运算单元的电路连接示意图；
[0026] 图8为本发明实施例三中获取单元与协议转换单元的电路连接示意图；
[0027] 图9为本发明实施例三中PCIE总线接口的外围电路连接示意图；
[0028] 图10为本发明实施例三中PCIE总线接口与PCIE总线的电路连接图；
[0029] 图11为本发明实施例三中运算单元与通用接头的电路连接图；
[0030] 图12为本发明实施例三提供的一种可信安全终端的数据处理装置的开机与复位信号结构示意图；
[0031] 图中：
[0032] 10为设置单元、20为可信判断单元、30为可信处理单元；
[0033] 201为度量单元、202为控制单元、301为获取单元、302为协议转换单元、303为运算单元。
具体实施方式
[0034] 为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是
本发明的一部分实施例，而不是全部的实施例；基于本发明中的实施例，本领域普通技术人
员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的一部分实施例，而不是全部的实施例；基于本发明中的实施例，本领域普通技术人
员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0035] 其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应
限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
[0036] 以下结合附图详细说明所述一种可信安全终端的数据处理方法及装置的一个实施例。
[0037] 实施例一
[0038] 图1为本发明实施例一提供的一种可信安全终端的数据处理方法的流程示意图；如图1所示，本实施例提供的一种可信安全终端的数据处理方法，可包括：
[0039] 使主板的控制单元先于BIOS工作；对BIOS进行可信度量,度量结果正常时，正常运行BIOS后启动操作系统，否则，使主板由待机状态进入报警模式或关机模式；读取待处理的
数据和安全密钥，根据安全密钥的算法，对待处理的数据进行加解密运算。
数据和安全密钥，根据安全密钥的算法，对待处理的数据进行加解密运算。
[0040] 图2为本发明实施例一提供的一种可信安全终端的数据处理装置的结构示意图；如图2所示，本实施例提供的一种可信安全终端的数据处理装置，可包括：
[0041] 设置单元10，用于使主板的控制单元先于BIOS工作；可信判断单元20，用于对BIOS进行可信度量,度量结果正常时，正常运行BIOS后启动操作系统，否则，使主板由待机状态
进入报警模式或关机模式；可信处理单元30，用于读取待处理的数据和安全密钥，根据安全
密钥的算法，对待处理的数据进行加解密运算。
进入报警模式或关机模式；可信处理单元30，用于读取待处理的数据和安全密钥，根据安全
密钥的算法，对待处理的数据进行加解密运算。
[0042] 本发明一种可信安全终端的数据处理方法及装置，使用时：首先，使主板的控制单元先于BIOS工作，对BIOS进行可信度量,度量结果正常时，正常运行BIOS后启动操作系统，
否则，使主板由待机状态进入报警模式或关机模式；然后。再进行数据的读取，通过读取待
处理的数据和安全密钥，根据安全密钥的算法，对待处理的数据进行加解密运算，提高了数
据操作的安全性，本发明能够从终端上电到用户操作，均建立了可信连接，极大的提高了用
户数据操作的安全性。
否则，使主板由待机状态进入报警模式或关机模式；然后。再进行数据的读取，通过读取待
处理的数据和安全密钥，根据安全密钥的算法，对待处理的数据进行加解密运算，提高了数
据操作的安全性，本发明能够从终端上电到用户操作，均建立了可信连接，极大的提高了用
户数据操作的安全性。
[0043] 实施例二
[0044] 在实施例一的基础上，本实施例提供的一种可信安全终端的数据处理方法，所述对BIOS进行可信度量,度量结果正常时，正常运行BIOS后启动操作系统，否则，使主板由待
机状态进入报警模式或关机模式，具体包括：对BIOS进行可信度量；接收度量结果，将度量
结果转变为控制主板状态的信号；所述控制主板状态的信号包括：使主板由待机状态进入
BIOS系统，或使主板由待机状态进入关机模式；或使主板由待机状态进入报警模式。
机状态进入报警模式或关机模式，具体包括：对BIOS进行可信度量；接收度量结果，将度量
结果转变为控制主板状态的信号；所述控制主板状态的信号包括：使主板由待机状态进入
BIOS系统，或使主板由待机状态进入关机模式；或使主板由待机状态进入报警模式。
[0045] 图3为本发明实施例二提供的一种可信安全终端的数据处理装置的结构示意图，如图3所示，本实施例提供的一种可信安全终端的数据处理装置，在实施例一的基础上，所
述可信判断单元20包括：度量单元201，用于对BIOS进行可信度量；控制单元202，用于对接
收度量结果，将度量结果转变为控制主板状态的信号；所述控制主板状态的信号包括：使主
板由待机状态进入BIOS系统，或使主板由待机状态进入关机模式；或使主板由待机状态进
入报警模式。
述可信判断单元20包括：度量单元201，用于对BIOS进行可信度量；控制单元202，用于对接
收度量结果，将度量结果转变为控制主板状态的信号；所述控制主板状态的信号包括：使主
板由待机状态进入BIOS系统，或使主板由待机状态进入关机模式；或使主板由待机状态进
入报警模式。
[0046] 图4为本发明实施例二中度量单元与控制单元的电路连接示意图，图5为本发明实施例二中控制单元的电路连接示意图；如图4、图5所示，所述的度量单元201包括：可信度量
芯片，所述控制单元202包括：CPLD控制电路；所述可信度量芯片与CPLD控制电路的电路连
接结构如下：
芯片，所述控制单元202包括：CPLD控制电路；所述可信度量芯片与CPLD控制电路的电路连
接结构如下：
[0047] 所述CPLD控制电路包括：主控芯片U62，所述主控芯片U62的PA3端依次串接电阻R1919、电阻R1898后与可信度量芯片的RCP‑GPIO1端相连，所述主控芯片U62的PA5端依次串
接电阻R1921、电阻R1899后与可信度量芯片的RCP‑GPIO3端相连，所述主控芯片U62的PA7端
依次串接电阻R1923、电阻R1900后与可信度量芯片的RCP‑GPIO4端相连；所述主控芯片U62
的PA1端串接电阻R1917后分别与电阻R1897的一端、场效应管PQ24的漏极相连，所述场效应
管PQ24的源极接地，所述场效应管PQ24的栅极分别与电阻R1907的一端、可信度量芯片的
RCP‑GPIO2_BIT端相连，所述电阻R1907的另一端并接电阻R1897的另一端后与电源端P3V3
相连；所述主控芯片U62的VBAT端串接电阻R1908后与电源端P3V3相连，所述主控芯片U62的
BOOT0端分别与电阻R1911的一端、电阻R1912的一端相连，所述电阻R1911的另一端接地，所
述电阻R1912的另一端与电源端P3V3相连，所述主控芯片U62的BOOT1端分别与电阻R1913的
一端、电阻R1910的一端相连，所述电阻R1910的另一端并接主控芯片U62的VSS_1端后接地，
所述电阻R1912的另一端与电源端P3V3相连，所述主控芯片U62的VDD_2端与电源端P3V3相
连；所述主控芯片U62的PB10端串接电阻R1925后分别与电阻R1904的一端、场效应管PQ26的
栅极相连，所述场效应管PQ26的源极接地，所述场效应管PQ26的漏极分别与电阻R1903的一
端、CPLD控制电路（30）的关机信号输出端RCP‑POWEROFF端相连，所述电阻R1904的另一端并
接电阻R1903的另一端后与电源端P3V3相连；所述主控芯片U62的PB13端串接电阻R1928后
与CPLD控制电路（30）的报警信号输出端STM_BUZZER端相连。
接电阻R1921、电阻R1899后与可信度量芯片的RCP‑GPIO3端相连，所述主控芯片U62的PA7端
依次串接电阻R1923、电阻R1900后与可信度量芯片的RCP‑GPIO4端相连；所述主控芯片U62
的PA1端串接电阻R1917后分别与电阻R1897的一端、场效应管PQ24的漏极相连，所述场效应
管PQ24的源极接地，所述场效应管PQ24的栅极分别与电阻R1907的一端、可信度量芯片的
RCP‑GPIO2_BIT端相连，所述电阻R1907的另一端并接电阻R1897的另一端后与电源端P3V3
相连；所述主控芯片U62的VBAT端串接电阻R1908后与电源端P3V3相连，所述主控芯片U62的
BOOT0端分别与电阻R1911的一端、电阻R1912的一端相连，所述电阻R1911的另一端接地，所
述电阻R1912的另一端与电源端P3V3相连，所述主控芯片U62的BOOT1端分别与电阻R1913的
一端、电阻R1910的一端相连，所述电阻R1910的另一端并接主控芯片U62的VSS_1端后接地，
所述电阻R1912的另一端与电源端P3V3相连，所述主控芯片U62的VDD_2端与电源端P3V3相
连；所述主控芯片U62的PB10端串接电阻R1925后分别与电阻R1904的一端、场效应管PQ26的
栅极相连，所述场效应管PQ26的源极接地，所述场效应管PQ26的漏极分别与电阻R1903的一
端、CPLD控制电路（30）的关机信号输出端RCP‑POWEROFF端相连，所述电阻R1904的另一端并
接电阻R1903的另一端后与电源端P3V3相连；所述主控芯片U62的PB13端串接电阻R1928后
与CPLD控制电路（30）的报警信号输出端STM_BUZZER端相连。
[0048] 通过本实施例二提供的度量单元与控制单元的电路连接，度量单元的可信度量芯片对主板进行可信度量后，将度量结果发送至控制单元的CPLD控制电路，CPLD控制电路将
可信度量芯片的度量结果转变为控制主板状态的信号，根据不同情况，输出状态控制信号
至主板的信号输入端，使得度量结果正常时，能够正常运行BIOS后启动操作系统，否则，使
主板由待机状态进入报警模式或关机模式，与传统方式相比，能够避免直接进入计算机操
作系统。
可信度量芯片的度量结果转变为控制主板状态的信号，根据不同情况，输出状态控制信号
至主板的信号输入端，使得度量结果正常时，能够正常运行BIOS后启动操作系统，否则，使
主板由待机状态进入报警模式或关机模式，与传统方式相比，能够避免直接进入计算机操
作系统。
[0049] 具体地，所述控制单元的外围电路包括：程序烧录接口单元、存储单元和晶振单元，所述晶振单元包括：晶振Y18和晶振Y19；所述晶振Y18的一端并接电阻R1931后分别与电
容C1891的一端、主控芯片U62的OSC32_IN端相连，所述晶振Y18的另一端并接电阻R1931的
另一端后分别与电容C1892的一端、主控芯片U62的OSC32_OUT端相连；所述晶振Y19的一端
并接电阻R1909后分别与电容C1894的一端、主控芯片U62的OSC_IN端相连，所述晶振Y19的
另一端并接电阻R1909的另一端后分别与电容C1893的一端、主控芯片U62的OSC_OUT端相
连；所述电容C1891的另一端、电容C1892的另一端、电容C1893的另一端、电容C1894的另一
端均接地；
容C1891的一端、主控芯片U62的OSC32_IN端相连，所述晶振Y18的另一端并接电阻R1931的
另一端后分别与电容C1892的一端、主控芯片U62的OSC32_OUT端相连；所述晶振Y19的一端
并接电阻R1909后分别与电容C1894的一端、主控芯片U62的OSC_IN端相连，所述晶振Y19的
另一端并接电阻R1909的另一端后分别与电容C1893的一端、主控芯片U62的OSC_OUT端相
连；所述电容C1891的另一端、电容C1892的另一端、电容C1893的另一端、电容C1894的另一
端均接地；
[0050] 进一步地，所述存储单元包括：型号为AT24C04存储器U63，所述存储器U63的SCL端与主控芯片U62的SCL端相连，所述存储器U63的SDA端与主控芯片U62的SDA端相连，所述存
储器U63的VCC端并接电容C1900的一端后与电源端P3V3相连，所述电容C1900的另一端接
地，所述存储器U63的WP端接地，所述存储器U63的A0端并接存储器U63的A1端、存储器U63的
A2端、存储器U63的VSS端后接地。
储器U63的VCC端并接电容C1900的一端后与电源端P3V3相连，所述电容C1900的另一端接
地，所述存储器U63的WP端接地，所述存储器U63的A0端并接存储器U63的A1端、存储器U63的
A2端、存储器U63的VSS端后接地。
[0051] 更进一步地，所述程序烧录接口单元包括：接口J28，所述接口J28的B1端与接口J28的A1端连接后与电源端P3V3相连；所述接口J28的B2端与主控芯片U62的TRST端相连，所
述接口J28的B3端与主控芯片U62的TDI端相连，所述接口J28的B4端与主控芯片U62的TMS端
相连，所述接口J28的B5端与主控芯片U62的TCLK端相连；所述接口J28的B7端与主控芯片
U62的TDO端相连， 所述接口J28的B8端与主控芯片U62的NRST端相连， 所述接口J28的B9端
与主控芯片U62的TX1端相连， 所述接口J28的B10端与主控芯片U62的RX1端相连；所述接口
J28的A9端串接电阻R1914后与主控芯片U62的DM端相连，所述接口J28的A10端串接电阻
R1915后与主控芯片U62的DP端相连，所述接口J28的A3端并接接口J28的A4端、接口J28的A5
端、接口J28的A6端、接口J28的A7端、接口J28的A8端后接地。
述接口J28的B3端与主控芯片U62的TDI端相连，所述接口J28的B4端与主控芯片U62的TMS端
相连，所述接口J28的B5端与主控芯片U62的TCLK端相连；所述接口J28的B7端与主控芯片
U62的TDO端相连， 所述接口J28的B8端与主控芯片U62的NRST端相连， 所述接口J28的B9端
与主控芯片U62的TX1端相连， 所述接口J28的B10端与主控芯片U62的RX1端相连；所述接口
J28的A9端串接电阻R1914后与主控芯片U62的DM端相连，所述接口J28的A10端串接电阻
R1915后与主控芯片U62的DP端相连，所述接口J28的A3端并接接口J28的A4端、接口J28的A5
端、接口J28的A6端、接口J28的A7端、接口J28的A8端后接地。
[0052] 实施例三
[0053] 在实施例一的基础上，本实施例提供的一种可信安全终端的数据处理方法，所述读取待处理的数据和安全密钥，根据安全密钥的算法，对待处理的数据进行加解密运算，具
体可包括：
体可包括：
[0054] 获取待处理的数据；对待处理的数据进行协议转换后，缓存存储；读取安全密钥；根据安全密钥中的加解密算法，对待处理数据进行加解密运算。
[0055] 图6为本发明实施例三提供的一种可信安全终端的数据处理装置的结构示意图，如图6所示，本实施例提供的一种可信安全终端的数据处理装置，在实施例一的基础上，所
述可信处理单元30可包括：获取单元301，用于获取待处理的数据；协议转换单元302，处理
的数据进行协议转换后，缓存存储；运算单元303，用于读取安全密钥，根据安全密钥中的加
解密算法，对待处理数据进行加解密运算。
述可信处理单元30可包括：获取单元301，用于获取待处理的数据；协议转换单元302，处理
的数据进行协议转换后，缓存存储；运算单元303，用于读取安全密钥，根据安全密钥中的加
解密算法，对待处理数据进行加解密运算。
[0056] 实施例三中，所述获取单元301包括：PCIE总线接口，所述PCIE总线接口通过PCIE总线与终端连接，用于获取待处理的数据；所述协议转换单元302包括：双向缓冲接口，所述
运算单元303包括：TCM可信芯片U7和FPGA芯片U11。
运算单元303包括：TCM可信芯片U7和FPGA芯片U11。
[0057] 图7为本发明实施例三中运算单元的电路连接示意图，如图7所示，所述FPGA芯片U11由芯片U11A、芯片U11B和芯片U11C组成；所述芯片U11A的CSO_B端与TCM可信芯片U7的
SPIM_CS#端相连，所述芯片U11A的CCLK端与TCM可信芯片U7的SPIM_CLK端相连，所述芯片
U11A的MISO端与TCM可信芯片U7的SPIM_MISO端相连，所述芯片U11A的CSI_B端与TCM可信芯
片U7的SPIM_MOSI端相连；所述TCM可信芯片U7的VDD端并接电容C10的一端后与电源端3V3
相连，所述TCM可信芯片U7的GND端接地，所述TCM可信芯片U7的SPI_RST#并接电阻R40的一
端后分别与电阻R36的一端、电容C20的一端相连，所述电阻R40的另一端并接电容C20的另
一端连接后接地，所述电阻R36的另一端与电源端3V3相连；所述TCM可信芯片U7的SPIM_CS#
端、SPIM_CLK端、SPIM_MISO端、SPIM_MOSI端、PP端、GPIO4端、GPIO5端、SPIS_PIRQ#端、SPIS_
CLK端、SPIS_CS#端、SPIS_MOSI端、SPIS_MISO端、SDA端、SCL端分别对应的与接头J7的PIN6
端、PIN1端、PIN15端、PIN4端、PIN14端、PIN13端、PIN12端、PIN11端、PIN10端、PIN9端、PIN8
端、PIN7端、PIN5端相连，所述接头J7的PIN1端并接电容C22的一端后接地，所述电容C22的
另一端并接接头J7的PIN2端、电阻R65的一端后与电源端3V3相连，所述电阻R65的另一端并
接发光二极管D1的正极后与电容C25的一端相连，所述电容C25的另一端并接发光二极管D1
的负极后接地。
SPIM_CS#端相连，所述芯片U11A的CCLK端与TCM可信芯片U7的SPIM_CLK端相连，所述芯片
U11A的MISO端与TCM可信芯片U7的SPIM_MISO端相连，所述芯片U11A的CSI_B端与TCM可信芯
片U7的SPIM_MOSI端相连；所述TCM可信芯片U7的VDD端并接电容C10的一端后与电源端3V3
相连，所述TCM可信芯片U7的GND端接地，所述TCM可信芯片U7的SPI_RST#并接电阻R40的一
端后分别与电阻R36的一端、电容C20的一端相连，所述电阻R40的另一端并接电容C20的另
一端连接后接地，所述电阻R36的另一端与电源端3V3相连；所述TCM可信芯片U7的SPIM_CS#
端、SPIM_CLK端、SPIM_MISO端、SPIM_MOSI端、PP端、GPIO4端、GPIO5端、SPIS_PIRQ#端、SPIS_
CLK端、SPIS_CS#端、SPIS_MOSI端、SPIS_MISO端、SDA端、SCL端分别对应的与接头J7的PIN6
端、PIN1端、PIN15端、PIN4端、PIN14端、PIN13端、PIN12端、PIN11端、PIN10端、PIN9端、PIN8
端、PIN7端、PIN5端相连，所述接头J7的PIN1端并接电容C22的一端后接地，所述电容C22的
另一端并接接头J7的PIN2端、电阻R65的一端后与电源端3V3相连，所述电阻R65的另一端并
接发光二极管D1的正极后与电容C25的一端相连，所述电容C25的另一端并接发光二极管D1
的负极后接地。
[0058] 图8为本发明实施例三中获取单元与协议转换单元的电路连接示意图，如图8所示，所述获取单元301包括：PCIE总线接口，所述协议转换单元302包括：双向缓冲接口；
[0059] 具体地，所述双向缓冲接口包括：双向数据缓冲接口芯片U4，所述PCIE总线接口包括总线接口芯片U6；所述双向数据缓冲接口芯片U4的XD7端、XD6端、XD5端、XD4端、XD3端、
XD2端、XD1端、XD0端、XA0端、XRD#端、XWR#端、XCS#端分别对应的与芯片U11A的IO_LO5N_2
端、IO_LO6N_2端、IO_LO7P_2端、IO_LO7N_2端、IO_L10N_2端、IO_L11P_2端、IO_L12P_2端、
IO_L06P_2端、IO_LO1N_2端、IO_LO5P_2端、IO_LO2N_3端、IO_LO2P_3端相连；所述双向数据
缓冲接口芯片U4的VCC端并接电容C21的一端后与电源端3V3相连，所述电容C21的另一端接
地，所述双向数据缓冲接口芯片U4的YCS#端并接双向数据缓冲接口芯片U4的GND端后接地；
所述双向数据缓冲接口芯片U4的YD7端、YD6端、YD5端、YD4端、YD3端、YD2端、YD1端、YD0端、
YA0端、YRD#端、YWR#端分别对应的与总线接口芯片U6的D7端、D6端、D5端、D4端、D3端、D2端、
D1端、D0端、A0端、IORD端、IOWR端相连；所述总线接口芯片U6的A1端、INT#端分别对应的与
芯片U11A的INIT_B端、PUDC_B端相连；所述总线接口芯片U6的A2端串接电阻R39后与接头J8
的XA2端相连，所述总线接口芯片U6的A3端串接电阻R41后与接头J8的XA3端相连，所述总线
接口芯片U6的A4端串接电阻R43后与接头J8的XA4端相连，所述总线接口芯片U6的A5端串接
电阻R46后与接头J8的XA5端相连，所述总线接口芯片U6的A6端串接电阻R60后与接头J8的
XA6端相连，所述总线接口芯片U6的A7端串接电阻R52后与接头J8的XA7端相连；所述总线接
口芯片U6的WAKIN#端串接电阻R63后与接头J8的WAKIN#端相连，所述总线接口芯片U6的
GPO0端串接电阻R67后与接头J8的XGPO0端相连，所述总线接口芯片U6的GPO1端串接电阻
R69后与接头J8的XGPO1端相连，所述总线接口芯片U6的GPO端串接电阻R70后与接头J8的
XGPO端相连，所述总线接口芯片U6的RSTO端串接电阻R71后与接头J8的XRSTO端相连；总线
接口芯片U6的GPI1端、GPI2端、FIXID#端、RSVD端分别对应串接上拉电阻J4、上拉电阻J5、上
拉电阻J1、上拉电阻J3后接地。
XD2端、XD1端、XD0端、XA0端、XRD#端、XWR#端、XCS#端分别对应的与芯片U11A的IO_LO5N_2
端、IO_LO6N_2端、IO_LO7P_2端、IO_LO7N_2端、IO_L10N_2端、IO_L11P_2端、IO_L12P_2端、
IO_L06P_2端、IO_LO1N_2端、IO_LO5P_2端、IO_LO2N_3端、IO_LO2P_3端相连；所述双向数据
缓冲接口芯片U4的VCC端并接电容C21的一端后与电源端3V3相连，所述电容C21的另一端接
地，所述双向数据缓冲接口芯片U4的YCS#端并接双向数据缓冲接口芯片U4的GND端后接地；
所述双向数据缓冲接口芯片U4的YD7端、YD6端、YD5端、YD4端、YD3端、YD2端、YD1端、YD0端、
YA0端、YRD#端、YWR#端分别对应的与总线接口芯片U6的D7端、D6端、D5端、D4端、D3端、D2端、
D1端、D0端、A0端、IORD端、IOWR端相连；所述总线接口芯片U6的A1端、INT#端分别对应的与
芯片U11A的INIT_B端、PUDC_B端相连；所述总线接口芯片U6的A2端串接电阻R39后与接头J8
的XA2端相连，所述总线接口芯片U6的A3端串接电阻R41后与接头J8的XA3端相连，所述总线
接口芯片U6的A4端串接电阻R43后与接头J8的XA4端相连，所述总线接口芯片U6的A5端串接
电阻R46后与接头J8的XA5端相连，所述总线接口芯片U6的A6端串接电阻R60后与接头J8的
XA6端相连，所述总线接口芯片U6的A7端串接电阻R52后与接头J8的XA7端相连；所述总线接
口芯片U6的WAKIN#端串接电阻R63后与接头J8的WAKIN#端相连，所述总线接口芯片U6的
GPO0端串接电阻R67后与接头J8的XGPO0端相连，所述总线接口芯片U6的GPO1端串接电阻
R69后与接头J8的XGPO1端相连，所述总线接口芯片U6的GPO端串接电阻R70后与接头J8的
XGPO端相连，所述总线接口芯片U6的RSTO端串接电阻R71后与接头J8的XRSTO端相连；总线
接口芯片U6的GPI1端、GPI2端、FIXID#端、RSVD端分别对应串接上拉电阻J4、上拉电阻J5、上
拉电阻J1、上拉电阻J3后接地。
[0060] 图9为本发明实施例三中PCIE总线接口的外围电路连接示意图，如图9所示，所述总线接口芯片U6的外围电路存储模块，所述存储模块包括：存储芯片U8和FLASH存储器U9；
所述存储芯片U8的SDA端、SCL端分别对应的与总线接口芯片U6的SDA端、SCL端相连，所述存
储芯片U8的VCC端并接电容C28的一端后与电源端3V3相连，所述电容C28的另一端与存储芯
片U8的GND端接地，所述存储芯片U8的A0端并接存储芯片U8的A1端、存储芯片U8的A2端、存
储芯片U8的WP端后接地；所述FLASH存储器U9的SCK端、CS#端分别对应的与总线接口芯片U6
的SCL端、SCS端相连，所述FLASH存储器U9的SDO端并接FLASH存储器U9的SDI端后与总线接
口芯片U6的SDX端相连，所述FLASH存储器U9的VCC端并接电容C29的一端后与FLASH存储器
U9的HD#端、FLASH存储器U9的WP#端、电源端3V3相连，所述电容C29的另一端并接FLASH存储
器U9的GND端后接地。
所述存储芯片U8的SDA端、SCL端分别对应的与总线接口芯片U6的SDA端、SCL端相连，所述存
储芯片U8的VCC端并接电容C28的一端后与电源端3V3相连，所述电容C28的另一端与存储芯
片U8的GND端接地，所述存储芯片U8的A0端并接存储芯片U8的A1端、存储芯片U8的A2端、存
储芯片U8的WP端后接地；所述FLASH存储器U9的SCK端、CS#端分别对应的与总线接口芯片U6
的SCL端、SCS端相连，所述FLASH存储器U9的SDO端并接FLASH存储器U9的SDI端后与总线接
口芯片U6的SDX端相连，所述FLASH存储器U9的VCC端并接电容C29的一端后与FLASH存储器
U9的HD#端、FLASH存储器U9的WP#端、电源端3V3相连，所述电容C29的另一端并接FLASH存储
器U9的GND端后接地。
[0061] 本实施例中的总线接口芯片U6为CH367的总线接口芯片，支持I/O端口映射和扩展ROM以及终端，CH367将高速PCIE总线转换为简便易用的类似于ISA总线的8位主动并行接
口，与其它主流总线相比，速度更快，实用性更好，可控性更佳。
口，与其它主流总线相比，速度更快，实用性更好，可控性更佳。
[0062] 图10为本发明实施例三中PCIE总线接口与PCIE总线的电路连接图，如图10所示，所述的总线接口芯片U6通过其WAKE#端、PEREST#端、PECKP端、PECKN端、PERP端、PERN端、
PETP端、PETN端与PCIE总线P1相连，图11为本发明实施例三中运算单元与通用接头的电路
连接图，如图11所示，通过接头J9，所述的FPGA芯片U11可与其他外部芯片连接，实现FPGA芯
片U11与其他应用模块的连接。
PETP端、PETN端与PCIE总线P1相连，图11为本发明实施例三中运算单元与通用接头的电路
连接图，如图11所示，通过接头J9，所述的FPGA芯片U11可与其他外部芯片连接，实现FPGA芯
片U11与其他应用模块的连接。
[0063] 本实施例三中，通过TCM可信芯片U7存储密钥数据，通过PCIE总线接口读取待处理的数据，通过FPGA芯片U11进行数据的加解密处理，所有密钥的存储、算法运算均在硬件中
完成，结构简单，能够有效提高整个可信计算机的可靠性和安全性，实用性强。
完成，结构简单，能够有效提高整个可信计算机的可靠性和安全性，实用性强。
[0064] 本发明通过获取单元、协议转换单元、运算单元之间的电路连接，能够应用于多个平台，与传统方式相比，扩充了TCM可信芯片U7的接口，通用性强。
[0065] 进一步地，本实施例三中，所述FPGA芯片U11为型号为XC3S50A的FPGA芯片，所述存储芯片U8为型号为24C02的数据存储器，所述FLASH存储器为型号为AT25F512的串行可编程
的存储器。
的存储器。
[0066] 实施例四
[0067] 在实施例一的基础上，本实施例提供的一种可信安全终端的数据处理方法，所述使主板的控制单元先于BIOS上电工作，包括：设置待机电压状态时的供电覆盖范围，使主板
的控制单元先于BIOS上电工作。
的控制单元先于BIOS上电工作。
[0068] 具体地，使主板的控制单元先于BIOS上电工作，包括：在待机电压状态下，不对USB接口、网络接口供电。
[0069] 一种可信安全终端的数据处理装置，在实施例一的基础上，所述设置单元10包括：设置待机电压状态时的供电覆盖范围，以使主板的控制单元先于BIOS上电工作；所述设置
单元10还包括：在待机电压状态下，不对USB接口、网络接口供电。
单元10还包括：在待机电压状态下，不对USB接口、网络接口供电。
[0070] 本实施例四提供的一种可信安全终端的数据处理方法及装置，与传统的通用计算机相比，在供电模式上做出了改变：首先，在待机状态下，更改了待机电压的电压覆盖范围，
对USB接口、网络接口不做供电；在主板的控制单元引入待机电压，确保上电后控制单元先
于BIOS工作，并进行相关度量操作；其次，在CPU正式运行权限控制部分，增加了判断机制，
即：通过对BIOS进行可信度量,度量结果正常时，放行相关引脚信号，主板才可以由待机带
电状态进入BIOS； 再次，本发明加入了逻辑判断处理机制，考虑到在度量单元会有多种结
果的情况下，进行归纳分类处理，使得主板加电后可自行判断当前度量情况，根据不同情
况，做出开机、关机、报警、等待几种模式。
对USB接口、网络接口不做供电；在主板的控制单元引入待机电压，确保上电后控制单元先
于BIOS工作，并进行相关度量操作；其次，在CPU正式运行权限控制部分，增加了判断机制，
即：通过对BIOS进行可信度量,度量结果正常时，放行相关引脚信号，主板才可以由待机带
电状态进入BIOS； 再次，本发明加入了逻辑判断处理机制，考虑到在度量单元会有多种结
果的情况下，进行归纳分类处理，使得主板加电后可自行判断当前度量情况，根据不同情
况，做出开机、关机、报警、等待几种模式。
[0071] 具体地，本实施例四中，所述的主板电路基于龙芯CPU 3A3000设计，对于主板而言，开机与复位信号属于关键信号，贯穿整个主板，本实施例中，具体由龙芯7A1000桥片配
合看门狗电路实现，用户控制开关按键、复位按键进行整机的开机与复位操作。
合看门狗电路实现，用户控制开关按键、复位按键进行整机的开机与复位操作。
[0072] 图12为本发明实施例三提供的一种可信安全终端的数据处理装置的开机与复位信号结构示意图，如图12所示，本实施例中，主板CPU复位信号由龙芯7A1000提供，在主板上
电后，用户按下开机按键，桥片7A1000首先使能ATX电源开机信号，之后主板12V、5V、3.3V相
继开始供电，桥片的系统复位信号经由140ms延时后，由看门狗进行控制；当主板各路电压
稳定供电以后，再由7A1000做出判断，最终释放3A3000CPU的复位引脚，整个主板开始工作，
此时处理器对SPI总线上的存储FLASH芯片进行固定地址的读取，BIOS开始运行。当用户按
下复位按键时，也是由7A1000桥片对主板上所有设备进行复位。
电后，用户按下开机按键，桥片7A1000首先使能ATX电源开机信号，之后主板12V、5V、3.3V相
继开始供电，桥片的系统复位信号经由140ms延时后，由看门狗进行控制；当主板各路电压
稳定供电以后，再由7A1000做出判断，最终释放3A3000CPU的复位引脚，整个主板开始工作，
此时处理器对SPI总线上的存储FLASH芯片进行固定地址的读取，BIOS开始运行。当用户按
下复位按键时，也是由7A1000桥片对主板上所有设备进行复位。
[0073] 本发明能够保证计算机在正常工作的基础上，实现从上电进入操作系统的可信链建立，安全性高。
[0074] 在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、 “厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时
针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或
位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必
须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或
位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必
须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
[0075] 此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者
隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三
个等，除非另有明确具体的限定。
隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三
个等，除非另有明确具体的限定。
[0076] 在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连
接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内
部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员
而言，可以根据具体情况理解上述术语在本发明中的具体含义。
接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内
部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员
而言，可以根据具体情况理解上述术语在本发明中的具体含义。
[0077] 在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在
第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示
第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第
一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示
第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第
一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
[0078] 在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特
点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不
必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任
一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技
术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结
合和组合。
点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不
必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任
一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技
术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结
合和组合。
[0079] 在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
[0080] 可以理解的是，上述方法、装置及系统中的相关特征可以相互参考。另外，上述实施例中的“第一”、“第二”等是用于区分各实施例，而并不代表各实施例的优劣。
[0081] 所述领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统和模块的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
[0082] 在此提供的算法和显示不与任何特定计算机、虚拟系统或者其他设备固有相关。各种通用系统也可以与基于在此的示教一起使用。根据上面的描述，构造这类装置所要求
的结构是显而易见的。此外，本发明也不针对任何特定的编程语言。应当明白，可以利用各
种编程语言实现在此描述的本发明的内容，并且上面对特定语言所做的描述是为了披露本
发明的最佳实施方式。
的结构是显而易见的。此外，本发明也不针对任何特定的编程语言。应当明白，可以利用各
种编程语言实现在此描述的本发明的内容，并且上面对特定语言所做的描述是为了披露本
发明的最佳实施方式。
[0083] 在本申请所提供的实施例中，应该理解到，所揭露的系统和方法，可以通过其它的方式实现。以上所描述的系统实施例仅仅是示意性的，例如，所述模块的划分，仅仅为一种
逻辑功能划分，实际实现时可以有另外的划分方式，又例如，多个模块或组件可以结合或者
可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之
间的耦合或直接耦合或通信连接可以是通过一些通信接口，装置或单元的间接耦合或通信
连接，可以是电性，机械或其它的形式。
逻辑功能划分，实际实现时可以有另外的划分方式，又例如，多个模块或组件可以结合或者
可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之
间的耦合或直接耦合或通信连接可以是通过一些通信接口，装置或单元的间接耦合或通信
连接，可以是电性，机械或其它的形式。
[0084] 所述作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为模块显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个
网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目
的。
网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目
的。
[0085] 最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依
然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进
行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术
方案的范围。
然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进
行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术
方案的范围。