多偏置电平生成和内插转让专利
申请号 : CN201880074072.7
文献号 : CN112204662B
文献日 : 2021-12-21
发明人 : R·斯里拉曼尼 , J·E·泰勒
申请人 : 美光科技公司
摘要 :
权利要求 :
1.一种经配置以同时生成多个偏置电平的装置,其包括:第一偏置电平生成器,其包括第一输出,其中所述第一偏置电平生成器经配置以生成所述多个偏置电平中的第一偏置电平且从所述第一输出发射具有第一电压值的所述偏置电平;
第二偏置电平生成器,其包括第二输出,其中所述第二偏置电平生成器经配置以生成所述多个偏置电平中的第二偏置电平且从所述第二输出发射具有第二电压值的所述第二偏置电平;以及
分压器,其耦合到所述第一输出和所述第二输出,其中所述分压器经配置以在所述第一偏置电平与所述第二偏置电平之间内插所述多个偏置电平中的偏置电平子组,其中所述多个偏置电平包括所述第一偏置电平、所述第二偏置电平和所述偏置电平子组,其中所述分压器包括第三输出,所述第三输出经配置以供应所述多个偏置电平中的选定偏置电平且将所述选定偏置电平作为控制信号发射到决策反馈均衡器的调整电路,以补偿由于位流的先前接收位带来的位的符号间干扰。
2.根据权利要求1所述的装置,其中所述分压器包括一组电阻器。
3.根据权利要求2所述的装置,其中所述组电阻器经配置以生成所述偏置电平子组作为线性相关的偏置电平。
4.根据权利要求2所述的装置,其中所述组电阻器经配置以生成所述偏置电平子组作为非线性相关的偏置电平。
5.根据权利要求1所述的装置,其中所述第一偏置电平生成器包括:第一输入,其经配置以接收参考信号;
第二输入,其经配置以接收调整信号;以及第三输入,其经配置以接收反馈信号,其中接收器经配置以基于所述参考信号、所述调整信号和所述反馈信号生成一组输出信号。
6.根据权利要求5所述的装置,其中所述第一偏置电平生成器包括:放大器,其包括:
第四输入,其经配置以接收所述组输出信号中的第一输出信号;
第五输入,其经配置以接收所述组输出信号中的第二输出信号,其中所述放大器经配置以基于所述第一输出信号和所述第二输出信号生成所述反馈信号;且所述第一输出耦合到所述第一偏置电平生成器的所述第三输入和所述分压器。
7.根据权利要求6所述的装置,其中所述放大器基于所述第一输出信号与所述第二输出信号之间的差生成所述反馈信号。
8.根据权利要求6所述的装置,其中所述放大器包括差分运算放大器。
9.根据权利要求5所述的装置,其中所述第一输入经配置以接收所述参考信号作为用于确定位是对应于逻辑低值还是逻辑高值的阈值。
10.根据权利要求5所述的装置,其中所述第二输入经配置以接收所述调整信号作为所述参考信号的经修改版本。
11.根据权利要求10所述的装置,其中所述参考信号的所述经修改版本包括与所述调整信号的期望校正水平有关的校正因子。
12.根据权利要求5所述的装置,其中包括所述第一输入、所述第二输入和所述第三输入的所述第一偏置电平生成器的至少一部分模拟所述决策反馈均衡器的放大装置、求和器或其任何组合的表现。
13.根据权利要求12所述的装置,其中所述第一偏置电平生成器的所述至少一部分经配置以将所述组输出信号调整为在第一电平处彼此匹配。
14.根据权利要求13所述的装置,其中所述第一偏置电平生成器的所述至少一部分经配置以响应于影响所述决策反馈均衡器的操作条件的改变而将所述组输出信号重新调整为在第二电平处彼此匹配。
15.根据权利要求14所述的装置,其中所述操作条件包括影响所述决策反馈均衡器的操作的过程、电压或温度变化。
16.一种经配置以同时生成互补的多组偏置电平的装置,其包括:第一偏置电平生成器,其包括:
接收器,其包括多个输入和多个输出,所述多个输入各自经配置以接收参考信号、调整信号、第一反馈信号和第二反馈信号中的相应一者,所述多个输出经配置以基于所述参考信号、所述调整信号、所述第一反馈信号和所述第二反馈信号发射一组输出信号;
放大器,其包括经配置以从所述接收器接收所述组输出信号的至少一个输入,其中所述放大器经配置以基于所述组输出信号生成所述第一反馈信号;以及电流镜,其经配置以接收所述第一反馈信号且基于所述第一反馈信号生成所述第二反馈信号、第一偏置值和第二偏置值,其中所述电流镜包括经配置以发射所述第一偏置值的第一输出;以及
分压器,其耦合到所述第一输出,其中所述分压器经配置以接收所述第一偏置值且在第一偏置电平与第二偏置电平之间内插偏置电平子组以生成多个偏置电平,其中所述分压器包括第二输出,所述第二输出经配置以供应所述多个偏置电平中的选定偏置电平且将所述选定偏置电平作为控制信号发射到决策反馈均衡器的调整电路,以补偿由于位流的先前接收位带来的位的符号间干扰。
17.根据权利要求16所述的装置,其包括第二偏置电平生成器,其经配置以生成所述第二偏置电平,其中所述第二偏置电平生成器经配置以将所述第二偏置电平发射到所述分压器。
18.根据权利要求16所述的装置,其包括耦合到所述电流镜的第二分压器,其中所述第二分压器经配置以从所述电流镜接收所述第二偏置值且在第三偏置电平与第四偏置电平之间内插第二偏置电平子组以生成第二多个偏置电平,其中所述第二分压器包括第三输出,所述第三输出经配置以供应所述第二多个偏置电平中的第二选定偏置电平且将所述第二选定偏置电平作为第二控制信号发射到所述决策反馈均衡器的所述调整电路,以补偿由于所述位流的所述先前接收位带来的所述位的符号间干扰。
说明书 :
多偏置电平生成和内插
技术领域
电平。
背景技术
数据之间的符号间干扰,因此先前接收到的数据影响目前接收到的数据(例如,先前接收到
的数据影响且干扰随后接收到的数据)。校正此干扰的一个方式是通过使用决策反馈均衡
器(DFE)电路,其可经编程以补偿(即,撤销、减轻或补偿)信道对所发射数据的影响。
会受到不同过程、电压和温度(PVT)的变化的影响,且可能不会针对各种PVT条件极其精确
地生成输入偏置电平。因为在针对PVT条件不具有容限的情况下生成的偏置电平而产生的
错误可导致最终数据出现额外失真,由此降低了在存储器装置内发射的数据的可靠性。此
外,各种信道条件可能需要生成和编程各种输入偏置电平。也就是说,存储器装置可含有多
个信道,每个信道可经受它们自身的信道失真条件。
附图说明
具体实施方式
何工程或设计项目中一样,必须制定许多实施方案特定的决策以实现研发者的具体目标,
例如服从系统相关的和商业相关的约束,所述约束可以从一个实施方案到另一个实施方案
变化。此外,应了解,此类开发工作可能是复杂且耗时的,然而对于受益于本发明的所属领
域的技术人员来说,这些都是设计、构造及制造中的常规任务。
置的存储器中。DFE可使用先前位数据来产生校正值以补偿由先前位数据产生的失真。举例
来说,最近的先前位与在之前几个数据点发射的位相比可具有对当前位的更大的失真作
用,从而使得校正值在两个位之间不同。在对这些水平进行校正的情况下,DFE可操作以校
正所发射的位的失真。
可增加在数据由DFE处理之后从数据移除失真的可靠性。因此,偏置电平生成中的增加精度
可增加信道均衡中的精度。
个数据信道,所以可生成不同偏置电平以个别地均衡每一信道。因此,为了高效地生成跨越
DFE电路内的不同数据信道和/或不同分接头使用的必要偏置电平,存储器装置可包含全局
地生成可预定(例如,经编程或在运行时间选择)的偏置电平的系统和方法。即,替代或补充
基于经编程值和/或用户输入在运行时间为每一数据信道局部地生成不同偏置电平,存储
器装置可包含若干不同生成的偏置电平,其同时可用于存储器装置的所有必要区以供在运
行时间选择。因此,多电平偏置生成器可通过在一组偏置电平生成器的边界条件偏置电平
输出之间内插中间偏置电平输出而同时生成多个PVT耐受性偏置电平。即,多电平偏置生成
器可将低输入应用于第一单电平偏置生成器,可将高输入应用于第二单电平偏置生成器,
且可在第一和第二单电平偏置生成器的偏置电平输出之间内插偏置电平输出以便同时生
成在运行时间可用于存储器装置的多个偏置电平。
可以是双数据速率类型五同步动态随机存取存储器(DDR5 SDRAM)装置。DDR5SDRAM的各种
特征允许与先前各代DDR SDRAM相比减少的功率消耗、更多的带宽以及更多的存储容量。
个芯片(例如,SDRAM芯片)上。如将了解,每个DIMM可以包含多个SDRAM存储器芯片(例如,x8
或x16存储器芯片)。每一SDRAM存储器芯片可以包含一或多个存储器排组12。存储器装置10
表示具有多个存储器排组12的单个存储器芯片(例如,SDRAM芯片)的一部分。对于DDR5,存
储器排组12可进一步布置成形成排组群。举例来说,对于8千兆位(Gb)DDR5 SDRAM,存储器
芯片可包含16个存储器排组12,布置成8个排组群,每一排组群包含2个存储器排组。举例来
说,对于16GB DDR5 SDRAM,存储器芯片可包含32个存储器排组12,布置成8个排组群,每个
排组群包含4个存储器排组。取决于总体系统的应用和设计,可以利用存储器装置10上的存
储器排组12的各种其它配置、组织和大小。
(未图示)提供若干信号(例如,信号15)。处理器或控制器可以将各种信号15提供到存储器
装置10以促进待写入到存储器装置10或从其读取的数据的发射和接收。
而言,双数据速率(DDR)存储器利用系统时钟信号的差分对,在本文中被称作真时钟信号
(Clk_t/)和互补时钟信号(Clk_c)。DDR的正时钟边沿是指上升真时钟信号Clk_t/与下降互
补时钟信号Clk_c交叉的点,而负时钟边沿指示下降真时钟信号Clk_t和互补时钟信号Clk_
c的上升的转变。通常在时钟信号的正边沿上输入命令(例如,读取命令、写入命令等),且在
正和负时钟边沿上发射或接收数据。
部时钟生成器30基于所接收内部时钟信号CLK产生相位受控内部时钟信号LCLK。相位受控
内部时钟信号LCLK供应到例如I/O接口16,且用作用于确定读取数据的输出时序的时序信
号。
解码器32可以从命令总线34接收命令信号,且可以对命令信号进行解码以提供各种内部命
令。举例来说,命令解码器32可经由总线36将命令信号提供到内部时钟生成器30以协调相
位受控内部时钟信号LCLK的产生。相位受控内部时钟信号LCLK可用以例如通过I/O接口16
对数据进行计时。
存取。如将了解,存储器装置10可包含各种其它解码器,例如,行解码器和列解码器,以促进
对存储器排组12的存取。在一个实施例中,每一存储器排组12包含排组控制块22,其提供必
要的解码(例如,行解码器和列解码器)以及例如时序控制和数据控制等其它特征,以促进
去往和来自存储器排组12的命令的执行。存储器排组12和排组控制块22可被统称为存储器
阵列23。
的14位总线(CA<13:0>)。使用时钟信号(Clk_t/和Clk_c)将命令/地址信号计时到命令接口
14。所述命令接口可包含命令地址输入电路20,其经配置以通过例如命令解码器32而接收
和发射命令以提供对存储器排组12的存取。另外,命令接口14可以接收芯片选择信号(CS_
n)。CS_n信号使存储器装置10能够处理传入CA<13:0>总线上的命令。对存储器装置10内的
特定排组12的存取通过命令编码于CA<13:0>总线上。
用以例如在加电期间复位命令接口14、状态寄存器、状态机等。命令接口14还可接收命令/
地址反转(CAI)信号,其可经提供以例如取决于用于特定存储器装置10的命令/地址路由而
反转命令/地址总线上的命令/地址信号CA<13:0>的状态。也可以提供镜像(MIR)信号以促
进镜像功能。基于特定应用中的多个存储器装置的配置,MIR信号可用于多路复用信号以使
得其可调换以用于实现信号到存储器装置10的某些路由。还可提供用于促进存储器装置10
的测试的各种信号,例如,测试启用(TEN)信号。举例来说,TEN信号可用以使存储器装置10
进入测试模式以用于连接性测试。
况下从存储器装置10发射。也可产生其它警告信号。此外,用于从存储器装置10发射警告信
号(ALERT_n)的总线和引脚可以在某些操作期间被用作输入引脚,所述操作例如如上文所
描述的使用TEN信号执行的连接性测试模式。
数据总线的数据总线46发送到存储器排组12或从所述存储器排组检索。一般称为DQ信号的
数据I/O信号一般在一或多个双向数据总线中发射和接收。对于例如DDR5SDRAM存储器装置
等某些存储器装置,I/O信号可划分成上部和下部字节。举例来说,对于x16存储器装置,I/O
信号可划分成例如对应于数据信号的上部和下部字节的上部和下部I/O信号(例如,DQ<15:
8>和DQ<7:0>)。
如,用于写入命令)或由存储器装置10(例如,用于读取命令)驱动。对于读取命令,DQS信号
有效地是具有预定模式的额外数据输出(DQ)信号。对于写入命令,DQS信号被用作时钟信号
以俘获对应的输入数据。如同时钟信号(Clk_t/和Clk_c),可提供数据选通(DQS)信号作为
数据选通信号的差分对(DQS_t/和DQS_c)以在读取和写入期间提供差分对信令。对于例如
DDR5 SDRAM存储器装置等某些存储器装置,差分对的DQS信号可划分成对应于例如发送到
存储器装置10及从所述存储器装置发送的数据的上部和下部字节的上部和下部数据选通
信号(例如,UDQS_t/和UDQS_c;LDQS_t/和LDQS_c)。
的上拉和下拉电阻器而调谐输出驱动器和ODT值。因为PVT特性可影响ZQ电阻器值,所以ZQ
校准信号可提供到ZQ参考引脚以用于调节电阻以将输入阻抗校准到已知值。如将了解,精
度电阻器一般耦合于存储器装置10上的ZQ引脚与存储器装置10外部的GND/VSS之间。此电
阻器充当用于调整内部ODT和IO引脚的驱动强度的参考。
器装置10的模式中。举例来说,环回信号可用以设定存储器装置10以测试存储器装置10的
数据输出。环回可包含数据和选通两者或可能仅包含数据引脚。这一般既定用以监视在I/O
接口16处由存储器装置10捕获的数据。
度传感器(用于感测存储器装置10的温度)等各种其它组件也可并入到存储器系统10中。相
应地,应理解,仅提供图1的框图以突出显示存储器装置10的某些功能特征以辅助后续详细
描述。
机、寻呼机、蜂窝电话、个人管理器、便携式音频播放器、控制电路、相机等中的任一者。主机
装置也可为网络节点,例如路由器、服务器或客户端(例如,先前所述类型的计算机中的一
个)。所述主机装置可为某一其它种类的电子装置,例如复印机、扫描器、打印机、游戏控制
台、电视机、机顶盒视频分布或记录系统、电缆箱、个人数字媒体播放器、工厂自动化系统、
汽车计算机系统或医疗装置。(用以描述系统的这些各种实例的术语,例如本文所使用的许
多其它术语,可以共享一些提及物,并且因此不应当仅仅借助于列出的其它项目来解释。)
理器。主机处理器可直接地或间接地耦合到主机的额外系统元件,使得主机处理器通过执
行可存储在主机内或在主机外部的指令而控制主机的操作。
些实施例中,主机也可以包含单独非易失性存储器,例如只读存储器(ROM)、PC‑RAM、硅‑氧
化物‑氮化物‑氧化物‑硅(SONOS)存储器、金属‑氧化物‑氮化物‑氧化物‑硅(MONOS)存储器、
基于多晶硅浮动栅极的存储器,和/或各种架构的其它类型的快闪存储器(例如,NAND存储
器、NOR存储器等),以及其它类型的存储器装置(例如,存储装置),例如固态驱动器(SSD)、
多媒体媒体卡(MMC)、安全数字(SD)卡、闪存(CF)卡,或任何其它合适的装置。此外,应了解
主机可包含一或多个外部接口,例如通用串行总线(USB)、外围组件互连(PCI)、PCI高速
(PCI‑E)、小型计算机系统接口(SCSI)、IEEE1394(火线),或任何其它合适的接口,以及用以
允许用户将数据输入到主机中的一或多个输入装置,例如,按钮、开关元件、键盘、光笔、触
控笔、鼠标和/或语音识别系统。主机可以任选地还包含例如耦合到处理器的显示器的输出
装置,以及用于与例如因特网的网络介接的网络接口装置,例如网络接口卡(NIC)。如将了
解,取决于主机的应用,主机可包含许多其它组件。
16可包含操作以从I/O接口16接收及向所述I/O接口发射DQ信号的数据收发器48。
54。应注意在一些实施例中,可利用多个数据收发器48,每一单个数据收发器48可与例如对
应于数据信号的上部和下部字节的上部和下部I/O信号(例如,DQ<15:8>和DQ<7:0>)中的每
一个中的相应一者结合使用。因此,I/O接口16可包含多个数据收发器48,其各自对应于一
或多个I/O信号(例如,包含相应DQ连接器50、DQ收发器52和串行器/串并转换器54)。
从存储器装置10发射DQ信号,例如以从存储器阵列23发射数据作为数据读取操作的部分。
为了促进这些数据读取/写入,DQ收发器52存在于数据收发器48中。在一些实施例中,例如,
DQ收发器52可以接收由内部时钟生成器30生成的时钟信号,作为用于确定来自存储器阵列
23的数据读取操作的输出时序的时序信号。由内部时钟生成器30发射的时钟信号可基于在
时钟连接器56(例如,引脚、衬垫、其组合等)处由存储器装置10接收且经由时钟输入电路18
路由到内部时钟生成器30的一或多个计时信号。因此,DQ收发器52可以接收由内部时钟生
成器30产生的时钟信号作为时序信号以用于确定从存储器阵列23的数据读取操作的输出
时序。
由DQS收发器60路由到DQ收发器52,所述DQS收发器操作以经由DQS信号到DQ收发器52的选
择性发射而控制数据选通模式。因此,DQ收发器52可以接收DQS信号以控制从存储器阵列23
的数据写入操作。
高数据速率,可以发生其中利用DQS信号的数据选通模式。DQS信号可通过外部处理器或控
制器发送由DQS连接器58(例如,引脚、衬垫、其组合等)接收的数据(例如,用于写入命令)而
驱动。在一些实施例中,DQS信号用作时钟信号以捕获对应输入数据。
并行位流)以用于沿着数据总线46发射。同样地,串行器/串并转换器54用以在存储器装置
10的读取操作期间将并行数据位(例如,并行位流)转换为串行数据位(例如,串行位流)。以
此方式,串行器/串并转换器54操作以将从例如具有串行格式的主机装置接收的数据转换
为适合于存储于存储器阵列23中的并行格式。同样地,串行器/串并转换器54操作以将从例
如具有并行格式的存储器阵列23接收的数据转换为适合于发射到主机装置的串行格式。
并转换器66组合形成串行器/串并转换器54)。在操作中,主机(例如,上文描述的主机处理
器或其它存储器装置)可操作以跨越数据传送总线51以串行形式发射数据到数据收发器
48,作为对存储器装置10的数据写入操作的部分。此数据在DQ连接器50处接收且发射到DQ
接收器62。DQ接收器62例如可对数据执行一或多个操作(例如,放大、数据信号的驱动等)
和/或可作为用于数据的锁存器而操作直到接收到用以协调(例如,控制)数据到串并转换
器66的发射的相应DQS信号为止。作为数据写入操作的部分,串并转换器66可操作以将数据
从沿着数据传送总线51发射的格式(例如,串行形式)转换(例如,翻译)成用于数据到存储
器阵列23的发射的格式(例如,并行形式)以存储于其中。
存储器阵列读取的数据,且可将接收的数据转换(例如,翻译)成第二格式(例如,串行形式)
以使得数据可与数据传送总线51和/或主机中的一或多个兼容。经转换数据可从串行器68
发射到DQ发射器64,由此可发生对数据的一或多个操作(例如,解放大、数据信号的驱动
等)。另外,DQ发射器64可作为用于接收的数据的锁存器操作直到例如从内部时钟生成器30
接收到相应时钟信号为止,所述相应时钟信号用以协调(例如,控制)数据到DQ连接器50的
发射以用于沿着数据传送总线51发射到主机的一或多个组件。
到的数据。举例来说,由于增加的数据量跨越数据传送总线51发射到DQ连接器50,因此在DQ
连接器50处接收到的数据相对于由主机发射的数据可能失真。减轻(例如,补偿或消除)此
失真且有效地反转ISI的影响的一个技术是对数据应用均衡操作。图4说明包含可以用于此
均衡操作的均衡器的数据收发器48的实施例。
或多于四个分接。同样,DFE 70可与串并转换器66或DQ接收器62分开安置或安置于其内部。
在操作中,在一或多个数据锁存器或数据寄存器中捕获二进制输出(例如,从锁存器或决策
双削波器)。在本实施例中,这些数据锁存器或数据寄存器可安置在串并转换器66中,且其
中存储的值可沿着路径72、74、76和78锁存或发射。
接收(例如,在紧接在时间t0前的时间t‑1接收)的最近位可以被识别为n‑1且说明为沿着路
径72从数据锁存器或数据寄存器发射。在DQ接收器62处接收失真位n之前接收(例如,在紧
接在时间t‑1前的时间t‑2处接收)的第二最近位可以被识别为n‑2且说明为沿着路径74从数
据锁存器或数据寄存器发射。在DQ接收器62处接收失真位n之前接收(例如,在紧接在时间
t‑2前的时间t‑3处接收)的第三最近位可以被识别为n‑3且说明为沿着路径76从数据锁存器
或数据寄存器发射。在DQ接收器62处接收失真位n之前接收(例如,在紧接在时间t‑3前的时
间t‑4处接收)的第四最近位可以被识别为n‑4且说明为沿着路径78从数据锁存器或数据寄
存器发射。位n‑1、n‑2、n‑3和n‑4可以视为干扰所接收失真位n的位群组(例如,位n‑1、n‑2、
n‑3和n‑4对主机发射位n造成ISI),且DFE 70可操作以补偿由位群组n‑1、n‑2、n‑3和n‑4对
主机发射位n造成的失真。
射的位沿着路径72、74、76和78反馈到DFE 70,其操作以生成可借助于求和器(例如,求和放
大器)从接收到的输入信号(例如,从DQ连接器50接收的数据,例如失真位n)加上或减去的
加权分接(例如,电压)。在其它实施例中,经加权分接(例如,电压)可与初始参考值组合以
产生补偿,所述补偿对应于或减轻所接收数据的失真(例如,减轻失真位n的失真)。在一些
实施例中,分接经加权以反映最近先前所接收数据(例如,位n‑1)与在较早时间接收的位
(例如,位n‑1、n‑2和n‑3)相比可具有对所接收数据(例如,失真位n)的失真更强的影响。DFE
70可操作以由于每一先前位而产生分接(例如,电压)的量值和极性以共同补偿由那些先前
所接收位造成的失真。
器阵列23,且另外锁存或保存于寄存器中以用于沿着相应路径72、74、76和78的后续发射。
4
在所说明的实施例中,这导致针对位n‑1、n‑2、n‑3和n‑4的群组的十六(例如,2)个可能的
二进制组合(例如,0000、0001、0010、...、1110或1111)。DFE 70操作以选择和/或生成用于
前述十六个组合中经确定为存在(例如,基于沿着路径72、74、76和78接收的值)的任一个的
对应分接值,以用以调整从DQ连接器50接收的输入值(例如,失真位n)或修改随后应用于从
DQ连接器50接收的输入值(例如,失真位n)的参考值,以便从数据流中的先前位(例如,位n‑
1、n‑2、n‑3和n‑4的群组)消除ISI失真。
校正中。如图5的框图中所说明,可包含失真校正电路80作为DQ接收器62的部分,但可能不
需要物理地定位于该处(例如,失真校正电路80可以替代地耦合到DQ接收器62)。在一些实
施例中,可操作失真校正电路80以提供先前发射的位数据以校正经由信道84(例如,连接、
发射线和/或导电材料)发射的失真位81(例如,已因ISI和/或系统失真而失真的位)。
发射到DFE 70。DQ参考信号83可表示用于确定由DQ连接50接收的发射位是逻辑低(例如,0)
还是逻辑高(例如,1)的阈值(例如,电压电平)。
权分接86的量值和极性可经由求和器电路85补偿由n‑1位造成的总失真,所述求和器电路
作为电流求和器操作,其施加电流到失真位81以补偿由n‑1位造成的失真。举例来说,如果
在DQ连接50处接收到的位经确定为低于DQ参考信号83,那么将接收到的位81发射到存储器
阵列23作为逻辑低。加权分接86的量值和极性可能够校正失真位81和DQ参考信号83。
信号96的上升边沿上发生。在其它实施例中,可遵循计时方案的变化以包含额外或替代的
数据发射方法。当在串并转换器66中接收经校正位88时,用于新n‑1位的值可例如存储于串
并转换器66中以用于沿着路径72发射。与DFE 70和放大装置82相关联的失真校正电路可在
下文更详细地描述。
可以通信方式耦合到可经启用或停用的装置(例如,经耦合以供应栅极信号到场效应晶体
管106和108)。失真位81可由第一输入102接收且DQ参考信号83可由第二输入104接收。以此
方式,两个场效应晶体管106和108可受失真位81和DQ参考信号83控制。
经加权分接86和反转加权分接87作为用于两个场效应晶体管116和118的控制信号,从而实
现经加权分接值86和87对输出110和112的贡献。
参考信号83和失真位81中的一或多个的经修改值,且可发射到数据锁存器94(例如,生成二
进制输出的再生锁存器或双削波器)。经校正位88可经由数据锁存器94基于输出110和112
生成,且在DQS信号96的上升边沿上发射到串并转换器66。在串并转换器66中存储以用于沿
着路径72发射的n‑1位信息可以经校正位88更新以用于未来失真校正。
四个位的先前数据(例如,n‑1位数据、n‑2位数据、n‑3位数据和n‑4位数据)以产生四个经加
权分接86、162、164和166以对失真位81执行更精确的失真校正。以与失真校正电路80类似
的方式,失真位81可经由信道84发射到放大装置82。DQ参考信号83也可发射到放大装置82。
个经加权分接86、162、164和166从失真位81校正失真。可操作DFE 70以针对沿着路径72、
74、76和78发射的先前位中的每一者产生经加权分接86、162、164和166中的每一者的量值
和极性,所述DFE可经设计以抵消对由先前接收到的位引起的失真位81的总失真。
串并转换器66可以利用n‑1位、n‑2位、n‑3位和n‑4位的值来更新,并且值可以存储用于沿着
路径72、74、76和78发射。可以在下文更详细地描述与DFE 70相关联的失真校正电路系统。
任何组合的逻辑高或低。在此情况下,可实施沿着路径72、74、76和78发射的数据以生成经
加权分接86、162、164和166和反转加权分接87、163、165和167作为用于场效应晶体管116、
118、182、184、186、188、190和192的控制信号,以控制从其发射到输出110和112的输出。场
效应晶体管116、118、182、184、186、188、190和192可经选择性和可控地激活以反映由先前
4
经校正位的各种组合表示的十六(例如,2)个不同的可能二进制状态(例如,0000、0001、
0010、...1111)中的一个。
相应电流源119、189、191和193)控制供应的电流。输出110和112可发射到数据锁存器94。经
校正位88可基于输出110和112经由数据锁存器94生成,且可在DQS信号96的上升边沿上发
射到串并转换器66。串并转换器66中经存储用于沿着路径72、74、76和78发射的n‑1位、n‑2
位、n‑3位和n‑4位信息可以经校正位88更新(例如,n‑4位将更新以反映n‑3数据,n‑3位将更
新以反映n‑2数据,n‑2数据将更新以反映n‑1数据,且n‑1数据将以新校正位更新)以用于未
来失真校正。
194、196和198的电流贡献。在此类实施例中,DAC 121、195、197和199可包含能够将指定输
出(例如,电压)供应到电流源119、189、191和193的固定电路。因此,DAC 121、195、197和199
可将相同输出供应到相应电流源119、189、191和193的输入,无论PVT条件如何变化(例如,
在标准操作条件之外的操作温度的变化)。在其它实施例中,DAC 121、195、197和199可生成
由于PVT条件而改变的输出,然而,改变输出可能未必总是以合适和/或可控的方式变化。
即,对于给定一组PVT条件,DAC121、195、197和199的输出与电流源119、189、191和193的输
出(例如,可控制源120、194、196和198的所得输出)之间可能不存在直接关系。因此,即使
DAC 121、195、197和199的输出和电流源119、189、191和193的所得输出都受PVT条件影响,
随着PVT条件改变,合适地控制可控制源以使得其从相应经加权分接(例如,86、162、164、
166)贡献合适的电流以准确反映影响DFE 70的条件所需的DAC输出也可能改变。举例来说,
为了针对一组PVT条件以指定电流修改输出110和112的电流,可控制源120可利用从DAC
121接收的第一输入电平。为了针对不同的一组PVT条件以相同指定电流修改输出110和112
的电流,在可控制源120处来自DAC 121的第二输入电平可为合适的。因此,DAC 121、195、
197和199可提供固定输出和/或输出,其不能跨越变化的PVT条件合适调整以调整电流源
119、189、191和193的输出使得可控制源120、195、197和199正确地操作来补偿影响DFE 70
的变化条件。
199,偏置生成器200的输出可以通信方式耦合到例如电流源119、189、191和193的输入以控
制其输出,且因此控制可控制源120、194、196和198的输出。
示输入到图7中的DFE 70的同一信号DQ参考信号83。即,DQ参考信号83可表示用于确定由偏
置生成器200接收的位是逻辑低(例如,0)还是逻辑高(例如,1)的阈值(例如,电压电平)。第
二输入,经修改DQ参考信号204可表示添加到DQ参考信号83的校正因子“X”(例如,5mV)的组
合。校正因子X可表示导致可控制源120、194、196和198的所需输出的校正水平(例如,失真
移除)。即,为了以特定量(例如,5mv)调整数据信道上的数据(例如,位)以例如生成经校正
位88,校正因子X可匹配此量。因此,校正因子X可以某个水平乘以增益(例如,增益*X)调整
求和器电路85的输出110和112,因为输出110和112可具有由例如放大装置82施加的额外增
益。此外,在一些实施例中,由求和器电路85中的每一经加权分接86、162、164和166贡献的
所期望校正水平可经编程和/或由用户调整以便合适地校准存储器装置10。即,可设定每一
经加权分接86、162、164和166以从数据信道充分移除失真,且因为施加于输出110和112的
校正可取决于经加权分接86、162、164和166以及可控制源120、194、196和198的组合,所以
校正因子X也可基于经编程和/或用户调整的值。
合适量的电流校正的合适偏置电平(例如,NBias 202)可能不是已知的。即,在由偏置生成
器200输出的偏置电平NBias 202与由可控制源120生成的所得电流之间可能不存在直接
和/或良好定义的关系。因此,在偏置电平NBias 202与由求和器电路85施加的校正之间也
可能不存在直接和/或良好定义的关系。因此,在一些实施例中,为了确定合适的偏置电平
NBias 202输出,偏置生成器200可首先接收所需校正电平(例如,校正因子X)作为输入且确
定产生于此校正电平的偏置电平NBias 202,如将进一步描述。
DQ接收器62施加校正因子X产生的表现。因此,按DQ接收器62的表现进行调整,接收器206可
输出可对应于输入信号经修改DQ参考信号204和DQ参考信号83的信号OutF 208和Out 210。
差且将此差乘以增益,然后输出结果,偏置电平NBias 202。在一些实施例中,所得偏置电平
NBias 202可反馈到接收器206中,使得Out 210和/或OutF 208信号可经调整直到它们几乎
相等(例如,直到运算放大器212使偏置电平NBias 202的值稳定)。因此,偏置生成器200可
用以确定合适的偏置电平NBias 202。即,在将校正因子X施加到DQ参考信号83(例如,经修
改DQ参考信号204)之后,可比较(例如,由运算放大器212)接收器206的结果(例如,OutF
208和Out 210),且随后调整以确定使OutF 208和Out 210均衡所需的偏置电平NBias 202
值。因此,稳定的偏置电平NBias 202可表示合适的偏置电平以用于接收器206将DQ参考信
号83校正到经修改DQ参考信号204(例如,用于使Out 210等于OutF 208),或实施所需的校
正电平。
制其耦合到的电流源119、189、191和193中的一个的偏置电平以控制其输出,且因此控制可
控制源120、194、196和198的输出。在PVT条件改变时,偏置电平NBias202可稳定于适合于在
更新的PVT条件下控制可控制源120的不同偏置电平。此外,由于运算放大器(例如,运算放
大器212)的限制,当输出(例如,OutF 208和Out 210)几乎相等时偏置电平NBias 202的值
可稳定。因此,可使用具有高增益的运算放大器来减小最终输出(例如,OutF 208和Out
210)之间的误差(例如,减少差)。此外,通过高增益,几乎相等的OutF 208和Out 210之间的
较小差可以是经倍增为可检测偏置电平NBias202的数字,其可合适地控制可控制源120以
使得可在求和器电路85中做出适当电流校正。
如,DQ接收器62)的操作条件,包含PVT条件。在所说明的实施例中,模拟DQ接收器62,且更具
体来说,模拟DQ接收器62的求和器电路85。虽然在所说明的实施例中未示出,但在一些实施
例中,接收器206可另外含有放大装置以模拟DQ接收器62可含有的放大装置82。
号204。第一输入236和第二输入238可对场效应晶体管242和244启用或停用(例如,可将栅
极信号供应到场效应晶体管242和244)。以此方式,场效应晶体管242和244可受DQ参考信号
83和经修改DQ参考信号204控制。
号83和经修改DQ参考信号204的经修改值。因此,在一些实施例中,因为经修改DQ参考信号
204大于DQ参考信号83(例如,校正因子X mV),所以对应于经修改DQ参考信号204的输出
OutF 208可大于Out 210。因此,接收器206可使用电阻性负载232将Out 210信号上拉(例
如,更高)到更接近OutF 208的值的值。在Out 210的值大于OutF 208的值的情况下,接收器
206可使用偏置电平NBias 202将Out 210信号下拉(例如,更低)以带来更接近OutF 208的
值的值。Out 210和OutF 208的所得值可随后馈送到运算放大器212中,如图9中所图示,其
中可确定Out 210与OutF 208之间的最近差以生成所得NBias 202值。由于NBias 202可反
馈到接收器206中,因此Out 210与OutF 208值之间的差可连续地更新。此外,Out 210与
OutF 208值之间的差可连续地指示接收器206经由偏置电平NBias 202和/或电阻性负载
232调整Out 210信号的方式。
的特定次序描述方法300的以下描述,但应注意可以任何合适的次序执行方法300,且可添
加或省略步骤。
第二输入238处接收这些输入信号。在框304处,接收器206可随后基于输入信号(例如,DQ参
考信号83和经修改DQ参考信号204)和反馈偏置电平NBias 202生成输出Out 210和OutF
208。如较早所论述,框304可涉及分别使用电阻性负载232或偏置电平NBias 202上拉或下
拉Out 210。此外,上拉或下拉Out 210以及Out 210的值经修改的电平可取决于偏置电平
NBias 202,所述偏置电平可控制可控制源234的电流贡献。从接收器206输出的信号(例如,
Out 210和OutF 208)可随后在框306处(图9中示出)馈送到运算放大器212中。在框308处,
运算放大器212可根据如下方程生成偏置电平NBias 202
算偏置电平NBias 202。在框312处,如果Out 210和OutF 208近似相等(例如,运算放大器
212已稳定偏置电平NBias 202和/或Out 210与OutF 208之间的差对于运算放大器212在其
操作能力下不可辨别),那么可使用偏置电平NBias 202来控制可控制源120。通过稳定偏置
电平NBias 202的控制,可控制源120可在框314处在求和器电路85中生成合适的校正。在一
些实施例中,在框312处,如果Out 210和OutF 208不近似相等,那么运算放大器212可在框
316处调整偏置电平NBias 202的值以减少Out 210与OutF208之间的差。在框316处调整的
NBias 202可随后反馈到接收器206中。因此,在框304处,接收器206可接收经调整偏置电平
NBias 202且可基于经调整偏置电平NBias 202和输入信号DQ参考信号83和经修改DQ参考
信号204再生输出Out 210和OutF 208,且可继续通过方法300以生成合适的NBias 202来控
制可控制源120。
生。此外,无论在框312处的比较的结果如何,这些偏置电平NBias 202动作都可发生。即,在
所说明的图9的实施例中,偏置生成器200可能不含有用于在输出到可控制源120时和/或在
反馈到接收器206中时选通偏置电平NBias 202的任何电路和/或逻辑。因此,无论Out 210
与OutF之间的差如何,接收器206和可控制源120可连续地接收偏置电平NBias 202。即,无
论偏置电平NBias 202是否已稳定,接收器206和可控制源120可继续接收偏置电平NBias
202。然而,在一些实施例中,运算放大器212可在求和器电路85准备好使用偏置电平NBias
202之前稳定偏置电平NBias 202。即,DQS接收器62和/或存储器装置10可包含初始化程序,
其可包含某些延迟以允许它们的系统通电且在可以使用之前充分校准(例如,稳定)某些值
(例如,偏置电平NBias 202)。
因此,在图8中示出的实施例中,一组不同偏置电平可控制电流源119、189、191和193中的每
一个以使得相应可控制源120、194、196和198的输出是不同的。此外,参考图1和4,数据收发
器48可包含用于每一数据IO信号(例如,DQ<15:8>和DQ<7:0>内)的DQ连接器50。因此,虽然
本文描述的实施例可描绘用于单个可控制源120的偏置电平的局部生成以用于DFE 70接收
单个数据IO信号(例如,个别DQ连接器50),但在一些实施例中,每一数据IO信号可得益于校
正。即,每一数据IO信号可连接到不同DQ连接器50。因此,DFE 70电路可减少数据IO信号中
的每一个中的失真,这可涉及由偏置生成器200生成的不同偏置电平的使用。
补充基于经编程值和/或用户输入在运行时间针对每一数据IO信号局部生成不同偏置电平
(例如,以单独的偏置生成器200),存储器装置10可包含将在运行时间选择的全局(例如,对
于装置的所有必要区)同时可用的若干不同的生成偏置电平。
如,200和321)的输出之间的分压器320。在此类实施例中,第一偏置生成器200可接收DQ参
考信号83和经修改DQ参考信号204作为输入,而第二偏置生成器321可接收DQ参考信号83和
额外经修改DQ参考信号322作为输入。对第一偏置生成器200和第二生成器321的输入可表
示由偏置生成器200处置的边界条件。即,经修改DQ参考信号204可表示添加到DQ参考信号
83的校正因子X(例如,1X),其中校正因子X可表示可指示用于偏置生成器200的DQ参考信号
83与经修改DQ参考信号204之间的最小有意义(例如,以可检测方式影响输出)步长的非零
值。此外,额外经修改DQ参考信号322可表示添加到DQ参考信号83的40X(例如,40*X),其中
40X可表示对偏置生成器200有意义(例如,影响)的DQ参考信号83与额外经修改DQ参考信号
322之间的最大步长。由于在第一偏置生成器200和第二偏置生成器321的输入处施加的边
界条件,第一偏置生成器200的输出NBias1X 202可表示在第一偏置生成器200的操作条件
的低端的输出偏置电平,而第二偏置生成器321的输出NBias40X 323可表示在第二偏置生
成器321的操作条件的高端的输出偏置电平。因此,来自偏置生成器200的一系列可能偏置
电平输出可存在于两个输出(例如,NBias1X 202和NBias40X 323)之间。
中,可涵盖由存储器装置10使用的偏置电平范围的校正因子可为合意的。因此,在一些实施
例中,用于边界条件输入的相等值可能不是合意的。此外,0毫伏的校正因子无法表示合适
的校正因子,因为如果DQ参考信号83与经修改DQ参考信号204之间不存在差,那么偏置生成
器200可断开。然而,本文描述的实施例不应限于明确陈述的实例。
NBias40X 323划分为若干不同偏置电平输出(例如,325‑326)。即,分压器320可在第一偏置
电平输出NBias1X 202与第二偏置电平输出NBias40X 323之间内插若干偏置电平输出。更
具体地,在一些实施例中,分压器320可内插对应于从经修改DQ参考信号204到额外经修改
DQ参考信号322的每一偏置生成器200输入值的偏置电平输出,其中步长为X(例如,40个不
同偏置电平输出)。
决定偏置电平输出(例如,202、323、325和326)中的每一个的电平。此外,分压器320中的电
阻元件324中的每一个的电阻贡献可决定偏置电平输出(例如,202、323、325和326)之间的
关系。举例来说,带有具有合适电阻的若干电阻器的分压器320可生成线性地相关的偏置电
平输出(例如,202、323、325和326)。
连续生成的偏置电平输出(例如,325和326)之间的反平方关系可为合意的。即,因为由场效
应晶体管116、118、182、184、186、188、190和192供应的电流可基于供应到电流源120、194、
196和198的电压的平方函数而调整,所以可基于反平方函数生成偏置电平输出以线性化在
偏置电平输出之间对由场效应晶体管116、118、182、184、186、188、190和192供应的电流作
出的调整。然而在其它实施例中,通过选择分压器320中的合适电阻性元件324可以使用偏
置电平输出之间的线性或任何其它合适的关系。
的相同PVT容限。也就是说,因为第一偏置电平输出NBias1X 202和第二偏置电平输出
NBias40X 323之间的偏置电平输出通过分压器320从第一偏置电平输出NBias1X202和第二
偏置电平输出NBias40X 323内插,所以它们仍然可以表示PVT耐受性电压值。
由仅在晶体管的差分对的一侧上启用的下拉晶体管产生。然而,在一些实施例中,由于求和
器电路85的共模信号(例如,共模电流)跨越操作条件改变,因此由相应可控制源(例如,受
DAC 121、195、197和199控制的电流源)设定的模拟值的影响无法保持恒定,即来自求和器
电路85的分接响应变成非线性。因此,在一些实施例中,以预先确定的量(例如,以相等的量
度)添加以及减去电流的推挽式求和器方式可用于维持一致的平均共模信号,这允许分接
响应为更加线性的。举例来说,如图13中所图示,推挽式求和器350(例如,推挽式求和电路)
可用以实现DFE校正。推挽式求和器350包含挽式电路系统376和推式电路系统378以将电流
添加到求和器且从求和器减去电流以便维持恒定的平均共模信号。在一些实施例中,推挽
式求和器350可以等量减去电流,然而如果导致更线性的分接响应,那么以不等量减去也可
能是有用的。
式电路系统376大体上类似于上文关于图8所描述的方式操作。然而,推挽式求和器350利用
挽式电路系统376和推式电路系统378两者来以预定量(例如,以相等量度)调整电流,且可
用以维持一致的平均共模信号,这允许分接响应更加线性。图13的具有推挽式求和器350的
DFE 70可通过在路径72、74、76和78上发射的数据接收用于n‑1位、n‑2位、n‑3位或n‑4位或
其任何组合的逻辑高或低。在此情况下,可实施沿着路径72、74、76和78发射的数据以生成
经加权分接86、162、164和166以及反转加权分接87、163、165、167作为用于场效应晶体管
116、118、182、184、186、188、190、192的控制信号以及用于场效应晶体管352、354、356、358、
360、362、364和366的控制信号,以控制从其发射到输出110、112的输出。场效应晶体管182、
184、186、188、190和192是挽式电路系统376的部分,而场效应晶体管352、354、356、358、
360、362、364和366是推式电路系统378的部分。推挽式求和器350的场效应晶体管182、184、
186、188、190、192、352、354、356、358、360、362、364和366可选择性且可控地经激活以反映
4
由先前经校正位的各种组合表示的十六(例如,2)个不同的可能二进制状态中的一个(例
如,0000、0001、0010...1111)。
控制的电流源)控制供应的电流。替代地,每一偏置生成器200可以被DAC代替,例如图8的
DAC 121、195、197和199中的任一个。输出110和112可发射到数据锁存器,例如数据锁存器
94。可控制源368和120可供应电流到同一经加权分接86和87,然而这可通过不同电路供应
(即,120供应电流到挽式电路系统376且368供应电流到推式电路系统378),由此取决于DFE
70的线性响应,供应的电流可具有相等或不等的值。推挽式求和器350可操作以从差分节点
(例如,与挽式电路系统376和推式电路系统378的输出110和112的连接点)以相等量度添加
和减去供应的电流以便维持恒定的平均共模信号。这可允许各种分接响应具有改进的线
性。
反转加权分接87)可发射到输出110和112以校正失真位81中的失真。用于n‑1位的逻辑高通
过路径72发射。在此情况下,可实施n‑1位以生成经加权分接86和反转加权分接87作为用于
两个场效应晶体管116和118的控制信号,从而实现经加权分接值86和87对输出110和112的
贡献。举例来说,如果由于n‑1位的校正是例如50mV,如果挽式电路系统376单独操作(例如,
如果推式电路系统378不存在),那么相对于经加权分接86和其反转值(例如,反转加权分接
87)将施加的所有校正都来自场效应晶体管116和118的差分对。然而,通过与推式电路系统
378结合使用挽式电路系统376,如果由于n‑1位的校正是例如50mV,那么挽式电路系统376
可操作以实现从场效应晶体管116和118的差分对施加25mV的校正且从场效应晶体管352和
354的差分对施加25mV的校正。
统378中对应于挽式电路系统376中的场效应晶体管差分对的场效应晶体管差分对施加
75%校正,可以从挽式电路系统376中的场效应晶体管差分对施加20%校正,并且可以从推
式电路系统378中对应于挽式电路系统376中的场效应晶体管差分对的场效应晶体管差分
对施加80%校正,可以从挽式电路系统376中的场效应晶体管差分对施加75%校正,并且可
以从推式电路系统378中对应于挽式电路系统376中的场效应晶体管差分对的场效应晶体
管差分对施加25%校正,可以从挽式电路系统376中的场效应晶体管差分对施加80%校正,
并且可以从推式电路系统378中对应于挽式电路系统376中的场效应晶体管差分对的场效
应晶体管差分对施加20%校正,或者可以视需要利用其它比率,以维持由DFE 70生成的共
模信号的一致性。类似地,可以向可控制源194和370、可控制源196和372以及可控制源198
和374施加电流的相等比率或不同比率值。校正位88可以基于输出110和112通过数据锁存
器94来生成,并且可以在DQS信号96的上升边沿上发射到串并转换器66。串并转换器66中存
储用于沿着路径72、74、76和78发射的n‑1位、n‑2位、n‑3位和n‑4位信息可以利用校正位88
来更新(例如,n‑4位将更新成反映n‑3数据,,n‑3位将更新成反映n‑2数据,n‑2数据将更新
成反映n‑1数据,且n‑1数据将利用最新校正位更新)以用于未来失真校正。
电路系统376和推式电路系统378,所以挽式电路系统376中的可控制源的控制可与推式电
路系统378中的对应可控制源的控制协调,以便设定来自每一可控制源的合适校正贡献。即
举例来说,用于可控制源120的控制可与可控制源368的控制协调,使得挽式电路系统376和
推式电路系统378可各自对失真位81施加合适的校正。因此,在一些实施例中,代替偏置生
成器200的镜像输出偏置生成器400或例如DAC 121的DAC可用于生成PVT耐受性输出,以合
适地调整挽式电路系统376和推式电路系统378中的对应一对可控制源(例如,可控制源120
和可控制源368)。
PBias 404可表示适合于致使P型金属氧化物半导体场效应晶体管(PMOS)生成的电流量与
镜像偏置电平NBias 202可致使N型金属氧化物半导体场效应晶体管(NMOS)生成的电流量
相同(例如,10微安)的偏置电平。镜像偏置电平(例如,偏置电平NBias 202和偏置电平
PBias 404)可因此分别控制推挽式求和器350的挽式电路系统376和推式电路系统378中的
可控制源。因此,镜像输出偏置生成器400可生成PVT耐受性输出(例如,偏置电平NBias 202
和偏置电平PBias 404),其可致使跨越推挽式求和器350中的推式电路系统378和挽式电路
系统376的一对可控制源(例如,可控制源120和可控制源368)对输出信号110和112实现合
适的校正。
中,举例来说,镜像输出偏置生成器400的运算放大器212可连接到电流镜406而不是直接输
出到可控制源120。电流镜406可接收偏置电平NBias 202作为输入,且从二极管连接式场效
应晶体管408输出相等偏置电平信号用于PMOS(例如,PBias 404)。电流镜406还可以接收启
用信号(例如,En 410和EnF 412)作为输入以激活(例如,启用)电流镜406。在一些实施例
中,可设定启用信号(例如,En 410和EnF 412)以在DQ接收器62通电时维持电流镜406处于
作用状态。即,在DQ接收器62内的电路接收电力时电流镜406可继续起作用。
接收两个反馈信号(例如,偏置电平NBias 202和偏置电平PBias 404)。因此,虽然接收器
402可将Out 210和OutF 208输出到运算放大器212,但接收器402可以与接收器206不同的
方式生成其输出(例如,Out 210和OutF 208),以便除偏置电平NBias202反馈信号之外还处
置偏置电平PBias 404反馈信号。
和所述对场效应晶体管246和248施加的电流组合而对输出Out 210和OutF208施加电流。此
外,接收器402的操作可类似于接收器206。接收器206可根据偏置电平NBias 202的值调节
输入信号(例如,DQ参考信号83)的输出信号(例如,Out 210),而接收器402可根据偏置电平
NBias 202和偏置电平PBias 404两者调节Out 210和OutF208两者的值。在一些实施例中,
举例来说,因为经修改DQ参考信号204大于DQ参考信号(例如,X mV),所以对应于经修改DQ
参考信号204的输出OutF 208可高于Out210。通过接收器402的结构中包含的耦合到额外一
对场效应晶体管413和414的额外可控制源420,除了使用电阻性负载232来上拉Out 210的
值之外或作为替代,偏置电平PBias 404可驱动额外可控制源420以将OutF 208的值向下
(例如,较低)带到更接近Out 210。在Out 210的值大于OutF 204的值的情况下,可控制源
234可将Out 210下拉(例如,较低)以将其值带到更接近OutF 204。另外或替代地,电阻性负
载230可将OutF210上拉(例如,较高)以将其值带到更接近Out 210。Out 210和OutF 208的
所得值可随后馈送到运算放大器212中,如图14中所图示,且Out 210与OutF 208之间的最
近差可用于根据接收器206中使用的相同方法来计算所得偏置电平NBias 202值。
202的方法300。即,可以方法的稍微修改来执行图11中的方法300的所说明实施例中的框
和/或路径中的每一个(例如,302、304、306、308、310、314和316)以生成镜像偏置电平(例
如,偏置电平NBias 202和偏置电平PBias 404)。即,代替专门使用偏置电平NBias202作为
在框302处用于接收器206计算Out 210和OutF 208的反馈值,偏置电平NBias202和偏置电
平PBias 404两者可由接收器402使用以计算Out 210和OutF 208。此外,在框308处生成偏
置电平NBias 202之后,电流镜406可生成其镜像信号,偏置电平PBias404。基于Out 210和
OutF 208的比较,偏置电平PBias 404可反馈到接收器402和/或控制推挽式求和器350的推
式电路系统378中的可控制源(例如,可控制源368),如框310和框312中所描述。偏置电平
NBias 202还可反馈到接收器402和/或控制推挽式求和器350的挽式电路系统376中的可控
制源(例如,可控制源120),如框314中所描述。因此,使用偏置电平NBias 202和偏置电平
PBias 404作为其接收器402中的反馈,镜像输出偏置生成器400可生成PVT耐受性输出(例
如,偏置电平NBias 202和偏置电平PBias404),其可致使跨越推挽式求和器350中的推式电
路系统378和挽式电路系统376的一对可控制源(例如,可控制源120和可控制源368)实现对
输出信号110和112的合适校正。
利用多个不同镜像输出偏置电平。因此,虽然本文描述的实施例可描绘用于推挽式求和器
350的镜像偏置电平(例如,偏置电平NBias 202和偏置电平PBias 404)的局部生成以用于
DFE 70接收单个数据IO信号(例如,个别DQ连接器50),但在一些实施例中,存储器装置10的
每一数据IO信号可得益于校正。
代或补充基于经编程值和/或用户输入在运行时间针对每一数据IO信号局部生成不同镜像
偏置电平,存储器装置10可包含在运行时间将选择的全局(例如,对存储器装置10的所有必
要区)同时可用的若干不同的生成镜像偏置电平。
镜像输出偏置生成器(例如,400和423)的输出(例如,NBias1X 202和NBias40X 323)之间的
分压器320,以及耦合于镜像输出偏置生成器(例如,400和423)的镜像输出(例如,PBias1X
404和PBias40X 421)之间的第二分压器422。在此类实施例中,第一镜像输出偏置生成器
400可接收DQ参考信号83和经修改DQ参考信号204作为输入,而第二镜像输出偏置生成器
423可接收DQ参考信号83和额外经修改DQ参考信号322作为输入。经修改DQ参考信号204可
表示添加到DQ参考信号83的校正因子X(例如,1X),其中校正因子X可表示可指示用于偏置
生成器200的DQ参考信号83与经修改DQ参考信号204之间的最小有意义(例如,以可检测方
式影响输出)步长的非零值。此外,额外经修改DQ参考信号322可表示添加到DQ参考信号83
的40X(例如,40*X),其中40X可表示对偏置生成器200有意义(例如,影响)的在DQ参考信号
83与额外经修改DQ参考信号322之间的最大步长。因此,到第一镜像输出偏置生成器400和
第二镜像输出偏置生成器423的输入可表示由镜像输出偏置生成器400(例如,分别为经修
改DQ参考信号204和额外经修改DQ参考信号322)处置的边界条件。由于在第一镜像输出偏
置生成器400和第二镜像输出偏置生成器423的输入处施加的边界条件,镜像偏置生成器
400的输出NBias1X 202和镜像输出PBias1X 404可表示响应于第一镜像偏置生成器400的
操作条件的低端上的输入的输出偏置电平,而第二偏置生成器164B的输出NBias40X323和
镜像输出PBias40X 421可表示响应于第二镜像输出偏置生成器423的操作条件的高端上的
输入的输出偏置电平。因此,来自镜像输出偏置生成器400的一系列可能的偏置电平输出和
相等镜像输出可分别存在于NBias1X 202与NBias40X 323之间和PBias1X404与PBias40X
421之间。
NBias40X 323划分为若干不同偏置电平输出(例如,325‑326)。即,分压器320可在第一偏置
电平输出NBias1X 202与第二偏置电平输出NBias40X 323之间内插若干偏置电平输出。更
具体地,在一些实施例中,分压器320可内插对应于从经修改DQ参考信号204到额外经修改
DQ参考信号的每一偏置生成器164输入值的偏置电平输出,其中步长为X(例如,40个不同偏
置电平输出)。此外,第二分压器422可对镜像偏置电平输出(例如,424‑425)执行与分压器
320相同的功能。即,第二分压器可将第一镜像偏置电平输出PBias1X 404和第二偏置电平
输出PBias40X 421内插为若干不同偏置电平输出(例如,424‑425)。
(例如,电阻器)之间输出。因此,电阻性元件324的电阻可决定偏置电平输出(例如,202、
323、325和326)和镜像偏置电平输出(例如,404、424、425和426)中的每一个的电平。此外,
分压器320和第二分压器422中的电阻性元件324中的每一个的电阻贡献可分别决定偏置电
平输出(例如,202、323、325和326)之间以及镜像偏置电平输出(例如,404、424、425和426)
之间的关系。举例来说,带有各自具有合适电阻的若干电阻器的分压器320可生成线性地相
关的偏置电平输出。
控制源120、194、196和198以及跨越推式电路系统378的一组可控制源368、370、372和374,
这又影响输出110和112,所以在连续生成的偏置电平输出之间以及连续生成的镜像偏置电
平输出之间的反平方关系可为合意的。即,因为由场效应晶体管(例如,116和118)供应的电
流基于供应到电流源(例如,电流源119)的电压的平方函数而调整,所以可基于反平方函数
生成偏置电平输出和镜像偏置电平输出以分别线性化对在偏置电平输出之间和镜像偏置
电平输出之间供应到输出110和112的电流作出的调整。然而,在其它实施例中,通过分别选
择分压器320和第二分压器422中的合适电阻性元件324可以使用在偏置电平输出之间和镜
像偏置电平输出之间的线性或任何其它合适的关系。
像输出偏置生成器400产生的相同PVT容限。也就是说,因为第一偏置电平输出NBias1X 202
和第二偏置电平输出NBias40X 323之间的偏置电平输出通过分压器320从第一偏置电平输
出NBias1X 202和第二偏置电平输出NBias40X 323内插,所以它们仍然可以表示PVT耐受性
电压值。因此,第二分压器422可用于对经内插镜像偏置电平输出(例如,424‑425)中的每一
个提供的PVT容限与从镜像输出偏置生成器400和423直接生成的镜像偏置电平输出(例如,
PBias1X 404和PBias40X 421)可具有的PVT容限相同。
电路160的四个失真校正电路452、454、456和458,对重复部分之间的输入具有修改,且无放
大装置82(但相似电路可实际上包含放大装置82)。此外,求和器85、460、462和464可如图13
中描述操作。四个失真电路452、454、456和458称为第一电路452、第二电路454、第三电路
456和第四电路458。可遵循使接收的失真位81滚动的方法。因而,失真位81可由第一电路
452接收,第二失真位466可由第二电路454接收,第三失真位468可由第三电路456接收,第
四失真位470可由第四电路458接收,且一旦失真校正的第一迭代完成,则第五失真位可回
退以由第一电路接收。
献。如果这发生,那么一个解决方案可以是等待n‑1位信息完成向串并转换器66的发射,因
此其可用于失真计算。然而,可替代地应用另一技术。
器66知道n‑1位(例如,存储于其中),但可能尚未施加n‑1经校正位以辅助失真位81的值的
校正确定。在第三时间t=2(在时间t=1之后),可在信道84处接收第三失真位n+2,然而,可
能未经过足够时间来使失真位81变为经校正位88且接收于串并转换器66中作为用以校正
第二失真位280的失真的信息。因此,如同在t=0接收的失真位81,失真计算必须等待直到
经校正位88接收于串并转换器66中且经发射用于第二失真位n+1的失真校正。可存在比等
待失真位81、n+1和n+2等的校正更有时间效率的解决方案,而在等待时间期间无需执行任
何额外过程。
可以利用重复的均衡器(例如,DFE 70中的至少两个利用推挽式求和器350代替求和器电路
85)。在图17中说明实施重复均衡器的一个实施例,其中失真校正电路450利用DFE 452、DFE
454、DFE 456和DFE 458(例如,作为可允许失真校正值的快速计算的均衡器,其各自通过推
挽式求和器350代替图7的求和器电路85操作)。虽然说明了四个均衡器的重复以补偿发射
带宽限制,但是应了解两个、三个、五个或更多个均衡器可以类似于本文中相对于图17中说
明的四个均衡器所描述的方式的方式来实施。
路85使用的推挽式求和器350、460、462和464的DFE 70,如上文相对于图13所描述。以此方
式,图17的求和器电路350、460、462和464可相对于图13的推挽式求和电路以上文所描述的
方式操作。
方式,当在失真校正的第一迭代中在DFE 452中处理接收到的位流的失真位81时,可在DFE
454中接收第二失真位466以开始失真校正的第二迭代。这允许当失真校正的第一迭代完成
时发生失真校正的第二迭代。类似地,当在失真校正的第二迭代中在DFE 454中处理接收到
的位流的第二失真位466时(其可与在失真校正的第一迭代中在DFE 452中处理第一失真位
81一致),可在DFE 456中接收第三失真位468以开始失真校正的第三迭代。类似地,当在失
真校正的第三迭代中在DFE 456中处理接收到的位流的第三失真位468时(其可与在失真校
正的第二迭代中在DFE 454中处理第二失真位466一致或可与在失真校正的第二迭代中在
DFE 454中处理第二失真位466且在失真校正的第一迭代中在DFE 452中处理失真位81一
致),可在DFE 458中接收第四失真位470以开始失真校正的第四迭代。
可在第六失真位经由信道84接收之前完成,这允许第六失真位回退到DFE 454以用于第六
失真校正等等。以此方式,可结合滚动DFE校正技术利用DFE 452、DFE 454、DFE456和DFE
458。也就是说,一旦失真校正的第一迭代完成,则从信道84接收的位流的失真位81可由DFE
452接收,位流的第二失真位466可由DFE 454接收,位流的第三失真位468可由DFE 456接
收,位流的第四失真位470可由DFE 458接收,并且第五失真位可回退以由DFE 452接收。
法处理失真位81,使用沿着路径72、74、76和78发射的先前位或经加权分接数据(例如,来自
n‑1位、n‑2位、n‑3位和n‑4位输入)以计算经由推挽式求和器350施加的值。可为重要的是应
注意可按任何次序存储先前位用于沿着路径72、74、76和78发射,只要在失真校正期间观察
到恰当的先前位次序(例如,n‑1位作为最高有效位且n‑4位作为最低有效位)。一旦产生,则
数据锁存器472的经校正位88可以在DQS信号96的上升边沿上发射到串并转换器66以更新
例如串并转换器66的n‑1位位置。
失真位(例如,当失真位81的失真已经在DFE 452中得到校正时)。上文关于具有推挽式求和
器350的失真校正电路160所描述的使用沿着路径72、74、76和78发射的先前位或经加权分
接数据(例如,来自n‑1位、n‑2位、n‑3位和n‑4位输入)计算经由推挽式求和器350施加的值
的方法可用于第二失真位466的处理。然而,如所说明,沿着路径72、74、76和78发射的先前
位或经加权分接数据可相对于DFE 452的输入移位,以考虑由DFE 452校正为经校正位88的
失真位81变成用于DFE 454的n‑1位值。一旦生成,就可在DQS信号96的上升边沿上发射数据
锁存器474的经校正位88到串并转换器66以更新例如串并转换器66的n‑1位位置(例如,将
经校正位88从DFE 452移动到n‑2位位置)。
真位(例如,在失真位81和466已分别在DFE 452和DFE 454中校正其失真时)。上文关于具有
推挽式求和器350的失真校正电路160描述的使用沿着路径72、74、76和78发射的先前位或
经加权分接数据(例如,来自n‑1位、n‑2位、n‑3位和n‑4位输入)计算经由推挽式求和器350
施加的值的方法可用于第三失真位468的处理。然而,如所说明,沿着路径72、74、76和78发
射的先前位或经加权分接数据可相对于DFE 452和DFE 454的输入移位,以考虑由DFE 452
和DFE 454校正为相应经校正位88的失真位81和466变为用于DFE 456的n‑2位值和n‑1位
值。一旦生成,就可在DQS信号96的上升边沿上发射数据锁存器476的经校正位88到串并转
换器66以更新例如串并转换器66的n‑1位位置(例如,将经校正位88从DFE 452移动到n‑3位
位置且将经校正位88从DFE 454移动到n‑2位位置)。
处理第四失真位(例如,在失真位81、246和248已分别在DFE 452、454和456中校正其失真
时)。上文关于具有推挽式求和器350的失真校正电路160描述的使用沿着路径72、74、76和
78发射的先前位或经加权分接数据(例如,来自n‑1位、n‑2位、n‑3位和n‑4位输入)计算经由
推挽式求和器350施加的值的方法可用于第四失真位470的处理。然而,如所说明,沿着路径
72、74、76和78发射的先前位或经加权分接数据可相对于DFE 452、454和456的输入移位,以
考虑由DFE 452、454和456校正为相应经校正位88的失真位81、466和468变为用于DFE 458
的n‑3位值、n‑2位值和n‑1位值。一旦生成,就可在DQS信号96的上升边沿上发射数据锁存器
478的经校正位88到串并转换器66以更新例如串并转换器66的n‑1位位置(例如,将经校正
位88从DFE452移动到n‑4位位置且将经校正位88从DFE 454移动到n‑3位位置,且将经校正
位88从DFE 456移动到n‑2位位置)。
n‑1位、n‑2位、n‑3位和n‑4位可用以根据经校正位88数据更新存储于串并转换器66中的数
据以用于沿着路径72‑78发射(例如,在接收新经校正位88时,来自DFE 452、454、456和458
中的每一个的经校正位88移位)。可注意到DFE校正的此滚动方法可允许接收到较大处理量
的位流同时仍然允许位流的接收到的位的失真校正。尽管本发明可以易有各种修改以及替
代形式,但特定实施例已经在附图中借助于实例示出并且已经在本文中详细描述。然而,应
理解,本发明并不希望限于所揭示的特定形式。实际上,本发明旨在涵盖属于由所附权利要
求书限定的本发明的精神和范围内的所有修改、等同物和替代方案。
论的。此外,如果附加到本说明书的末尾的任何权利要求含有表示为“用于[执行][功能]…
的装置”或“用于[执行][功能]…的步骤”的一或多个要素,那么希望在35U.S.C.112(f)下
解释此类要素。然而,对于含有以任何其它方式指定的要素的任何权利要求,预期将不会在
35U.S.C.112(f)下解释此类要素。