一种数据输出驱动电路及非易失型闪存器转让专利
申请号 : CN202011443166.2
文献号 : CN112233714B
文献日 : 2021-04-16
发明人 : 徐明揆 , 王小光 , 唐维强 , 刘梦 , 吴彤彤
申请人 : 深圳市芯天下技术有限公司
摘要 :
权利要求 :
1.一种数据输出驱动电路,其特征在于,包括:第一驱动管和第二驱动管;
第一前置驱动模块PMOS predriver,用于给第一驱动管提供栅极电压;
第二前置驱动模块NMOS predriver,用于给第二驱动管提供栅极电压;
在输出数据翻转时,第一前置驱动模块PMOS predriver控制第一驱动管的栅极电压、第二前置驱动模块NMOS predriver控制第二驱动管的栅极电压不同步变化,在打开第一驱动管时第二驱动管关闭,在打开第二驱动管时第一驱动管关闭;
所述第一前置驱动模块PMOS predriver包括第二nmos管NM1、第三nmos管NM2、第二pmos管PM1、第三pmos管PM2,第二前置驱动模块NMOS predriver包括第四nmos管NM3、第五nmos管NM4、第四pmos管PM3、第五pmos管PM4;所述第二nmos管NM1和第三nmos管NM2的宽长比设置为第四nmos管NM3和第五nmos管NM4的宽长比的1/4到3/4,第四pmos管PM3和第五pmos管PM4的宽长比设置为第二pmos管PM1和第三pmos管PM2的宽长比的1/4到3/4;
所述第三pmos管PM2的源极连接电源电压,第三pmos管PM2的栅极连接反相模块的输出端,反相模块的输入端与逻辑电路logic的输出端连接,逻辑电路logic的输入端连接调节IO输出驱动能力的控制信号io_drive和输出使能do_en,第三pmos管PM2的漏极与第二pmos管PM1的漏极连接,第二pmos管PM1的源极连接电源电压,第二pmos管PM1的栅极连接数字模块送到IO的数据data_in,第二pmos管PM1的漏极与第一驱动管的栅极连接,第二pmos管PM1的漏极与第二nmos管NM1的漏极连接,第二nmos管NM1的栅极连接数字模块送到IO的数据data_in,第二nmos管NM1的源极与第三nmos管NM2的漏极连接,第三nmos管NM2的的源极接地,第三nmos管NM2的栅极连接反相模块的输出端;
所述第四pmos管PM3的源极连接电源电压,第四pmos管PM3的栅极连接逻辑电路logic的输出端,第四pmos管PM3的漏极与第五pmos管PM4的源极连接,第五pmos管PM4的栅极连接数字模块送到IO的数据data_in,第五pmos管PM4的漏极与第二驱动管的栅极连接,第五pmos管PM4的漏极与第五nmos管NM4的漏极连接,第五nmos管NM4源极接地,第五nmos管NM4的栅极连接数字模块送到IO的数据data_in,第五pmos管PM4的漏极与第四nmos管NM3的漏极连接,第四nmos管NM3的源极接地,第四nmos管NM3的栅极连接逻辑电路logic的输出端。
2.根据权利要求1所述的数据输出驱动电路,其特征在于,所述第一驱动管采用pmos管;所述第二驱动管采用nmos管。
3.根据权利要求1所述的数据输出驱动电路,其特征在于,所述反相模块包括第六pmos管PM5和第六nmos管NM5,所述第六pmos管PM5的栅极和第六nmos管NM5栅极连接在一起后连接反相模块的输出端,第六pmos管PM5的源极连接电源电压,第六pmos管PM5的漏极与第六nmos管NM5的漏极连接在一起后与第一前置驱动模块PMOS predriver连接,第六nmos管NM5的源极接地。
4.一种非易失型闪存器,其特征在于,包括如权利要求1至3任一所述的数据输出驱动电路。
说明书 :
一种数据输出驱动电路及非易失型闪存器
技术领域
背景技术
在,引起驱动管的总的峰值电流的增加和数据读出时的功耗增加,如图1所示。
发明内容
流的增加和数据读出时的功耗增加的问题。
动管时第二驱动管关闭,在打开第二驱动管时第一驱动管关闭。
predriver连接数字模块送到IO的数据data_in,第一前置驱动模块PMOS predriver与第一
驱动管PM0的栅极连接,第一驱动管PM0的源极连接电源电压VCC,第一驱动管PM0的漏极极
连接数据输出端data_out;第二前置驱动模块NMOS predriver连接调节IO输出驱动能力的
控制信号io_drive和输出使能do_en,第二前置驱动模块NMOS predriver连接数字模块送
到IO的数据data_in,第二前置驱动模块NMOS predriver与第二驱动管NM0的栅极连接,第
二驱动管NM0的漏极连接数据输出端data_out,第二驱动管NM0的源极接地。
predriver包括第四nmos管NM3、第五nmos管NM4、第四pmos管PM3、第五pmos管PM4;所述第二
nmos管NM1和第三nmos管NM2的宽长比设置为第四nmos管NM3和第五nmos管NM4的宽长比的
1/4到3/4,第四pmos管PM3和第五pmos管PM4的宽长比设置为第二pmos管PM1和第三pmos管
PM2的宽长比的1/4到3/4。
的宽长比设置为第二pmos管PM1和第三pmos管PM2的宽长比的1/4。
pmos管PM2的漏极与第二pmos管PM1的漏极连接,第二pmos管PM1的源极连接电源电压,第二
pmos管PM1的栅极连接数字模块送到IO的数据data_in,第二pmos管PM1的漏极与第一驱动
管PM0的栅极连接,第二pmos管PM1的漏极与第二nmos管NM1的漏极连接,第二nmos管NM1的
栅极连接数字模块送到IO的数据data_in,第二nmos管NM1的源极与第三nmos管NM2的漏极
连接,第三nmos管NM2的的源极接地,第三nmos管NM2的栅极连接调节IO输出驱动能力的控
制信号io_drive和输出使能do_en。
pmos管PM3的漏极与第五pmos管PM4的源极连接,第五pmos管PM4的栅极连接数字模块送到
IO的数据data_in,第五pmos管PM4的漏极与第二驱动管NM0的栅极连接,第五pmos管PM4的
漏极与第五nmos管NM4的漏极连接,第五nmos管NM4源极接地,第五nmos管NM4的栅极连接数
字模块送到IO的数据data_in,第五pmos管PM4的漏极与第四nmos管NM3的漏极连接,第四
nmos管NM3的源极接地,第四nmos管NM3的栅极连接调节IO输出驱动能力的控制信号io_
drive和输出使能do_en。
PMOS predriver连接。
能力的控制信号io_drive和输出使能do_en,第六pmos管PM5的源极连接电源电压,第六
pmos管PM5的漏极与第六nmos管NM5的漏极连接在一起后与第一前置驱动模块PMOS
predriver连接,第六nmos管NM5的源极接地。
化,而是实现一种非交叠时序,在打开PMOS驱动管时,NMOS驱动管的栅极电压已经接近0V,
NMOS驱动管关闭;在打开NMOS驱动管时,PMOS驱动管栅极电压已经接近电源电压,PMOS驱动
管关闭,避免了PMOS驱动管和NMOS驱动管两个驱动管同时开启而形成穿通电流,解决了
PMOS驱动管和NMOS驱动管同时开启形成穿通电流从而引起驱动管总的峰值电流的增加和
数据读出时的功耗增加的问题。
附图说明
具体实施方式
此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。因
此,以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的
范围,而是仅仅表示本申请的选定实施例。基于本申请的实施例,本领域技术人员在没有做
出创造性劳动的前提下所获得的所有其他实施例,都属于本申请保护的范围。
描述中,术语“第一”、“第二”等仅用于区分描述,而不能理解为指示或暗示相对重要性。
第一驱动管时,第二驱动管关闭,在打开第二驱动管时第一驱动管关闭。
模块送到IO的数据data_in,第一前置驱动模块PMOS predriver与第一驱动管PM0的栅极连
接,第一驱动管PM0的漏极连接电源电压VCC,第一驱动管PM0的源极连接数据输出端data_
out;第二前置驱动模块NMOS predriver连接调节IO输出驱动能力的控制信号io_drive和
输出使能do_en,第二前置驱动模块NMOS predriver连接数字模块送到IO的数据data_in,
第二前置驱动模块NMOS predriver与第二驱动管NM0的栅极连接,第二驱动管NM0的漏极连
接数据输出端data_out,第二驱动管NM0的源极接地。
第四nmos管NM3、第五nmos管NM4、第四pmos管PM3、第五pmos管PM4;所述第二nmos管NM1和第
三nmos管NM2的宽长比设置为第四nmos管NM3和第五nmos管NM4的宽长比的1/4到3/4,第四
pmos管PM3和第五pmos管PM4的宽长比设置为第二pmos管PM1和第三pmos管PM2的宽长比的
1/4到3/4。
置为第二pmos管PM1和第三pmos管PM2的宽长比的1/4。
极与第二pmos管PM1的漏极连接,第二pmos管PM1的源极连接电源电压,第二pmos管PM1的栅
极连接数字模块送到IO的数据data_in,第二pmos管PM1的漏极与第一驱动管PM0的栅极连
接,第二pmos管PM1的漏极与第二nmos管NM1的漏极连接,第二nmos管NM1的栅极连接数字模
块送到IO的数据data_in,第二nmos管NM1的源极与第三nmos管NM2的漏极连接,第三nmos管
NM2的的源极接地,第三nmos管NM2的栅极连接调节IO输出驱动能力的控制信号io_drive和
输出使能do_en。
极与第五pmos管PM4的源极连接,第五pmos管PM4的栅极连接数字模块送到IO的数据data_
in,第五pmos管PM4的漏极与第二驱动管NM0的栅极连接,第五pmos管PM4的漏极与第五nmos
管NM4的漏极连接,第五nmos管NM4源极接地,第五nmos管NM4的栅极连接数字模块送到IO的
数据data_in,第五pmos管PM4的漏极与第四nmos管NM3的漏极连接,第四nmos管NM3的源极
接地,第四nmos管NM3的栅极连接调节IO输出驱动能力的控制信号io_drive和输出使能do_
en。
predriver连接。
制信号io_drive和输出使能do_en,第六pmos管PM5的源极连接电源电压,第六pmos管PM5的
漏极与第六nmos管NM5的漏极连接在一起后与第三nmos管NM2的栅极连接,第六pmos管PM5
的漏极与第六nmos管NM5的漏极连接在一起后与第三pmos管PM2的栅极连接,第六nmos管
NM5的源极接地。
NM4的Gate端电压逐渐升高,PG和NG点的电压逐渐下降,其下降速度取决于第二nmos管NM1
下拉通路和第五nmos管NM4下拉通路的导通电阻大小以及PG和NG点寄生电容的大小,假设
PG和NG点寄生电容近似相等,那么两个下拉通路的导通电阻大小直接决定PG和NG点的下降
速度。在现有技术中,因为没有特别设定第二nmos管NM1 、第三nmos管NM2和第四nmos管
NM3、第五nmos管NM4的宽长比相对大小,因此其下拉通路的导通电阻基本可比,PG和NG点的
下降速度大致相同。本技术方案中,通过设置第二nmos管NM1 、第三nmos管NM2和第四nmos
管NM3、第五nmos管NM4的宽长比,将第二nmos管NM1下拉通路和第五nmos管NM4下拉通路的
导通电阻设置为不一样,使得PG和NG两点的下降速度存在明显的差别,从而保证在第一驱
动管PM0开启之前,第二驱动管NM0的Gate电压已经低于或者接近其开启电压,第二驱动管
NM0的穿通电流可以控制在很小的峰值以内。图3是本技术方案中将第二nmos管NM1 、第三
nmos管NM2的宽长比设置为第四nmos管NM3、第五nmos管NM4的宽长比的四分之一后的仿真
波形图,从图3可以看到,在数字模块送到IO的数据data_in从0变1时,PG点下降速度明显慢
于NG点,从而在第一驱动管PM0开启的时候,NG点电压已经接近0,从而第二驱动管NM0的穿
通电流很小。
pmos管PM4的Gate端电压逐渐下降,PG和NG点的电压逐渐上升,其上升速度取决于第二pmos
管PM1上拉通路和第五pmos管PM4上拉通路的导通电阻大小以及PG和NG点寄生电容的大小,
假设PG和NG点寄生电容近似相等,那么两个上拉通路的导通电阻大小直接决定PG和NG点的
上升速度。在现有技术中,没有特别设定第二pmos管PM1、第三pmos管PM2、第四pmos管PM3、
第五pmos管PM4的宽长比相对大小,因此其上拉通路的导通电阻基本可比,PG和NG点的上升
速度大致相同。本技术方案中,通过设置第二pmos管PM1、第三pmos管PM2、第四pmos管PM3、
第五pmos管PM4的宽长比,其设置的出发点是人为地将第二pmos管PM1下拉通路和第五pmos
管PM4上拉通路的导通电阻设置为不一样,使得PG和NG两点的上升速度存在明显的差别,从
而保证在第二驱动管NM0开启之前,第一驱动管PM0的Gate电压已经高于或者接近其开启电
压,第一驱动管PM0的穿通电流可以控制在很小的峰值以内。图3为本技术方案中将第四
pmos管PM3和第五pmos管PM4的宽长比设置为第二pmos管PM1和第三pmos管PM2的宽长比的
四分之一后的仿真波形图,从图3可以看到,在数字模块送到IO的数据data_in从1变0时,NG
点上升速度明显慢于PG点,从而在第二驱动管NM0开启的时候,PG点电压已经接近电源电
压,从而第一驱动管PM0的穿通电流很小。
辑功能划分,实际实现时可以有另外的划分方式,又例如,多个单元或组件可以结合或者可
以集成到另一个系统,或一些特征可以忽略,或不执行。另一点,所显示或讨论的相互之间
的耦合或直接耦合或通信连接可以是通过一些通信接口,装置或单元的间接耦合或通信连
接,可以是电性,机械或其它的形式。
个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的
目的。
的关系或者顺序。
任何修改、等同替换、改进等,均应包含在本申请的保护范围之内。