静态随机存储器的读数据控制装置、控制方法及电子设备

摘要

本申请提供一种静态随机存储器的读数据控制装置、控制方法及电子设备。该装置包括灵敏放大器、锁存器和数据读出时序控制管；灵敏放大器的输入端与SRAM的存储单元的位线通过位选择传输管连接，灵敏放大器的输出端与锁存器的输入端连接；灵敏放大器用于将从SRAM的存储单元读出的数据信号进行放大，并将放大后的数据信号输入锁存器中；数据读出时序控制管与灵敏放大器的使能端和锁存器连接，用于控制读数据信号输出的时序；锁存器用于将放大后的数据信号进行锁存并根据时序输出读数据信号。本申请通过利用灵敏放大器的使能端控制数据时序控制管的通断，实现对读数据信号输出的时序的控制，进而使得读数据信号输出的时序与时钟信号的时序一致。

权利要求

1.一种静态随机存储器的读数据控制装置，其特征在于，包括：灵敏放大器、锁存器和数据读出时序控制管；其中：

所述灵敏放大器的输入端与静态随机存储器SRAM的存储单元的位线通过位选择传输管连接，所述灵敏放大器的输出端与所述锁存器的输入端连接；所述灵敏放大器用于将从所述SRAM的存储单元读出的数据信号进行放大，并将放大后的数据信号输入所述锁存器中；

所述数据读出时序控制管分别与所述灵敏放大器的使能端和所述锁存器连接，用于控制读数据信号输出的时序；

所述锁存器用于将所述放大后的数据信号进行锁存并根据所述时序输出所述读数据信号；

所述锁存器包括第一控制电路和第二控制电路，所述第一控制电路和所述第二控制电路相互交叉反馈连接；

所述灵敏放大器包括第一输出端和第二输出端；

所述数据读出时序控制管包括第一控制管和第二控制管；

所述第一控制电路分别与所述第一输出端和所述第一控制管连接，所述第二控制电路分别与第二输出端和所述第二控制管连接；

所述第一控制电路包括第一PMOS管，第二PMOS管、第一NMOS管、第二NMOS管和第一逻辑门电路；所述第二控制电路包括第三PMOS管，第四PMOS管、第三NMOS管、第四NMOS管和第二逻辑门电路；

所述第一逻辑门电路和所述第二逻辑门电路均为与非门，所述第一控制管为第五PMOS管，所述第二控制管为第六PMOS管；

所述第一PMOS管的栅极与所述灵敏放大器的第一输出端和所述第二NMOS管的栅极连接，所述第一PMOS管的漏极与所述数据读出时序控制管连接；

所述第二PMOS管的栅极与所述第一NMOS管的栅极、所述第四PMOS管的漏极、第三NMOS管的漏极以及所述第二逻辑门电路连接；所述第二PMOS管的漏极与所述第一NMOS管的漏极连接；

所述第一NMOS管的源极与所述第二NMOS管的漏极连接；

所述第一逻辑门电路的输出端与所述第一控制管连接；

所述第三PMOS管的栅极与所述灵敏放大器的第二输出端、所述第四NMOS管的栅极连接，所述第三PMOS管的漏极与所述第二控制管连接；

所述第四PMOS管的栅极与所述第一逻辑门电路的输入端和第三NMOS管的栅极连接，所述第四PMOS管的漏极与所述第二逻辑门电路的输入端和第三NMOS管的漏极连接；

所述第三NMOS管的源极与所述第四NMOS管的漏极连接；

所述第二逻辑门电路的输出端与所述第二控制管连接；

所述第五PMOS管的栅极与所述灵敏放大器的使能取反端连接，所述第五PMOS管的源极与所述第一PMOS管的漏极连接，所述第五PMOS管的漏极与所述第一逻辑门电路的输出端、第一NMOS管的漏极连接；

所述第六PMOS管的栅极与所述灵敏放大器的使能端连接，所述第六PMOS管的源极与所述第三PMOS管的漏极连接，所述第六PMOS管的漏极与所述第二逻辑门电路的输出端连接。

2.根据权利要求1所述的装置，其特征在于，所述第一逻辑门电路和所述第二逻辑门电路均为或非门，所述第一控制管为第五NMOS管，所述第二控制管为第六NMOS管；

所述第一PMOS管的栅极通过第一反相器与所述灵敏放大器的第一输出端连接，并且与第一NMOS管的栅极连接；所述第一PMOS管的漏极与所述第二PMOS管的源极连接；

所述第二PMOS管的栅极与所述第二NMOS管的栅极、所述第二逻辑门电路的输出端、第四PMOS管的漏和第四NMOS管的漏极连接；所述第二PMOS管的漏极与所述第二NMOS管的漏极、第一逻辑门电路的输出端、第四PMOS管的栅极和第一NMOS管的栅极连接；

所述第一NMOS管的漏极与所述第一逻辑门电路的输出端连接；所述第一NMOS管的源极与所述第五NMOS管漏极连接；

所述第五NMOS管的栅极与所述灵敏放大器的使能端连接；

所述第三PMOS管的栅极通过第二反相器与所述灵敏放大器的第二输出端连接，以及与所述第三NMOS管的栅极连接；所述第三PMOS管的漏极与所述第四PMOS管的源极连接；

所述第四PMOS管的漏极与所述第四NMOS管的漏极、所述第二逻辑门电路的输入端连接；所述第四PMOS管的漏极与所述第四NMOS管的漏极连接；

所述第三NMOS管的漏极与所述第二逻辑门电路的输入端连接，所述第三NMOS管的源极与所述第六NMOS管的漏极连接；

所述第六NMOS管的栅极与所述灵敏放大器的使能端连接。

3.根据权利要求1所述的装置，其特征在于，所述灵敏放大器包括第一输入端和第二输入端；所述灵敏放大器的第一输入端与所述SRAM的存储单元的第一位线通过传输管连接，所述灵敏放大器的第二输入端与所述SRAM的存储单元的第二位线通过传输管连接。

4.根据权利要求1所述的装置，其特征在于，所述灵敏放大器为电压型灵敏放大器。

5.一种静态随机存储器的读数据控制方法，其特征在于，应用于如权利要求1‑4任一项所述的装置，所述方法包括：

灵敏放大器的输入端接收SRAM的存储单元的输出端输出的数据信号；

若所述灵敏放大器的使能端根据时钟信号输入到数据读出时序控制管的电平信号，使得所述数据读出时序控制管导通，则将所述数据信号进行放大后输入锁存器中；

所述锁存器根据所述灵敏放大器输入的放大后的数据信号确定互锁关系，并输出读数据信号。

6.根据权利要求5所述的方法，其特征在于，所述方法还包括：若所述灵敏放大器的使能端根据时钟信号输入到数据读出时序控制管的电平信号，使得所述数据读出时序控制管断开；

所述锁存器的互锁关系保持所述数据读出时序控制管断开前的状态不变。

7.一种静态随机存储器，其特征在于，包括存储单元、地址译码器和如权利要求1‑4任一项所述的控制装置。

8.一种中央处理器，其特征在于，包括如权利要求7所述的静态随机存储器。

9.一种电子设备，其特征在于，包括如权利要求8所述的中央处理器。

说明书

静态随机存储器的读数据控制装置、控制方法及电子设备

技术领域

[0001] 本申请涉及计算机技术领域，具体而言，涉及一种静态随机存储器的读数据控制装置、控制方法及电子设备。

背景技术

[0002] 静态随机存储器(Static Random Access Memory，SRAM)具有在不断电时利用互锁存的存储单元保存数据的功能，并且具有速度快、功耗低、技术成熟可靠等优点。SRAM一
般包括存储单元、地址译码器、灵敏放大器、控制电路、缓冲/驱动等电路。其中，控制电路产
生内部时钟信号和控制地址译码器选择存储单元阵列中的存储单元，并将该单元中存储的
数据通过位选择器传输给灵敏放大器，灵敏放大器将该数据进行放大后经锁存器输出。

[0003] SRAM可以应用在中央处理器(CPU)和片上系统(SOC)中，被称为缓存(cache)，作为cache使用的SRAM读/写操作一般有两种时序控制类型：分别为跟踪(tracking)时序控制和
相位(phase)时序控制。针对相位时序控制方法，从时钟信号由低电平到高电平转换时开启
读/写操作，由高电平向低电平转换时结束读/写操作，因此，SRAM读/写操作的周期和时钟
频率密切相关。在读周期中，若SRAM中的灵敏放大器为电压型灵敏放大器，当时钟信号的频
率比较低(也即时钟周期长)，会导致SRAM读操作数据输出的时间可能在时钟信号下降沿到
来之前，也可能在时钟信号下降沿到来之后，即，SRAM读数据的时序与时钟信号的时序不一
致的问题。

发明内容

[0004] 本申请实施例的目的在于提供一种静态随机存储器的读数据输出控制装置、控制方法及电子设备，用以解决SRAM读数据输出的时序与时钟信号的时序不一致的问题。

[0005] 第一方面，本申请实施例提供一种静态随机存储器的读数据控制装置，包括：灵敏放大器、锁存器和数据读出时序控制管；其中：所述灵敏放大器的输入端与静态随机存储器
SRAM的存储单元的位线通过位选择传输管连接，所述灵敏放大器的输出端与所述锁存器的
输入端连接；所述灵敏放大器用于将从所述SRAM的存储单元读出的数据信号进行放大，并
将放大后的数据信号输入所述锁存器中；所述数据读出时序控制管分别与所述灵敏放大器
的使能端和所述锁存器连接，用于控制读数据信号输出的时序；所述锁存器用于将所述放
大后的数据信号进行锁存并根据所述时序输出所述读数据信号。

[0006] 本申请实施例通过利用灵敏放大器的使能端控制数据时序控制管的通断，实现对读数据信号输出的时序的控制，进而，使得读数据信号输出的时序与时钟信号的时序保持
一致。

[0007] 进一步地，所述锁存器包括第一控制电路和第二控制电路，所述第一控制电路和所述第二控制电路相互交叉反馈连接；所述灵敏放大器包括第一输出端和第二输出端；所
述数据读出时序控制管包括第一控制管和第二控制管；所述第一控制电路分别与所述第一
输出端和所述第一控制管连接，所述第二控制电路分别与第二输出端和所述第二控制管连
接。

[0008] 本申请实施例中通过第一控制管与第一控制电路连接，第二控制管与第二控制电路连接，当灵敏放大器的使能端输出的信号使得第一控制管和第二控制管导通的情况下，
才能够使得锁存器输出读数据，又由于灵敏放大器的使能端的高低电平与时钟信号有关，
因此能够保证时钟信号与输出读数据信号的时序一致。

[0009] 进一步地，所述第一控制电路包括第一PMOS管，第二PMOS管、第一NMOS管、第二NMOS管和第一逻辑门电路；所述第二控制电路包括第三PMOS管，第四PMOS管、第三NMOS管、
第四NMOS管和第二逻辑门电路。

[0010] 进一步地，所述第一逻辑门电路和所述第二逻辑门电路均为与非门，所述第一控制管为第五PMOS管，所述第二控制管为第六PMOS管；所述第一PMOS管的栅极与所述灵敏放
大器的第一输出端和所述第二NMOS管的栅极连接，所述第一PMOS管的漏极与所述数据读出
时序控制管连接；所述第二PMOS管的栅极与所述第一NMOS管的栅极、所述第四PMOS管的漏
极、第三NMOS管的漏极以及所述第二逻辑门电路连接；所述第二PMOS管的漏极与所述第一
NMOS管的漏极连接；所述第一NMOS管的源极与所述第二NMOS管的漏极连接；所述第一逻辑
门电路的输出端与所述第一控制管连接；所述第三PMOS管的栅极与所述灵敏放大器的第二
输出端、所述第四NMOS管的栅极连接，所述第三PMOS管的漏极与所述第二控制管连接；所述
第四PMOS管的栅极与所述第一逻辑门电路的输入端和第三NMOS管的栅极连接，所述第四
PMOS管的漏极与所述第二逻辑门电路的输入端和第三NMOS管的漏极连接；所述第三NMOS管
的源极与所述第四NMOS管的漏极连接；所述第二逻辑门电路的输出端与所述第二控制管连
接；所述第五PMOS管的栅极与所述灵敏放大器的使能取反端连接，所述第五PMOS管的源极
与所述第一PMOS管的漏极连接，所述第五PMOS管的漏极与所述第一逻辑门电路的输出端、
第一NMOS管的漏极连接；所述第六PMOS管的栅极与所述灵敏放大器的使能端连接，所述第
六PMOS管的源极与所述第三PMOS管的漏极连接，所述第六PMOS管的漏极与所述第二逻辑门
电路的输出端连接。

[0011] 本申请实施例通过利用灵敏放大器的使能端控制数据时序控制管的通断，实现对读数据信号输出的时序的控制，进而，使得读数据信号输出的时序与时钟信号的时序保持
一致。

[0012] 进一步地，所述第一逻辑门电路和所述第二逻辑门电路均为或非门，所述第一控制管为第五NMOS管，所述第二控制管为第六NMOS管；所述第一PMOS管的栅极通过第一反相
器与所述灵敏放大器的第一输出端连接，并且与第一NMOS管的栅极连接；所述第一PMOS管
的漏极与所述第二PMOS管的源极连接；所述第二PMOS管的栅极与所述第二NMOS管的栅极、
所述第二逻辑门电路的输出端、第四PMOS管的漏和第四NMOS管的漏极连接；所述第二PMOS
管的漏极与所述第二NMOS管的漏极、第一逻辑门电路的输出端、第四PMOS管的栅极和第一
NMOS管的栅极连接；所述第一NMOS管的漏极与所述第一逻辑门电路的输出端连接；所述第
一NMOS管的源极与所述第五NMOS管漏极连接；所述第五NMOS管的栅极与所述灵敏放大器的
使能端连接；所述第三PMOS管的栅极通过第二反相器与所述灵敏放大器的第二输出端连
接，以及与所述第三NMOS管的栅极连接；所述第三PMOS管的漏极与所述第四PMOS管的源极
连接；所述第四PMOS管的漏极与所述第四NMOS管的漏极、所述第二逻辑门电路的输入端连
接；所述第四PMOS管的漏极与所述第四NMOS管的漏极连接；所述第三NMOS管的漏极与所述
第二逻辑门电路的输入端连接，所述第三NMOS管的源极与所述第六NMOS管的漏极连接；所
述第六NMOS管的栅极与所述灵敏放大器的使能端连接。

[0013] 本申请实施例也可以通过锁存器中的两个或非门，数据读出时序控制管使用NMOS管实现对读数据信号输出的时序与时钟信号的时序一致。

[0014] 进一步地，所述灵敏放大器包括第一输入端和第二输入端；所述灵敏放大器的第一输入端与所述SRAM的存储单元的第一位线通过传输管连接，所述灵敏放大器的第二输入
端与所述SRAM的存储单元的第二位线通过传输管连接。

[0015] 进一步地，所述灵敏放大器为电压型灵敏放大器。

[0016] 第二方面，本申请实施例提供一种静态随机存储器的读数据控制方法，所述方法包括：灵敏放大器的输入端接收SRAM的存储单元的输出端输出的数据信号；若所述灵敏放
大器的使能端根据时钟信号输入到数据读出时序控制管的电平信号，使得所述数据读出时
序控制管导通，则将所述数据信号进行放大后输入锁存器中；所述锁存器根据所述灵敏放
大器输入的放大后的数据信号确定互锁关系，并输出读数据信号。

[0017] 进一步地，所述方法还包括：若所述灵敏放大器的使能端根据时钟信号输入到数据读出时序控制管的电平信号，使得所述数据读出时序控制管断开；所述锁存器的互锁关
系保持所述数据读出时序控制管断开前的状态不变。

[0018] 第三方面，本申请实施例提供一种静态随机存储器，包括存储单元、地址译码器和第一方面所述的控制装置。

[0019] 第四方面，本申请实施例提供一种中央处理器，包括第三方面的静态随机存储器。

[0020] 第五方面，本申请实施例提供一种电子设备，包括第四方面所述的中央处理器。

[0021] 本申请的其他特征和优点将在随后的说明书阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请实施例了解。本申请的目的和其他优点可通过在所写的说
明书、权利要求书、以及附图中所特别指出的结构来实现和获得。

附图说明

[0022] 为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看
作是对范围的限定，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据
这些附图获得其他相关的附图。

[0023] 图1为对比方案提供的电流型灵敏放大器的内部结构图；

[0024] 图2为对比方案提供的灵敏放大器与锁存器的电路示意图；

[0025] 图3为对比方案提供的灵敏放大器与存储单元的连接示意图；

[0026] 图4为对比方案提供的读数据在时钟信号下降沿之前输出的波形图；

[0027] 图5为对比方案提供的读数据在时钟信号下降沿之后输出的波形图；

[0028] 图6为对比方案提供的SRAM与外部DFF连接示意图；

[0029] 图7为对比方案提供的DFF采样SRAM读数据波形示意图；

[0030] 图8为本申请实施例提供一种读输出控制电路结构示意图；

[0031] 图9为本申请实施例提供的电压型灵敏放大器结构示意图；

[0032] 图10为本申请实施例提供的一种读输出控制电路电路示意图；

[0033] 图11为本申请实施例提供的另一种读输出控制电路示意图；

[0034] 图12为本申请实施例提供的读数据输出时序控制波形示意图；

[0035] 图13为本申请实施例提供的一种静态随机存储器的读数据控制方法流程示意图；

[0036] 图14为本申请实施例提供的一种静态随机存储器读操作结构示意图。

具体实施方式

[0037] 下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。

[0038] 为了便于理解本申请的方案，先介绍本申请中涉及到的相关概念进行解释：

[0039] 片上系统(System‑on‑a‑Chip，SoC)，指的是在单个芯片上集成一个完整的系统，对所有或部分必要的电子电路进行包分组的技术。所谓完整的系统一般包括中央处理器
(CPU)、存储器、以及外围电路等。

[0040] 中央处理器(Central‑Processing‑Unit，CPU)，作为计算机系统的运算和控制核心，是信息处理、程序运行的最终执行单元。

[0041] D类型触发器(D type Flip‑Flop，DFF)，是在时钟信号作用下，输出结果根据D的状态而改变。

[0042] 当SRAM作为cache时，用于充当CPU和主存之间的桥梁，以缩短二者之间的速度差距。Cache通常分为三级，越靠近CPU核心的cache速度越快。SRAM的读/写操作操作时序控制
一般有跟踪时序控制和相位时序控制两种：SRAM的读/写操作的跟踪时序控制方式，即主
读/写操作和跟踪读/写操作几乎同时开启，但跟踪读/写操作的速度更快。当跟踪读/写完
成时，会产生一个控制信号用于结束主读/写操作。读操作速度越快输出数据的速度越快，
一般是在时钟信号(clock)上升沿一段时间后输出数据，读取时间(Access time)是从
clock上升沿到输出数据翻转沿的时间。由于CPU完成一条条指令也是以时钟周期为单位，
因此，针对相位时序控制方式来说，这种由时钟信号高低电平沿触发的SRAM读数据输出的
时序是为了配合CPU的频率变换的。当时钟频率高时，需要更快的读/写数据，当时钟频率低
时，有更充足的时间来读/写数据。相位时序控制方式不需要额外的跟踪逻辑模块，更节省
面积，所以这种方式应用较为广泛。

[0043] SRAM读操作的信号放大和输出主要是通过灵敏放大器和锁存器来完成的，其中，灵敏放大器将存储单元的位线和互补位线对应的电压差放大成“1”和“0”，即高低电平，然
后经过锁存器输出。读数据输出的时序由灵敏放大器和锁存器来控制。灵敏放大器可以分
为电流型灵敏放大器和电压型灵敏放大器。

[0044] 图1为对比方案提供的电流型灵敏放大器的内部结构图，如图1所示，灵敏放大器的两个输入端SAC和SAT分别接入两个对称的NMOS管的栅极，在灵敏放大器的使能信号SAEN
未开启下拉尾管MNT之前，输入电压差不会传入到灵敏放大器的输出端SAC_INT和SAT_INT，
这是由于输入电压不可以直接通过NMOS管的栅极传输到与漏极连接的输出端SAC_INT和
SAT_INT，而必须等到与输出端SAC_INT和SAT_INT串联的尾管MNT开启后，灵敏放大器通过
串联的NMOS管放电，输入信号SAC和SAT的电压差通过电流放电传导到SAC_INT和SAT_INT使
其电压差快速变化，其中一个输出信号会下拉为低电平，进而触发后面连接的锁存器输出
读数据，所以电流型灵敏放大器自身具有时序控制的功能，使其只在SAEN信号使能后才会
输出读数据。但是电流型灵敏放大器和电压型灵敏放大器比起来面积更大、要求更小的工
艺偏差、对输入信号的电压差要求更高才能正确放大信号、放大信号的速度较慢。

[0045] 图2为对比方案提供的灵敏放大器与锁存器的电路示意图，其中，灵敏放大器为电压型灵敏放大器，锁存器为RS锁存器。从图2可以看出，灵敏放大器为双输入、双输出结构，
即输入端包括SAC和SAT，输出端包括SAC_INT和SAT_INT，输出端SAC_INT和SAT_INT与锁存
器连接。图3为对比方案提供的灵敏放大器与存储单元的连接示意图，如图3所示，输入端
SAC和SAT连接存储单元的一组位线(Bit line)：第一位线BLC和第二位线BLT。第一位线BLC
和第二位线BLT传输的信号为一组有电压差的数据信号，该数据信号从SRAM的存储单元中
被读取出来并由灵敏放大器的输入端输入到灵敏放大器中。由于存储单元读操作放电时间
短，所以其输出的电压差表现为小信号，灵敏放大器将从位线上接收到的小信号放大到全
电压范围的信号并输出。RS锁存器接收灵敏放大器放大后输出的信号，并对该信号进行锁
存及输出。

[0046] 研究人员发现，当时钟信号的频率较低，或者工艺角偏差较大的情况下，如工艺角在快速(Fast)角时，存储单元读操作下拉电流比较大，导致第一位线BLC和第二位线BLT之
间的电压差发展比较快。当电压差达到或超过VDD/2时，即使灵敏放大器的使能信号还未开
启(在时钟信号下降沿之后才开启)，灵敏放大器的输入端SAC和SAT之间的电压差会传导到
灵敏放大器的输出端SAC_INT和SAT_INT，当SAC_INT和SAT_INT中的电压差达到了RS锁存器
的开启翻转点，则会将读操作的数据发送出去，这会导致SRAM读数据输出的时序不一致的
问题，即读数据输出的时间可能在时钟信号下降沿之前，也有可能在时钟信号下降沿之后。
图4为对比方案提供的读数据在时钟信号下降沿之前输出的波形图；图5为对比方案提供的
读数据在时钟信号下降沿之后输出的波形图。图4和图5中，第一条波形表示时钟信号
(CLK)，第二条波形表示灵敏放大器的使能信号(SAEN)，第三条波形表示灵敏放大器的输入
信号(SAC/SAT)，可以理解的是，第三条波形中实线和虚线中一个表示输入信号SAC，一个表
示输入信号SAT，第四条波形表示读数据信号(RdOut)。从图4中可以看出，读数据信号开始
输出的时间在时钟信号的下降沿出现之前。从图5中可以看出，读数据信号开始输出的时间
在时钟信号的下降沿出现之后。

[0047] 另外，在SRAM的工作频率较低，即时钟信号CLOCK的周期较长时，并且灵敏放大器开启较晚时，存储单元读操作下拉位线电压到一个中间电压附近并保持一段时间，这个中
间电压差通过传输管传到SAC_INT和SAT_INT间，由于中间电压使PMOS管和NMOS管都导通，
此时通过串联的MPC1、MNX1、MNC1路径，或者通过MPT1、MNX2、MNT1串联路径可能存在从VDD
到VSS的直流漏电的问题。

[0048] 图6为对比方案提供的SRAM与外部DFF连接示意图，如图6所示，SRAM的输入时钟信号CLK经过缓冲延迟接入DFF的时钟输入CLK_DFF，CLK到CLK_DFF有一定的延迟，当前周期读
出的数据一般会在下一周期的上升沿被CLK_DFF采样，如果读数据在当前周期的下降沿之
前输出，CLK_DFF采样锁存器输出数据的建立(setup)时间就变长而保持(hold)时间变小，
在最坏的情形下hold时间可能为负，即DFF采样到的可能是下一周期读出的数据。图7为对
比方案提供的DFF采样SRAM读数据波形示意图，如图7所示，第一条波形表示时钟信号
(CLK)，第二条波形表示灵敏放大器的使能信号(SAEN)，第三条波形表示提前输出的读数据
(RdOut)，第四条波形表示延后输出的读数据，第五条波形表示输入到DFF中的信号。从图7
中可以看出，CLK_DFF本来应该采集第Q个周期的读数据，对于提前输出的读数据来说，CLK_
DFF真实采集到的是第Q+1个周期的读数据。这显然是不被允许的，因为采样到的不是正确
的数据，会导致系统运算出错。

[0049] 为了解决上述问题，本申请实施例提供一种读数据输出控制装置，其对应的读输出控制电路结构如图8所示，该装置包括：灵敏放大器801、锁存器802和数据读出时序控制
管803；其中：

[0050] 灵敏放大器801为电压型灵敏放大器，图9为本申请实施例提供的电压型灵敏放大器结构示意图。灵敏放大器801的输入端与静态随机存储器SRAM的存储单元的输出端连接。
其中，存储单元包括两个输出端，即第一位线(BLC)和第二位线(BLT)，灵敏放大器801包括
两个输入端，即第一输入端(SAC)和第二输入端(SAT)。灵敏放大器801的第一输入端(SAC)
通过一个PMOS管与第一位线(BLC)连接，第二输入端(SAT)通过另一个PMOS管与第二位线
(BLT)连接。存储单元两个位线之间在读操作时具有逐渐变大的电压差。灵敏放大器801将
从SRAM的存储单元读出的数据信号进行放大，并将放大后的数据信号输入所述锁存器802
中。可以理解的是，在初始状态，灵敏放大器的两个输入端由位线预充电路充电到高电平，
当读操作开始时，字线(WL)开启，存储单元存“0”的一端通过存储器下拉管和传输管将与之
相连接的位线电压下拉，BLC与BLT之间就会形成电压差。

[0051] 所述数据读出时序控制管803分别与所述灵敏放大器801的使能端和所述锁存器802连接，用于控制读数据信号输出的时序。

[0052] 锁存器802用于将放大后的数据信号进行锁存并根据时序输出读数据信号。由于灵敏放大器801的使能端将高低电平信号输入数据读出时序控制管803，数据读出时序控制
管803根据高低电平信号导通或断开，当导通时，可以使锁存器802输出读数据信号；当断开
时，锁存器802不能输出读数据信号。

[0053] 本申请实施例通过利用灵敏放大器的使能端控制数据时序控制管的通断，实现对读数据信号输出的时序的控制，进而，使得读数据信号输出的时序与时钟信号的时序保持
一致。并且，能够避免在时钟周期较长、灵敏放大器的使能信号开启较晚时，锁存器可能存
在的直流漏电的风险，从而能够节省功耗。

[0054] 在上述实施例的基础上，所述锁存器包括第一控制电路8021和第二控制电路8022，所述第一控制电路8021和所述第二控制电路8022相互交叉反馈连接；

[0055] 数据读出时序控制管包括第一控制管8031和第二控制管8032；

[0056] 第一控制电路8021分别与灵敏放大器801的第一输出端和第一控制管8031连接，第二控制电路8022分别与灵敏放大器801的第二输出端和第二控制管8032连接。

[0057] 图10为本申请实施例提供的控制装置电路示意图，其对应的读输出控制电路如图10所示，第一控制电路8021包括第一PMOS管MPC1，第二PMOS管MPX1、第一NMOS管MNX1、第二
NMOS管MNC1和第一逻辑门电路RDDATIN；所述第二控制电路包括第三PMOS管MPT1，第四PMOS
管MPX2、第三NMOS管MNX2、第四NMOS管MNT1和第二逻辑门电路RDDATX；

[0058] 所述第一PMOS管MPC1的栅极与所述灵敏放大器801的第一输出端和第二NMOS管MNC1的栅极连接，所述第一PMOS管MPC1的漏极与所述数据读出时序控制管803连接；

[0059] 所述第二PMOS管MPX1的栅极与所述第一NMOS管MNX1的栅极、所述第四PMOS管MPX2的漏极、第三NMOS管MNX2的漏极以及所述第二逻辑门电路RDDATX连接；所述第二PMOS管
MPX1的漏极与所述第一NMOS管MNX1的漏极连接；

[0060] 所述第一NMOS管MNX1的源极与所述第二NMOS管MNC1的漏极连接；

[0061] 所述第一逻辑门电路RDDATIN的输出端与所述第一控制管8031连接；

[0062] 所述第三PMOS管MPT1的栅极与所述灵敏放大器801的第二输出端、所述第四NMOS管MNT1的栅极连接，所述第三PMOS管MPT1的漏极与所述第二控制管8032连接；

[0063] 所述第四PMOS管MPX2的栅极与所述第一逻辑门电路RDDATIN的输入端和第三NMOS管MNX2的栅极连接，所述第四PMOS管MPX2的漏极与所述第二逻辑门电路RDDATX的输入端和
第三NMOS管MNX2的漏极连接；

[0064] 所述第三NMOS管MNX2的源极与所述第四NMOS管MNT1的漏极连接；

[0065] 所述第二逻辑门电路RDDATX的输出端与所述第二控制管8032连接。

[0066] 作为一种实施方式，第一逻辑门电路RDDATIN和所述第一逻辑门电路RDDAT均为与非门，所述第一控制管8031为第五PMOS管MPC2，所述第二控制管8032为第五PMOS管MPT2；

[0067] 所述第五PMOS管MPC2的栅极与所述灵敏放大器801的使能端连接，所述第五PMOS管MPC2的源极与所述第一PMOS管MPC1的漏极连接，所述第五PMOS管MPC2的漏极与所述第一
逻辑门电路RDDATIN的输出端、第一NMOS管MNX1的漏极连接；

[0068] 所述第五PMOS管MPT2的栅极与所述灵敏放大器801的使能取反端连接，所述第五PMOS管MPT2的源极与所述第三PMOS管MPT1的漏极连接，所述第五PMOS管MPT2的漏极与所述
第一逻辑门电路RDDAT的输出端连接。

[0069] 作为另一种实施方式，所述第一逻辑门电路和所述第二逻辑门电路均为或非门，所述第一控制管为第五NMOS管，所述第二控制管为第六NMOS管；

[0070] 如图11所示，第一PMOS管MPX1的栅极通过第一反相器与所述灵敏放大器的第一输出端连接，并且与第一NMOS管MNC1的栅极连接；所述第一PMOS管MPX1的漏极与所述第二
PMOS管MPX2的源极连接；

[0071] 所述第二PMOS管MPX2的栅极与所述第二NMOS管的栅极、所述第二逻辑门电路的输出端RDDATX、第四PMOS管MPX4的漏和第四NMOS管MNT2的漏极连接；所述第二PMOS管MPX2的
漏极与所述第二NMOS管MNT1的漏极、第一逻辑门电路的输出端RDDATIN、第二PMOS管MPX2的
栅极和第一NMOS管MNC1的栅极连接；

[0072] 所述第一NMOS管MNC1的漏极与所述第一逻辑门电路的输出端RDDATIN连接；所述第一NMOS管MNC1的源极与所述第五NMOS管MNC2漏极连接；

[0073] 所述第五NMOS管MNC2的栅极与所述灵敏放大器的使能端连接；

[0074] 所述第三PMOS管MPX3的栅极通过第二反相器与所述灵敏放大器的第二输出端连接，以及与所述第三NMOS管MNT2的栅极连接；所述第三PMOS管MPX3的漏极与所述第四PMOS
管MPX4的源极连接；

[0075] 所述第四PMOS管MPX4的漏极与所述第四NMOS管MNC3的漏极、所述第二逻辑门电路的输出端RDDATX连接；所述第四PMOS管MPX4的漏极与所述第四NMOS管的漏极连接；

[0076] 所述第三NMOS管MNT2的漏极与所述第二逻辑门电路RDDATX的输入端连接，所述第三NMOS管MNT2的源极与所述第六NMOS管MNC4的漏极连接；

[0077] 所述第六NMOS管的栅极与所述灵敏放大器的使能端连接。

[0078] 如图10所示，灵敏放大器801的使能端输入到灵敏放大器中的信号为SAEN，第一控制管和第二控制管的栅极连接灵敏放大器使能端经过取反后获得信号SAENB。

[0079] 以图10所示的电路图为例，下面介绍该电路图的工作原理：

[0080] 假设RDDATX的初始值是“1”，因为SAC_INT和SAT_INT的初始值也是“1”，这样通过MNX1管和MNC1管可以将RDDATIN下拉为“0”。可以理解的是，还可以假设RDDATIN的初始值为
“1”，那么RDDATX对应的值则为“0”。在SAENB信号保持为“1”时，RDDATX和RDDATIN形成“1”和
“0”互锁的关系，即使此后SAC_INT和SAT_INT中的任一信号变成中间电平或低电平，只要
SAENB信号保持为高电平，因为没有充放电路径开启来改变RDDATX或RDDATIN节点的值，那
么RDDATX和RDDATIN形成的“1”和“0”互锁的关系还会保持。只有当灵敏放大器开启，即SAEN
上升为高电平，通过取反器的SAENB下降为低电平时，第一控制管MPC2和第二控制管MPT2才
会导通，假设当SAC_INT通过灵敏放大器改变为低电平(SAT_INT为高电平)信号时会导通
MPC1管同时关断MNC1管，串联的MPC1管和MPC2管将RDDATIN充电为高电平“1”，进而导通
MNX2管，由于SAT_INT为高电平而导通的MNT1管将RDDATX下拉为低电平“0”，注意SAT_INT为
高电平时会关断MPT1管，RDDATX和RDDAINT之间改变为“0”和“1”互锁的关系；反之，假设当
SAT_INT通过灵敏放大器改变为低电平(SAC_INT为高电平)信号时会导通MPT1管同时关断
MNT1管，串联的MPT1管和MPT2管将RDDATX充电为高电平“1”，进而导通MNX1管和由于SAC_
INT为高电平而导通的MNC1管将RDDATIN下拉为低电平“0”，注意SAC_INT为高电平时会关断
MPC1管，RDDATX和RDDAINT之间改变为“1”和“0”互锁的关系。此后时钟信号的下降沿使SAEN
上升，经过延迟逻辑保持高电平一段时间后自动下降，即此后SAENB变为高电平，然后灵敏
放大器的充电信号SAPCHX开启，导通灵敏放大器中(如图9所示)的MPSAC、MPSAT和MPEQ管，
使SACT_INT和SAT_INT都充电为高电平，RDDATX和RDDAINT的值通过互锁的锁存器依然保持
当前值不变。

[0081] 图12为本申请实施例提供的读数据输出时序控制波形示意图，如图12所示，当时钟信号CLK出现下降沿时，经过一段时间的延时后SAEN由低电平变为高电平，经过取反后的
SAENB由高电平变为低电平，此时数据读出时序控制管导通，锁存器开始输出读数据信号，
图12中，Taa即为读取时间，Tsetup为建立时间，Thold为保持时间。

[0082] 另外，本申请实施例通过加入了数据读出时序控制管，由于灵敏放大器开启前SAEN保持为低电平而SAENB保持为高电平，所以MPC2和MPT2处于断开状态，从而避免了这一
串联路径可能存在的漏电风险。

[0083] 本申请实施例通过利用灵敏放大器的使能端控制数据时序控制管的通断，实现对读数据信号输出的时序的控制，进而，使得读数据信号输出的时序与时钟信号的时序保持
一致。

[0084] 图13为本申请实施例提供的一种静态随机存储器的读数据控制方法流程示意图，如图13所示，该方法可以用于上述任意实施方式中，该方法包括：

[0085] 步骤1301：灵敏放大器的输入端接收SRAM的存储单元的输出端输出的数据信号；

[0086] 步骤1302：若所述灵敏放大器的使能端根据时钟信号输入到数据读出时序控制管的电平信号，使得所述灵敏放大器开启和所述数据读出时序控制管导通，则将所述数据信
号进行放大后输入锁存器中；

[0087] 步骤1303：所述锁存器根据所述灵敏放大器放大后输出的数据信号确定互锁关系，并输出读数据信号。

[0088] 在上述实施例的基础上，所述方法还包括：

[0089] 若所述灵敏放大器的使能端根据时钟信号输入到数据读出时序控制管的电平信号，使得所述数据读出时序控制管断开；

[0090] 所述锁存器的互锁关系保持所述数据读出时序控制管断开前的状态不变。

[0091] 可以理解的是，上述各步骤的具体实施方式可以参见上述实施例中对图10的工作原理的介绍，此处不再赘述。

[0092] 本申请实施例还提供一种静态随机存储器SRAM，如图14所示，包括存储单元阵列1401、地址译码器1402和上述实施例提供的其对应的读输出控制电路1403。可以理解的是，
还可以包括其对应的读输出控制电路和缓冲/驱动电路等。其中，地址译码器1402包括行译
码器14021和列选择电路14022，其中，列选择电路14022通过位线预充电路与存储单元阵列
通信。

[0093] 本申请实施例还提供一种中央处理器，该中央处理器中包括上述实施例提供的静态随机存储器SARM。可以理解的是，中央处理器中还可以包括其他器件，本申请实施例对此
不作具体限定。

[0094] 本申请实施例还提供一种电子设备，包括上述实施例中的中央处理器，该电子设备可以是台式电脑、笔记本电脑、平板电脑、手机、智能穿戴设备等。

[0095] 在本申请所提供的实施例中，应该理解到，所揭露装置和方法，可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻
辑功能划分，实际实现时可以有另外的划分方式，又例如，多个单元或组件可以结合或者可
以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间
的耦合或直接耦合或通信连接可以是通过一些通信接口，装置或单元的间接耦合或通信连
接，可以是电性，机械或其它的形式。

[0096] 另外，作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多
个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的
目的。

[0097] 再者，在本申请各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。

[0098] 在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际
的关系或者顺序。

[0099] 以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的
任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。