一种半导体器件及其制作方法

摘要

本申请公开了一种半导体器件及其制作方法，半导体器件包括核心区和阶梯区，阶梯区具有顶部选择区和分区阶梯结构区；顶部选择区具有沿第一方向逐级延伸的第一阶梯组和沿第二方向逐级延伸的第二阶梯组，第二方向与第一方向垂直设置；分区阶梯结构区具有沿第二方向逐级延伸的第三阶梯组；第一阶梯组、第二阶梯组和第三阶梯组的阶梯级数相同，且同一级的阶梯的厚度相同；第一阶梯组中的阶梯与第二阶梯组中的阶梯一一对应连接，形成“L”形阶梯；第二阶梯组中的阶梯和第三阶梯组中的阶梯在所述第一方向上对齐设置。本申请可以在形成阶梯区时减少光掩模的数量，有利于简化半导体器件的制作工艺并节约生产成本。

权利要求

1.一种半导体器件，其特征在于，包括核心区和阶梯区，所述阶梯区具有顶部选择区和位于所述顶部选择区远离所述核心区一侧的分区阶梯结构区；所述阶梯区在第一方向上延伸；

所述顶部选择区具有沿所述第一方向逐级延伸的第一阶梯组和沿第二方向逐级延伸的第二阶梯组，所述第二方向与所述第一方向垂直设置；

所述分区阶梯结构区具有沿所述第二方向逐级延伸的第三阶梯组；

所述第一阶梯组、所述第二阶梯组和所述第三阶梯组的阶梯级数相同，且同一级的阶梯的厚度相同；所述第一阶梯组中的阶梯与所述第二阶梯组中的阶梯一一对应连接，形成“L”形阶梯；所述第二阶梯组中的阶梯和所述第三阶梯组中的各阶梯在所述第一方向上对齐设置；所述第三阶梯组的顶部和所述第二阶梯组的顶部的高度差大于所述第二阶梯组中的一个阶梯的厚度；位于所述顶部选择区及所述分区阶梯结构区内的阶梯在所述第一方向的远离所述核心区的方向上逐步下降。

2.根据权利要求1所述的半导体器件，其特征在于，所述第一阶梯组的阶梯级数大于或等于2，且每一级阶梯的厚度相同。

3.根据权利要求2所述的半导体器件，其特征在于，所述顶部选择区还包括一级靠近所述核心区且位于所述第一阶梯组上的顶部阶梯；所述顶部阶梯远离所述核心区的一侧位于所述第一阶梯组远离所述第三阶梯组的一侧；

所述顶部阶梯的厚度大于所述第一阶梯组中的任意一级阶梯的厚度。

4.根据权利要求1所述的半导体器件，其特征在于，所述第三阶梯组的高度小于所述第二阶梯组的高度，且所述第三阶梯组中的每一级阶梯与第二阶梯组中的对应的阶梯的高度差均相同。

5.根据权利要求1所述的半导体器件，其特征在于，所述阶梯区包括多个在所述第二方向上间隔设置的所述分区阶梯结构区。

6.根据权利要求1所述的半导体器件，其特征在于，所述第一阶梯组、所述第二阶梯组和所述第三阶梯组中的每一个相同级阶梯包括至少一对堆叠设置的栅极层和介质层。

7.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件包括三维存储器件。

8.一种半导体器件的制作方法，其特征在于，包括以下步骤：提供半导体结构；所述半导体结构包括核心区和阶梯区，且所述阶梯区具有顶部选择区和位于所述顶部选择区远离所述核心区一侧的分区阶梯结构区；所述阶梯区在第一方向上延伸；

在所述顶部选择区形成沿所述第一方向逐级延伸的第一阶梯组和沿第二方向逐级延伸的第二阶梯组，且在所述分区阶梯结构区形成沿所述第二方向逐级延伸的第三阶梯组；

其中，所述顶部选择区的第一阶梯组和第二阶梯组以及所述分区阶梯结构区的第三阶梯组是通过同一个光掩模、减薄处理及结合修整/刻蚀工艺同时制作形成的；其中，所述第二方向与所述第一方向垂直设置，所述第一阶梯组、所述第二阶梯组和所述第三阶梯组的阶梯级数相同，且同一级的阶梯的厚度相同；所述第一阶梯组中的阶梯与所述第二阶梯组中的阶梯一一对应连接，形成“L”形阶梯；所述第二阶梯组中的阶梯和所述第三阶梯组中的各阶梯在所述第一方向上对齐设置；所述第三阶梯组的顶部和所述第二阶梯组的顶部的高度差大于所述第二阶梯组中的一个阶梯的厚度。

9.根据权利要求8所述的半导体器件的制作方法，其特征在于，所述在所述顶部选择区形成沿所述第一方向逐级延伸的第一阶梯组和沿第二方向逐级延伸的第二阶梯组，且在所述分区阶梯结构区形成沿所述第二方向逐级延伸的第三阶梯组，包括以下步骤：采用同一个光掩模并结合修整/刻蚀工艺在所述分区阶梯结构区和所述顶部选择区形成沿所述第二方向逐级延伸的初始阶梯组且在所述顶部选择区形成沿所述第一方向逐级延伸的第一阶梯组；其中，所述初始阶梯组与所述第一阶梯组的阶梯级数相同，且同一级的阶梯的厚度相同；所述初始阶梯中的阶梯与所述第一阶梯组中的阶梯一一对应连接，形成“L”形阶梯；

对所述分区阶梯结构区进行整体减薄处理，以使所述初始阶梯组转变为位于所述顶部选择区的第二阶梯组和位于所述分区阶梯结构区的第三阶梯组；其中，所述第三阶梯组的高度小于所述第二阶梯组的高度，且所述第三阶梯组中的每一级阶梯与第二阶梯组中的对应的阶梯的高度差均相同。

10.根据权利要求9所述的半导体器件的制作方法，其特征在于，所述第一阶梯组、所述第二阶梯组和所述第三阶梯组中的每一级阶梯的厚度相同。

11.根据权利要求8所述的半导体器件的制作方法，其特征在于，所述在所述顶部选择区形成沿所述第一方向逐级延伸的第一阶梯组和沿第二方向逐级延伸的第二阶梯组，且在所述分区阶梯结构区形成沿所述第二方向逐级延伸的第三阶梯组，包括以下步骤：采用同一个光掩模并结合修整/刻蚀工艺在所述分区阶梯结构区和所述顶部选择区形成沿所述第二方向逐级延伸的第一初始阶梯组，且在所述顶部选择区形成沿所述第一方向逐级延伸的第二初始阶梯组；其中，所述第一初始阶梯组与所述第二初始阶梯组的阶梯级数相同，且同一级的阶梯的厚度相同，位于所述第一初始阶梯组和所述第二初始阶梯组的最高一级的阶梯的厚度大于其他每一级阶梯的厚度，且所述其他每一级阶梯的厚度相同；

所述第一初始阶梯中的阶梯与所述第二初始阶梯组中的阶梯一一对应连接，形成“L”形阶梯；

至少去除位于所述第一初始阶梯组和所述第二初始阶梯组的最高一级的阶梯，以形成位于所述顶部选择区且沿所述第一方向逐级延伸的第一阶梯组，以及位于所述分区阶梯结构区和所述顶部选择区且沿所述第二方向逐级延伸的过渡阶梯组；其中，所述第一阶梯组和所述过渡阶梯组中的每一级阶梯的厚度均相同；

对所述分区阶梯结构区进行整体减薄处理，以使所述过渡阶梯组转变成位于所述顶部选择区的第二阶梯组和位于所述分区阶梯结构区的第三阶梯组；其中，所述第三阶梯组的高度小于所述第二阶梯组的高度，且所述第三阶梯组中的每一级阶梯与第二阶梯组中的对应的阶梯的高度差均相同。

12.根据权利要求11所述的半导体器件的制作方法，其特征在于，所述至少去除位于所述第一初始阶梯组和所述第二初始阶梯组的最高一级的阶梯的步骤中，还形成有一级靠近所述核心区且位于所述第一阶梯组上的顶部阶梯；所述顶部阶梯远离所述核心区的一侧位于所述第一阶梯组远离所述第三阶梯组的一侧；

所述顶部阶梯的厚度大于所述第一阶梯组中的任意一级阶梯的厚度。

13.根据权利要求10或11所述的半导体器件的制作方法，其特征在于，所述第一阶梯组、所述第二阶梯组和所述第三阶梯组中的相同级阶梯包括至少一对堆叠设置的第一材料层和第二材料层。

说明书

一种半导体器件及其制作方法

技术领域

[0001] 本申请涉及半导体器件技术领域，具体涉及一种半导体器件及其制作方法。

背景技术

[0002] 为了克服二维存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成密度。

[0003] 在例如3D NAND闪存的三维存储器中，存储阵列可包括核心(core)区和阶梯区。阶梯区具有多级阶梯，用来供存储阵列各层中的控制栅引出接触部。这些控制栅作为存储阵
列的字线，执行编程、擦写、读取等操作。

[0004] 阶梯区包括靠近核心区且用于布置顶部选择管(Top Select Gate，TSG)的顶部选择区(TSG区)，以及位于TSG区远离核心区的一侧且向远离核心区方向延伸的分区阶梯结构
(staircase divide Scheme，SDS)区。SDS区通过在垂直于阶梯延伸方向设计分区(与远离
核心区的方向垂直设置的至少一个阶梯)，可以将阶梯区的面积减半，实现成本的降低。

[0005] 然而，目前制作TSG区和SDS区的阶梯的制程复杂且成本较高。

发明内容

[0006] 本申请提供一种半导体器件及其制作方法，可以在形成阶梯区时减少光掩模的数量，有利于简化半导体器件的制作工艺并节约生产成本。

[0007] 本申请提供一种半导体器件，包括核心区和阶梯区，所述阶梯区具有顶部选择区和位于所述顶部选择区远离所述核心区一侧的分区阶梯结构区；所述阶梯区在第一方向上
延伸；

[0008] 所述顶部选择区具有沿所述第一方向逐级延伸的第一阶梯组和沿所述第二方向逐级延伸的第二阶梯组，所述第二方向与所述第一方向垂直设置；

[0009] 所述分区阶梯结构区具有沿所述第二方向逐级延伸的第三阶梯组；

[0010] 所述第一阶梯组、所述第二阶梯组和所述第三阶梯组的阶梯级数相同，且同一级的阶梯的厚度相同；所述第一阶梯组中的阶梯与所述第二阶梯组中的阶梯一一对应连接，
形成“L”形阶梯；所述第二阶梯组中的阶梯和所述第三阶梯组中的阶梯在所述第一方向上
对齐设置。

[0011] 可选的，所述第一阶梯组的阶梯级数大于或等于2，且每一级阶梯的厚度相同。

[0012] 可选的，所述顶部选择区还包括一级靠近所述核心区且位于所述第一阶梯组上的顶部阶梯；所述顶部阶梯远离所述核心区的一侧位于所述第一阶梯组远离所述第三阶梯组
的一侧；

[0013] 所述顶部阶梯的厚度大于所述第一阶梯组中的任意一级阶梯的厚度。

[0014] 可选的，所述第三阶梯组的高度小于所述第二阶梯组的高度，且所述第三阶梯组中的每一级阶梯与第二阶梯组中的对应的阶梯的高度差均相同。

[0015] 可选的，所述阶梯区包括多个在所述第二方向上间隔设置的所述分区阶梯结构区。

[0016] 可选的，所述第一阶梯组、所述第二阶梯组和所述第三阶梯组中的每一个相同级阶梯包括至少一对堆叠设置的栅极层和介质层。

[0017] 可选的，所述半导体器件包括三维存储器件。

[0018] 本申请还提供一种半导体器件的制作方法，包括以下步骤：

[0019] 提供半导体结构；所述半导体结构包括核心区和阶梯区，且所述阶梯区具有顶部选择区和位于所述顶部选择区远离所述核心区一侧的分区阶梯结构区；所述阶梯区在第一
方向上延伸；

[0020] 在所述顶部选择区形成沿所述第一方向逐级延伸的第一阶梯组和沿第二方向逐级延伸的第二阶梯组，且在所述分区阶梯结构区形成沿所述第二方向逐级延伸的第三阶梯
组；其中，所述第二方向与所述第一方向垂直设置，所述第一阶梯组、所述第二阶梯组和所
述第三阶梯组的阶梯级数相同，且同一级的阶梯的厚度相同；所述第一阶梯组中的阶梯与
所述第二阶梯组中的阶梯一一对应连接，形成“L”形阶梯；所述第二阶梯组中的阶梯和所述
第三阶梯组中的阶梯在所述第一方向上对齐设置。

[0021] 可选的，所述在所述顶部选择区形成沿所述第一方向逐级延伸的第一阶梯组和沿第二方向逐级延伸的第二阶梯组，且在所述分区阶梯结构区形成沿所述第二方向逐级延伸
的第三阶梯组，包括以下步骤：

[0022] 在所述分区阶梯结构区和所述顶部选择区形成沿所述第二方向逐级延伸的初始阶梯组，且在所述顶部选择区形成沿所述第一方向逐级延伸的第一阶梯组；其中，所述初始
阶梯组与所述第一阶梯组的阶梯级数相同，且同一级的阶梯的厚度相同；所述初始阶梯中
的阶梯与所述第一阶梯组中的阶梯一一对应连接，形成“L”形阶梯；

[0023] 对所述分区阶梯结构区进行整体减薄处理，以使所述初始阶梯组转变为位于所述顶部选择区的第二阶梯组和位于所述分区阶梯结构区的第三阶梯组；其中，所述第三阶梯
组的高度小于所述第二阶梯组的高度，且所述第三阶梯组中的每一级阶梯与第二阶梯组中
的对应的阶梯的高度差均相同。

[0024] 可选的，所述第一阶梯组、所述第二阶梯组和所述第三阶梯组中的每一级阶梯的厚度相同。

[0025] 可选的，所述在所述顶部选择区形成沿所述第一方向逐级延伸的第一阶梯组和沿第二方向逐级延伸的第二阶梯组，且在所述分区阶梯结构区形成沿所述第二方向逐级延伸
的第三阶梯组，包括以下步骤：

[0026] 在所述分区阶梯结构区和所述顶部选择区形成沿所述第二方向逐级延伸的第一初始阶梯组，且在所述顶部选择区形成沿所述第一方向逐级延伸的第二初始阶梯组；其中，
所述第一初始阶梯组与所述第二初始阶梯组的阶梯级数相同，且同一级的阶梯的厚度相
同，位于所述第一初始阶梯组和所述第二初始阶梯组的最高一级的阶梯的厚度大于其他每
一级阶梯的厚度，且所述其他每一级阶梯的厚度相同；所述第一初始阶梯中的阶梯与所述
第二初始阶梯组中的阶梯一一对应连接，形成“L”形阶梯；

[0027] 至少去除位于所述第一初始阶梯组和所述第二初始阶梯组的最高一级的阶梯，以形成位于所述顶部选择区且沿所述第一方向逐级延伸的第一阶梯组，以及位于所述分区阶
梯结构区和所述顶部选择区且沿所述第二方向逐级延伸的过渡阶梯组；其中，所述第一阶
梯组和所述过渡阶梯组中的每一级阶梯的厚度均相同；

[0028] 对所述分区阶梯结构区进行整体减薄处理，以使所述过渡阶梯组转变成位于所述顶部选择区的第二阶梯组和位于所述分区阶梯结构区的第三阶梯组；其中，所述第三阶梯
组的高度小于所述第二阶梯组的高度，且所述第三阶梯组中的每一级阶梯与第二阶梯组中
的对应的阶梯的高度差均相同。

[0029] 可选的，所述至少去除位于所述第一初始阶梯组和所述第二初始阶梯组的最高一级的阶梯的步骤中，还形成有一级靠近所述核心区且位于所述第一阶梯组上的顶部阶梯；
所述顶部阶梯远离所述核心区的一侧位于所述第一阶梯组远离所述第三阶梯组的一侧；

[0030] 所述顶部阶梯的厚度大于所述第一阶梯组中的任意一级阶梯的厚度。

[0031] 可选的，所述第一阶梯组、所述第二阶梯组和所述第三阶梯组中的相同级阶梯包括至少一对堆叠设置的第一材料层和第二材料层。

[0032] 本申请提供的半导体器件及其制作方法，可以采用同一个光掩模制作顶部选择区的阶梯以及分区阶梯结构区的分区，可以节省一次光刻步骤和一个光掩模，且可以节省修
整/刻蚀工艺的次数，有利于简化半导体器件的制作工艺并节约生产成本。

附图说明

[0033] 下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。

[0034] 图1为示例性的三维存储器的存储阵列区域的俯视框图。

[0035] 图2为图1中有关阶梯区的示例性的局部立体结构示意图。

[0036] 图3A至图3F为形成图2所示的阶梯区的掩模图案。

[0037] 图4A至图4R为形成图2所示的阶梯区的A‑A处和B‑B处剖面示意图。

[0038] 图5A至图5B为形成图2所示的阶梯区的局部立体结构示意图。

[0039] 图6为本申请实施例一提供的半导体器件的制作方法的流程示意框图。

[0040] 图7A至图7E为形成本申请实施例一中的阶梯区的掩模图案。

[0041] 图8A至图8J为形成本申请实施例一中的阶梯区的A‑A处剖面示意图。

[0042] 图9A至图9J为形成本申请实施例一中的阶梯区的B‑B处剖面示意图。

[0043] 图10A至图10C为形成本申请实施例一中的阶梯区的局部立体结构示意图。

[0044] 图11为本申请实施例一和实施例三提供的半导体器件的局部立体结构示意图。

具体实施方式

[0045] 下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于
本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施
例，都属于本申请保护的范围。

[0046] 在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时
针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于
描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特
定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于
描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。
由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在
本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

[0047] 在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可
以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间
接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术
人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。

[0048] 在本申请中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它
们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特
征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在
第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示
第一特征水平高度小于第二特征。

[0049] 下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并
且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，
这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的
关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以
意识到其他工艺的应用和/或其他材料的使用。

[0050] 图1是示例性的三维存储器的存储阵列区域的俯视框图。如图1所示，存储阵列区域100形成在衬底上，并具有对应存储单元的堆叠层。存储阵列区域100包括核心(Core)区
110和阶梯区120。阶梯区120进一步包括靠近核心区的顶部选择区121和位于顶部选择区
121远离核心区一侧的多个分离的分区阶梯结构(SDS)区122。每个SDS区122的形状例如为
长条型。这些分离的SDS区122可如图1那样分布在核心区110的两侧，也可仅分布在核心区
110的其中一侧。位于核心区110边缘的顶部选择区121具有N级阶梯，每个SDS区122在Y方向
形成有N个分区(即在从Y方向两个侧边朝向长条形中央方向形成N级阶梯)，其中N为大于等
于2的自然数，优选为3、4、6或8等。图2是图1中有关阶梯区的示例性的局部立体示意图。如
图2所示为N等于6的示例。每个SDS区为6分区结构，即在Y方向上形成6个阶梯。每个分区则
在X方向上延伸，并朝远离核心区110的方向下降。

[0051] 图3A‑3C是形成图2所示的顶部选择区的掩模图案。图3D‑3F是形成图2所示的分区阶梯结构区的掩模图案。图4A‑4R是形成图2所示的阶梯区的示例性的局部剖面示意图，具
体为与图3A‑3F中掩模图案A‑A处和B‑B处对应的阶梯区的局部剖面示意图。图5A‑5B是形成
图2所示的阶梯区的局部立体结构示意图。

[0052] 如图4A所示，初始的半导体结构400a具有堆叠层410。堆叠层410包括交替堆叠的第一材料层和第二材料层。第一材料层可为栅极层或牺牲层；第二材料层可为介质层。如果
将每对堆叠的第一材料层和第二材料层视为一个膜层，则堆叠层410可包括多个堆叠设置
的膜层，例如从上至下依次包括第一膜层411、第二膜层412、第三膜层413、第四膜层414、第
五膜层415和第六膜层416等。除了第一膜层411之外，其他膜层的厚度相等，且第一膜层411
的厚度大于其他膜层的厚度。

[0053] 如图3A和图4A所示，先使用第一光掩模(MASK1)进行光刻和刻蚀，在半导体结构400a上形成第一掩模图案30a。第一掩模图案30a仅覆盖堆叠层410的一部分，在图4A中为左
侧区域，例如覆盖核心区和顶部选择区。接着如图4B所示，在半导体结构400b中使用第一掩
模图案30a去除被暴露的第一膜层411，使之缩小为411a，形成第一初始阶梯。然后如图3B和
图4C所示，在半导体结构400c中修整第一掩模图案30a，使其向靠近核心区的方向(图4C中
左方)缩小，成为第二掩模图案30b。然后如图4D所示，在半导体结构400d中使用第二掩模图
案30b去除堆叠层的部分厚度，包括继续去除被暴露的第一膜层411a，使之缩小为411b，从
而在第一初始阶梯的位置形成第一过渡阶梯，且去除被暴露的第二膜层412，使之缩小为
412a，形成第二初始阶梯。然后如图3C和图4E所示，在半导体结构400e中修整第二掩模图案
30b，使其向靠近核心区的方向缩小，成为第三掩模图案30c。然后如图4F所示，在半导体结
构400f中使用第三掩模图案30c去除堆叠层的部分厚度，包括继续去除被暴露的第一膜层
411b，使之缩小为411c，从而在第一过渡阶梯的位置形成第一阶梯，且去除被暴露的第二膜
层412a，使之缩小为412b，从而在第二初始阶梯的位置形成第二阶梯，且去除被暴露的第三
膜层413，使之缩小为413a，形成第三阶梯。到此步骤的半导体结构400f的立体图可如图5A
所示，得到了阶梯区中顶部选择区121的3级阶梯结构。

[0054] 承上述，去除半导体结构400f上的第三掩模图案30c，然后如图3D、图4G和图4M所示，使用第二光掩模(MASK2)进行光刻和刻蚀，在半导体结构400g上形成第四掩模图案30d。
其中，第四掩模图案30d覆盖半导体结构400g的整个顶部选择区的阶梯结构以及SDS区(B‑B
处)的一部分。接着，如图4H和图4N所示，在半导体结构400h中使用第四掩模图案30d去除被
暴露的第四膜层414，使之缩小为414a，形成第三初始阶梯，其中，第三初始阶梯包括位于顶
部选择区的第三初始阶梯和位于SDS区中的第三初始阶梯。然后如图3E、图4I和图4O所示，
在半导体结构400i中修整第四掩模图案30d，使其向靠近核心区的方向缩小，成为第五掩模
图案30e。然后如图4J和图4P所示，在半导体结构400j中使用第五掩模图案30e去除堆叠层
的部分厚度，包括继续去除被暴露的第四膜层414a，使之缩小为414b，从而在第三初始阶梯
的位置形成第二过渡阶梯，且去除被暴露的第五膜层415，使之缩小为415a，形成第四初始
阶梯，其中，第二过渡阶梯包括位于顶部选择区的第二过渡阶梯和位于SDS区中的第二过渡
阶梯，第四初始阶梯包括位于顶部选择区的第四初始阶梯和位于SDS区中的第四初始阶梯。
然后如图3F、图4K和图4Q所示，在半导体结构400k中修整第五掩模图案30e，使其向靠近核
心区的方向缩小，成为第六掩模图案30f。然后如图4L和图4R所示，在半导体结构400l中使
用第六掩模图案30f去除堆叠层的部分厚度，包括继续去除被暴露的第四膜层414b，使之缩
小为414c，从而在第二过渡阶梯的位置形成位于顶部选择区的第四阶梯和位于SDS区的第
一阶梯，且去除被暴露的第五膜层415a，使之缩小为415b，从而在第四初始阶梯的位置形成
位于顶部选择区的第五阶梯和位于SDS区的第二阶梯，且去除被暴露的第六膜层416，使之
缩小为416a，形成位于顶部选择区的第六阶梯和位于SDS区的第三阶梯。到此步骤的半导体
结构400l的立体图可如图5B所示，得到了分区阶梯结构区122的阶梯结构。

[0055] 在形成图5B所示的半导体结构后，继续按照常规工艺进行修整/刻蚀，可以得到如图2所示的阶梯结构。

[0056] 在上述示例性的阶梯区的形成过程中，需要采用2次光刻和2个光掩模(MASK)分别形成图3A和图3D所示的掩模图案，且顶部选择区和分区阶梯结构区的阶梯结构分别采用相
同次数的修整/刻蚀工艺制作得到，使得形成阶梯区的制程复杂且成本较高。因此，本申请
期望进一步减少光刻次数和光掩模数量，简化工艺制程并节约成本，具体参考以下实施例。

[0057] 实施例一

[0058] 如图6所示，本申请实施例提供了一种半导体器件的制作方法，具体提供了一种三维存储器件的制作方法。具体制作方法参考步骤601和步骤602。

[0059] 步骤601：提供半导体结构；半导体结构包括核心区和阶梯区，且阶梯区具有顶部选择区和位于顶部选择区远离核心区一侧的分区阶梯结构区；阶梯区在第一方向上延伸。

[0060] 本实施例中的半导体结构是将被用于后续制程以最终形成三维存储器件的结构的至少一部分。半导体结构可包括阵列区(array)，阵列区可包括核心区(core)和阶梯区
(stair step，SS)。核心区是包括存储单元的区域，阶梯区是包括字线连接电路的区域。从
垂直方向看，阵列区可具有衬底和堆叠层。堆叠层可包括交替堆叠的栅极层(或牺牲层)和
介质层。

[0061] 具体的，本申请实施例中的第一方向是指图示中的X方向。

[0062] 在图8A所示的初始的半导体结构的剖面图中，半导体结构800a可包括阶梯区，为简化起见，仅示出阶梯区，未示出半导体结构在水平方向上的其他区域，例如位于图中右侧
的核心区。并且，也未示出阶梯区在垂直方向上的其他层，例如衬底。阶梯区中的堆叠层810
可包括交替堆叠的第一材料层和第二材料层(图中未示出)。堆叠的对数取决于所制作的三
维存储器件的层数(如32层或64层)。第一材料层可为栅极层或牺牲层，第二材料层可为介
质层。如果将每对堆叠的第一材料层和第二材料层视为一个膜层，则堆叠层可包括多个堆
叠设置的膜层，例如从上至下依次包括第一膜层811、第二膜层812和第三膜层813等。每一
个膜层均包括堆叠的栅极层和介质层，或者堆叠的牺牲层和介质层。

[0063] 在本申请实施例中，衬底包括含硅的衬底，例如Si、SOI(绝缘体上硅)、SiGe、Si:C等，此处不做限制。

[0064] 尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。此外，所举例的各层
的材料仅仅是示例性的。

[0065] 步骤602：在顶部选择区形成沿第一方向逐级延伸的第一阶梯组和沿第二方向逐级延伸的第二阶梯组，且在分区阶梯结构区形成沿第二方向逐级延伸的第三阶梯组；其中，
第二方向与第一方向垂直设置，第一阶梯组、第二阶梯组和第三阶梯组的阶梯级数相同，且
同一级的阶梯的厚度相同；第一阶梯组中的阶梯与第二阶梯组中的阶梯一一对应连接，形
成“L”形阶梯；第二阶梯组中的阶梯和第三阶梯组中的阶梯在第一方向上对齐设置。

[0066] 具体的，第二方向为图示中的Y方向。需要说明的是，本申请中所述的逐级延伸是指阶梯从高到低的延伸方向。本实施例中，以3级阶梯结构为例对第一阶梯组、第二阶梯组
和第三阶梯组的制作过程进行说明，可以理解的，本申请实施例中的制作方法形成的第一
阶梯组、第二阶梯组和第三阶梯组均包括3级阶梯。并且，需要说明的是，本申请实施例中所
述的第二阶梯组中的阶梯和第三阶梯组中的阶梯在第一方向上对齐设置，具体是指第二阶
梯组中的3级阶梯在衬底上的正投影与第三阶梯组中的3级阶梯在衬底上的正投影均在第
一方向上对齐设置(或对应设置)，在一具体实施方式中，第二阶梯组中的3级阶梯在衬底上
的正投影与第三阶梯组中的3级阶梯在衬底上的正投影在第一方向上连接(或连续)。

[0067] 在一具体实施例中，步骤602具体包括步骤6021和步骤6023。

[0068] 步骤6021：在分区阶梯结构区和顶部选择区形成沿第二方向逐级延伸的第一初始阶梯组，且在顶部选择区形成沿第一方向逐级延伸的第二初始阶梯组；其中，第一初始阶梯
组与第二初始阶梯组的阶梯级数相同，且同一级的阶梯的厚度相同，位于第一初始阶梯组
和第二初始阶梯组的最高一级的阶梯的厚度大于其他每一级阶梯的厚度，且其他每一级阶
梯的厚度相同；第一初始阶梯中的阶梯与第二初始阶梯组中的阶梯一一对应连接，形成“L”
形阶梯。

[0069] 本实施例中，堆叠层810中的顶部膜层的厚度大于其他用于形成阶梯的膜层的厚度，且其他用于形成阶梯的膜层的厚度相同，例如第一膜层811的厚度大于第二膜层812和
第三膜层813的厚度，且第二膜层812和第三膜层813的厚度相同。

[0070] 图7A‑7E为形成本申请实施例一中的阶梯区的掩模图案。图8A‑8J为形成本申请实施例一中的阶梯区的A‑A处剖面示意图。图9A‑9J为形成本申请实施例一中的阶梯区的B‑B
处剖面示意图。图10A‑10C为形成本申请实施例一中的阶梯区的局部立体结构示意图。

[0071] 参考图7A至图7C、图8A至图8F、以及图9A至图9F，第一初始阶梯组和第二初始阶梯组的制作过程如下。

[0072] 首先，如图7A、图8A和图9A所示，在半导体结构800a上形成第一掩模图案70a。第一掩模图案70a包括第一掩模层71a和与第一掩模层71a连接的第二掩模层72a。具体可以采用
一个光掩模(MASK)在半导体结构上形成掩模图案，光掩模具有对应第一掩模层的第一区域
和对应第二掩模层的第二区域。本申请实施例中，可以将形成图2所示的示例性的阶梯区的
第一光掩模和第二光掩模合并为一个光掩模，合并后的光掩模具有对应第一掩模层的第一
区域和对应第二掩模层的第二区域，可以采用合并后的光掩模在半导体结构上形成第一掩
模图案70a。

[0073] 第一掩模层71a覆盖堆叠层810的顶部选择区以及核心区，第二掩模层72a覆盖堆叠层810的分区阶梯结构区。在本申请实施例中，第二掩模层72a的数量是可以变化的。第一
掩模图案70a可包括多个间隔设置且均与第一掩模层71a远离核心区的一侧连接的第二掩
模层72a。本申请实施例中的附图仅示出了两个间隔设置的第二掩模层72a，对阶梯区的形
成过程进行描述时仅以一个第二掩模层为例说明。第一掩模图案可以为光阻材料，可通过
在堆叠层810上覆盖完整的光阻层，然后使用一个光掩模进行光刻后，进行刻蚀，得到如图
7A所示的第一掩模图案70a。

[0074] 然后，如图8B和图9B所示，在半导体结构800b中使用第一掩模图案70a去除被暴露的第一膜层811，使之缩小为811a，形成“L”形的第一初始阶梯。第一初始阶梯包括位于顶部
选择区的第一子初始阶梯S01a以及位于顶部选择区和分区阶梯结构区的第一子初始阶梯
S01b，第一子初始阶梯S01a和第一子初始阶梯S01b的厚度相同且构成“L”形阶梯。

[0075] 然后，如图7B、图8C和图9C所示，在半导体结构800c中修整第一掩模图案70a，使其向靠近核心区的方向(图8C中左方)缩小，成为第二掩模图案70b，其中，第一掩模层71a和第
二掩模层72a分别被修整为第一掩模层71b和第二掩模层72b。然后如图8D和图9D所示，在半
导体结构800d中使用第二掩模图案70b的第一掩模层71b和第二掩模层72b去除堆叠层的部
分厚度，包括继续去除被暴露的第一膜层811a，使之缩小为811b，从而在第一初始阶梯的位
置形成“L”形的第一过渡阶梯，且去除被暴露的第二膜层812，使之缩小为812a，形成“L”形
的第二初始阶梯。第一过渡阶梯包括位于顶部选择区的第一子过渡阶梯S11a以及位于顶部
选择区和分区阶梯结构区的第一子过渡阶梯S11b，第一子过渡阶梯S11a和第一子过渡阶梯
S11b的厚度相同且构成“L”形阶梯；第二初始阶梯包括位于顶部选择区的第二子初始阶梯
S02a以及位于顶部选择区和分区阶梯结构区的第二子初始阶梯S02b，第二子初始阶梯S02a
和第二子初始阶梯S02b的厚度相同且构成“L”形阶梯。

[0076] 然后，如图7C、图8E和图9E所示，在半导体结构800e中修整第二掩模图案70b，使其向靠近核心区的方向缩小，成为第三掩模图案70c，其中，第二掩模层71b和第二掩模层72b
分别被修整为第一掩模层71c和第二掩模层72c。然后，如图8F和图9F所示，在半导体结构
800f中使用第三掩模图案70c的第一掩模层71c和第二掩模层72c去除堆叠层的部分厚度，
包括继续去除被暴露的第一膜层811b，使之缩小为811c，从而在第一过渡阶梯的位置形成
“L”形的第一阶梯S1，且去除被暴露的第二膜层812a，使之缩小为812b，从而在第二初始阶
梯的位置形成“L”形的第二阶梯S2，且去除被暴露的第三膜层813，使之缩小为813a，形成
“L”形的第三阶梯S3。其中，第一阶梯S1、第二阶梯S2和第三阶梯S3可参考图10A所示。

[0077] 具体的，第一阶梯S1包括位于顶部选择区的第一子阶梯S1a以及位于顶部选择区和分区阶梯结构区的第一子阶梯S1b，第一子阶梯S1a和第一子阶梯S1b的厚度相同且构成
“L”形阶梯；第二阶梯S2包括位于顶部选择区的第二子阶梯S2a以及位于顶部选择区和分区
阶梯结构区的第二子阶梯S2b，第二子阶梯S2a和第二子阶梯S2b的厚度相同且构成“L”形阶
梯；第三阶梯S3包括位于顶部选择区的第三子阶梯S3a以及位于顶部选择区和分区阶梯结
构区的第三子阶梯S3b，第三子阶梯S3a和第三子阶梯S3b的厚度相同且构成“L”形阶梯。

[0078] 到此步骤的半导体结构800f的立体图可如图10A所示，得到了阶梯区1000a，其中，形成了位于顶部选择区1010和分区阶梯结构区1020的第一初始阶梯组1011和位于顶部选
择区1010的第二初始阶梯组1012。具体的，第一子阶梯S1a、第二子阶梯S2a和第三子阶梯
S3a构成了沿第一方向逐级延伸的第二初始阶梯组1012；第一子阶梯S1b、第二子阶梯S2b和
第三子阶梯S3b构成了沿第二方向逐级延伸的第一初始阶梯组1011。

[0079] 可以理解的，形成的第一初始阶梯组1011和第二初始阶梯组1012中的相同级的阶梯的厚度相同，且每一级阶梯的厚度等于对应的一个膜层的厚度，而最高级的阶梯S1a和
S1b的厚度较其他阶梯的厚度大，导致分区阶梯结构的不同级的阶梯厚度不相同，不利于提
高器件功能。因此，接下来的步骤将用于形成每一级阶梯厚度相同的分区阶梯结构。

[0080] 步骤6022：至少去除位于第一初始阶梯组和第二初始阶梯组的最高一级的阶梯，以形成位于顶部选择区且沿第一方向逐级延伸的第一阶梯组，以及位于分区阶梯结构区和
顶部选择区且沿第二方向逐级延伸的过渡阶梯组；其中，第一阶梯组和过渡阶梯组中的每
一级阶梯的厚度均相同。

[0081] 本实施例中，为了实现分区阶梯结构的不同级的阶梯的厚度相同，需要去除最高一级厚度较大的阶梯，使得分区阶梯结构区的每一级阶梯均由厚度相同的膜层构成。可以
通过刻蚀工艺来实现该过程，根据刻蚀条件不同，需要去除的顶部膜层的数量可以是一层
也可以是多层，此处不做限制，本申请实施例中仅以去除最高一级的阶梯(即第一膜层
811c)为例进行说明。

[0082] 参考图7D、图8G至图8H、以及图9G至图9H，第一阶梯组和过渡阶梯组的制作过程如下。

[0083] 承上述半导体结构800f，如图7D、图8G和图9G所示，在半导体结构800g中修整第三掩模图案70c，使其向靠近核心区的方向缩小，成为第四掩模图案70d，且第四掩模图案70d
仅覆盖核心区，此时第二掩模层72c被完全去除，第一掩模层71c向靠近核心区的方向缩小。
然后，如图8H和图9H所示，在半导体结构800h中使用第四掩模图案70d去除堆叠层的部分厚
度，包括继续去除被暴露的第一膜层811c，使之缩小为811d，从而在第一阶梯S1的位置形成
顶部阶梯S0，且去除被暴露的第二膜层812b，使之缩小为812c，从而在第二阶梯S2的位置形
成新的第一阶梯S1’，且去除被暴露的第三膜层813a，使之缩小为813b，从而在第三阶梯S3
的位置形成新的第二阶梯S2’，且去除被暴露的第四膜层814，使之缩小为814a，形成新的第
一阶梯S1’。其中，新的第一阶梯S1’、新的第二阶梯S2’和新的第三阶梯S3’可参考图10B所
示。

[0084] 具体的，顶部阶梯S0靠近核心区且位于第一阶梯组上；顶部阶梯S0远离核心区的一侧位于第一阶梯组远离第三阶梯组的一侧；顶部阶梯的厚度大于第一阶梯组中的任意一
级阶梯的厚度。

[0085] 具体的，新的第一阶梯S1’包括位于顶部选择区的第一子阶梯S1a’以及位于顶部选择区和分区阶梯结构区的第一子阶梯S1b’，第一子阶梯S1a’和第一子阶梯S1b’的厚度相
同且构成“L”形阶梯；新的第二阶梯S2’包括位于顶部选择区的第二子阶梯S2a’以及位于顶
部选择区和分区阶梯结构区的第二子阶梯S2b’，第二子阶梯S2a’和第二子阶梯S2b’的厚度
相同且构成“L”形阶梯；新的第三阶梯S3’包括位于顶部选择区的第三子阶梯S3a’以及位于
顶部选择区和分区阶梯结构区的第三子阶梯S3b’，第三子阶梯S3a’和第三子阶梯S3b’的厚
度相同且构成“L”形阶梯。

[0086] 到此步骤的半导体结构800h的立体图可如图10B所示，得到了阶梯区1000b，其中，形成了位于顶部选择区1010和分区阶梯结构区1020的过渡阶梯组1013以及位于顶部选择
区1010的第一阶梯组1014。具体的，第一子阶梯S1a’、第二子阶梯S2a’和第三子阶梯S3a’构
成了沿第一方向逐级延伸的第一阶梯组1014；第一子阶梯S1b’、第二子阶梯S2b’和第三子
阶梯S3b’构成了沿第二方向逐级延伸的过渡阶梯组1013。由于过渡阶梯组1013中的阶梯由
厚度相同的膜层构成，故不同级的阶梯厚度均相同。

[0087] 然而，此时，分区阶梯结构区1020的阶梯组与顶部选择区1010的阶梯组之间的高度差还未达到预设高度，接下来的步骤6023将实现分区阶梯结构区1020的阶梯组与顶部选
择区1010的阶梯组的高度差为预设高度。

[0088] 步骤6023：对分区阶梯结构区进行整体减薄处理，以使过渡阶梯组转变成位于顶部选择区的第二阶梯组和位于分区阶梯结构区的第三阶梯组；其中，第三阶梯组的高度小
于第二阶梯组的高度，且第三阶梯组中的每一级阶梯与第二阶梯组中的对应的阶梯的高度
差均相同。

[0089] 本实施例中，将以第三阶梯组与第二阶梯组的高度差预设为3级阶梯(三层厚度相同的膜层)厚度为例进行说明，但不限于此，在其他实施例中，第三阶梯组与第二阶梯组的
高度差可以大于3级阶梯厚度，也可以小于3级阶梯厚度。

[0090] 参考图7E、图8I至图8J、以及图9I至图9J，第二阶梯组和第三阶梯组的制作过程如下。

[0091] 承上述半导体结构800h，去除半导体结构800h中的第四掩模图案70d。然后，如图7E、图8I和图9I所示，在半导体结构800i上形成第五掩模图案70e。第五掩模图案70e覆盖整
个核心区和顶部选择区。具体的，可以采用后续制程中常用的(不需要额外制作的)光掩模
在半导体结构上形成掩模图案。第五掩模图案可以为光阻材料。可通过在半导体结构800i
中的堆叠层810上覆盖完整的光阻层，然后使用一个常规光掩模进行光刻后，进行刻蚀，得
到如图7E所示的第五掩模图案70e。可以理解的，第五掩模图案在衬底上的正投影完全覆盖
第一掩模图案在衬底上的正投影。

[0092] 然后，如图8J和图9J所示，在半导体结构800j中使用第五掩模图案70e去除堆叠层的分区阶梯结构区的三层膜层厚度，包括完全去除分区阶梯结构区被暴露的第二膜层
812c、第三膜层813b和第四膜层814a，且去除分区阶梯结构区中逐渐被暴露的第五膜层
815，使之缩小为815a，并形成新的第一阶梯S1”，且去除逐渐被暴露的第六膜层816，使之缩
小为816a，并形成新的第二阶梯S2”，且去除逐渐被暴露的第七膜层817，使之缩小为817a，
并形成新的第三阶梯S3”。

[0093] 需要说明的是，第五膜层815、第六膜层816和第七膜层817依次位于第四膜层814的下方，且第五膜层815、第六膜层816和第七膜层817的厚度与第四膜层814的厚度相同。

[0094] 可以理解的，上述过程中，位于顶部选择区的第一阶梯组和过渡阶梯组的高度保持不变，而位于分区阶梯结构区的过渡阶梯组的高度整体下降三层膜层厚度，即下降3级阶
梯的厚度，使得过渡阶梯组断开为两部分，一部分为位于顶部选择区的第二阶梯组，另一部
分为位于分区阶梯结构区的第三阶梯组。

[0095] 到此步骤的半导体结构800j的立体图可如图10C所示，得到了阶梯区1000c，其中，形成了位于顶部选择区1010d的第二阶梯组1015和位于分区阶梯结构区1020的第三阶梯组
1016。具体的，第二阶梯组1015由保留在顶部选择区1010d的过渡阶梯组构成，第三阶梯组
1016由新的第一阶梯S1”、新的第二阶梯S2”和新的第三阶梯S3”构成，且逐级向第二方向延
伸。由于构成第二阶梯组1015和第三阶梯组1016的膜层的厚度相同，且每一级阶梯的厚度
等与一层膜层的厚度，且第三阶梯组1016由整体减薄得到，故第三阶梯组1016的每一级阶
梯与第二阶梯组1015中的阶梯对应，且对应的阶梯的高度差均相同。

[0096] 在形成图10C所示的半导体结构后，继续按照常规工艺进行修整/刻蚀，可以得到如图11所示的半导体结构1100。在所述第一方向的远离所述核心区的方向上，所述阶梯区
1100的高度自顶部阶梯S0起全部逐步下降。

[0097] 需要说明的是，本申请实施例中的掩模图案始终覆盖核心区，且在对掩模图案进行修整时，掩模图案的四周整体向核心区的方向缩小，本申请实施例的附图中的掩模图案
仅示出了位于核心区一侧的部分掩模图案。

[0098] 与示例性的阶梯区的制作过程不同，本申请实施例将形成示例性的阶梯区的第一光掩模和第二光掩模合并为一个光掩模，并可以采用合并后的光掩模形成本申请实施例中
的第一掩模图案70a，采用第一掩模图案70a并结合修整/刻蚀工艺同时制作顶部选择区的
阶梯以及分区阶梯结构区的分区阶梯，避免了采用2次光刻和2个光掩模分别形成图3A和图
3D所示的掩模图案，且避免了分别采用相同次数的修整/刻蚀工艺制作顶部选择区的阶梯
以及分区阶梯结构区的分区阶梯；因此，本申请可以节省一次光刻步骤和一个光掩模，且可
以节省修整/刻蚀工艺的次数，有利于简化半导体器件的制作工艺并节约生产成本。

[0099] 实施例二

[0100] 本申请实施例还提供了一种半导体器件的制作方法，与上述实施例不同的在于，本申请实施例中的堆叠层中用于形成阶梯的所有膜层厚度都相等，步骤602仅包括以下步
骤：

[0101] 在分区阶梯结构区和顶部选择区形成沿第二方向逐级延伸的初始阶梯组，且在顶部选择区形成沿第一方向逐级延伸的第一阶梯组；其中，初始阶梯组与第一阶梯组的阶梯
级数相同，且同一级的阶梯的厚度相同；初始阶梯中的阶梯与第一阶梯组中的阶梯一一对
应连接，形成“L”形阶梯。

[0102] 对分区阶梯结构区进行整体减薄处理，以使初始阶梯组转变为位于顶部选择区的第二阶梯组和位于分区阶梯结构区的第三阶梯组；其中，第三阶梯组的高度小于第二阶梯
组的高度，且第三阶梯组中的每一级阶梯与第二阶梯组中的对应的阶梯的高度差均相同。

[0103] 具体的，第一阶梯组、第二阶梯组和第三阶梯组中的每一级阶梯的厚度相同。

[0104] 可以理解的，本申请实施例中不存在厚度较大的顶部阶梯，故不需要形成图7D所示的掩模图案，也不需要实施步骤6022。故本实施例可将上述实施例一中的第二初始阶梯
组替换为本实施例中的第一阶梯组，且将上述实施例一中的第一初始阶梯组替换为本实施
例中的初始阶梯组。由于具体形成阶梯的方法相同，故此实施例不再赘述具体制作过程。

[0105] 实施例三

[0106] 如图11所示，本申请实施例还提供一种由实施例一中所述的制作方法形成的半导体器件1100，半导体器件1100包括核心区和阶梯区，核心区和阶梯区的位置关系可以参考
图1所示的示例性的三维存储器的存储阵列区域的俯视框图。阶梯区具有顶部选择区1110
和位于顶部选择区1110远离核心区一侧的分区阶梯结构区1120；阶梯区在第一方向(X方
向)上延伸；顶部选择区1110具有沿第一方向逐级延伸的第一阶梯组1014和沿第二方向(Y
方向)逐级延伸的第二阶梯组1015，第二方向与第一方向垂直设置；分区阶梯结构区1120具
有沿第二方向逐级延伸的第三阶梯组1016；第一阶梯组1014、第二阶梯组1015和第三阶梯
组1016的阶梯级数相同，且同一级的阶梯的厚度相同；第一阶梯组1014中的阶梯与第二阶
梯组1015中的阶梯一一对应连接，形成“L”形阶梯；第二阶梯组1015中的阶梯和第三阶梯组
1016中的阶梯在第一方向上一一对应设置。

[0107] 具体的，半导体器件1100为三维存储器件，半导体器件1100的衬底和堆叠层等结构可以参考实施例一，此处不再赘述。

[0108] 具体的，第一阶梯组1014、第二阶梯组1015和第三阶梯组1016的阶梯级数大于或等于2，且每一级阶梯的厚度相同。本实施例中，每个阶梯组包括3级阶梯，但不限于此，且每
一级阶梯对应一层膜层，每个膜层由堆叠设置的栅极层和介质层构成。当然，在其他实施例
中，部分阶梯可以由多层膜层构成。

[0109] 具体的，第一阶梯组1014由实施例一中的第一子阶梯S1a’、第二子阶梯S2a’和第三子阶梯S3a’构成；第二阶梯组1015由实施例一中的位于顶部选择区的第一子阶梯S1b’、
第二子阶梯S2b’和第三子阶梯S3b’构成；第三阶梯组1016由第一阶梯S1”、第二阶梯S2”和
第三阶梯S3”构成。其中，第一子阶梯S1a’、第二子阶梯S2a’和第三子阶梯S3a’逐级向第一
方向延伸，第一子阶梯S1b’、第二子阶梯S2b’和第三子阶梯S3b’逐级沿第二方向延伸。第一
子阶梯S1a’和第一子阶梯S1b’构成“L”形的第一阶梯S1’，第二子阶梯S2a’和第二子阶梯
S2b’构成“L”形的第二阶梯S2’，第三子阶梯S3a’和第三子阶梯S3b’构成“L”形的第三阶梯
S3’。第一阶梯S1”与第一阶梯S1b’对应，第二阶梯S2”与第二阶梯S2b’对应，且第三阶梯S3”
与第三阶梯S3b’对应。

[0110] 具体的，顶部选择区1110还包括一级靠近核心区且位于第一阶梯组1014上的顶部阶梯S0；顶部阶梯S0远离核心区的一侧位于第一阶梯组1014远离第三阶梯组1016的一侧；
顶部阶梯S0的厚度大于第一阶梯组1014中的任意一级阶梯的厚度。

[0111] 具体的，第一阶梯组1014的高度等于第二阶梯组1015的高度，第三阶梯组1016的高度小于第二阶梯组1015的高度，且第三阶梯组1016中的每一级阶梯与第二阶梯组1015中
的对应的阶梯的高度差均相同。在本实施例中，第三阶梯组1016与第二阶梯组1015的高度
差等于3级阶梯的厚度之和，即等于厚度相同的三层膜层的厚度之和，在其他实施例中，第
三阶梯组1016与第二阶梯组1015的高度差还可以为其他预设值。

[0112] 具体的，阶梯区包括多个在第二方向上间隔设置的分区阶梯结构区，本实施例中仅示出两个，但不限于此。

[0113] 本实施例中，可以采用同一个光掩模制作顶部选择区的阶梯以及分区阶梯结构区的分区，可以节省一次光刻步骤和一个光掩模，且可以节省修整/刻蚀工艺的次数，有利于
简化半导体器件的制作工艺并节约生产成本。

[0114] 在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

[0115] 以上对本申请实施例所提供的一种半导体器件及其制作方法进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于
帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以
对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而
这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。