高速串行通信的数据相位校正方法、电子装置和存储介质

摘要

本申请涉及一种高速串行通信的数据相位校正方法、电子装置和计算机可读存储介质。该方法包括：判断接收端基于捕获时钟能否正确读取接收信号；在接收端基于捕获时钟能够正确读取接收信号的情况下，对接收信号进行预设时长的延迟；判断接收端基于捕获时钟能否正确读取接收信号；在接收端基于捕获时钟能够正确读取接收信号的情况下，将预设时长的一半作为接收信号的相位校正延时。通过本申请，解决了相关技术中捕获时钟与接收信号之间变化的相位漂移导致通讯失败的问题，提高了通信稳定性。

权利要求

1.一种高速串行通信的数据相位校正方法，应用于接收信号与捕获时钟之间的相位校正，其特征在于包括：

判断接收端基于所述捕获时钟能否正确读取所述接收信号；

在所述接收端基于所述捕获时钟能够正确读取所述接收信号的情况下，对所述接收信号进行预设时长的延迟；

判断所述接收端基于所述捕获时钟能否正确读取所述接收信号；

在所述接收端基于所述捕获时钟能够正确读取所述接收信号的情况下，将所述预设时长的一半作为所述接收信号的相位校正延时；

在所述接收端基于所述捕获时钟不能够正确读取所述接收信号的情况下，按照设定步长对所述接收信号进行延迟，直至所述接收端基于所述捕获时钟能够正确读取所述接收信号；记录对所述接收信号的延迟时长作为初始时长；对所述接收信号进行所述预设时长的延迟；判断所述接收端基于所述捕获时钟能否正确读取所述接收信号；在基于所述捕获时钟能够正确读取所述接收信号的情况下，将所述预设时长的一半与所述初始时长之和作为所述接收信号的相位校正延时。

2.根据权利要求1所述的方法，其特征在于，判断所述接收端基于所述捕获时钟能否正确读取所述接收信号包括：

判断所述接收端基于所述捕获时钟读取的所述接收信号是否能够通过数据完整性校验；

若是，则确定所述接收端基于所述捕获时钟能够正确读取所述接收信号，否则，确定所述接收端基于所述捕获时钟不能够正确读取所述接收信号。

3.根据权利要求1所述的方法，其特征在于，判断所述接收端基于所述捕获时钟能否正确读取所述接收信号包括：

判断所述接收端基于所述捕获时钟读取的所述接收信号是否为预设信号；

若是，则确定所述接收端基于所述捕获时钟能够正确读取所述接收信号，否则，确定所述接收端基于所述捕获时钟不能够正确读取所述接收信号。

4.根据权利要求1所述的方法，其特征在于，所述设定步长根据最小稳定相位确定。

5.根据权利要求1所述的方法，其特征在于，按照设定步长对所述接收信号进行延迟包括：

为所述接收信号添加时长为N×t的延迟，其中，t为所述设定步长，N=‑1,‑2,‑3…，或者N=1,2,3…。

6.根据权利要求1所述的方法，其特征在于，所述预设时长不小于当前的高速串行通信链路的相位漂移的两倍。

7.根据权利要求1所述的方法，其特征在于，所述预设时长不大于所述捕获时钟的时钟周期。

8.一种电子装置，包括存储器和处理器，其特征在于，所述存储器中存储有计算机程序，所述处理器被设置为运行所述计算机程序以执行权利要求1至7中任一项所述的方法。

9.一种计算机可读存储介质，其上存储有计算机程序指令，其特征在于，当所述计算机程序指令被处理器执行时实现如权利要求1至7中任一项所述的方法。

说明书

高速串行通信的数据相位校正方法、电子装置和存储介质

技术领域

[0001] 本申请涉及数字电路领域，特别是涉及高速串行通信的数据相位校正方法、电子装置和计算机可读存储介质。

背景技术

[0002] 在基于现场可编程逻辑门阵列（Field Programmable Gate Array，简称为FPGA）的高速串行通信中，主从通信两端通过串行器解串器（SERializer/DESerializer，简称为
SERDES）将串行数据转化为并行数据。

[0003] 在没有采用随路时钟的场景下，接收端基于捕获时钟接收发送端的发送数据。然而对于接收端来说，由于印制电路板（Printed Circuit Board，简称为PCB）走线延时的影
响，导致接收端的时钟信号可能无法在边沿稳定地捕捉到发送端的发送数据，在这种情况
下需要调节接收信号和捕获时钟之间的相位关系，从而保证接收端可以正确稳定地收到发
送端的数据以保证后续的通信。

[0004] 对于常见的高速串行通信，PCB的走线延时通常是固定的，因此发送信号达到接收端时与捕获时钟之间的相位关系是固定的。在这种情况下，只需要计算岀这个固定的相位
偏差，并将这个偏差补偿到链路中，就可以稳定地收到发送端发出的数据。

[0005] 图1是根据相关技术的发送端与接收端通过隔离器隔离时的数据收发的示意图，如图1所示，当主从两端的通讯链路中间经过隔离器隔离时，受到隔离器低稳定性的影响，
导致每次接收端、发送端及隔离器上电后，接收端的捕获时钟和接收信号之间的相位关系
都会发生变化。而且，隔离器从开始工作到稳定工作的过程中，还受到温度等因素的影响，
使得隔离器两端的信号相位出现变化，导致接收端的捕获时钟与接收信号之间的相位关系
发生漂移。因此，采用固定的相位延时来补偿通讯链路已经不能够解决捕获时钟与接收信
号之间变化的相位漂移导致通讯失败的问题。

发明内容

[0006] 本申请实施例提供了一种高速串行通信的数据相位校正方法、电子装置和计算机可读存储介质，以解决相关技术中捕获时钟与接收信号之间变化的相位漂移导致通讯失败
的问题。

[0007] 第一方面，本申请实施例提供了一种高速串行通信的数据相位校正方法，应用于接收信号与捕获时钟之间的相位校正，包括：判断所述接收端基于所述捕获时钟能否正确
读取所述接收信号；在所述接收端基于所述捕获时钟能够正确读取所述接收信号的情况
下，对所述接收信号进行预设时长的延迟；判断所述接收端基于所述捕获时钟能否正确读
取所述接收信号；在所述接收端基于所述捕获时钟能够正确读取所述接收信号的情况下，
将所述预设时长的一半作为所述接收信号的相位校正延时。

[0008] 在其中一些实施例中，判断所述接收端基于所述捕获时钟能否正确读取所述接收信号包括：判断所述接收端基于所述捕获时钟读取的所述接收信号是否能够通过数据完整
性校验；若是，则确定所述接收端基于所述捕获时钟能够正确读取所述接收信号，否则，确
定所述接收端基于所述捕获时钟不能够正确读取所述接收信号。

[0009] 在其中一些实施例中，判断所述接收端基于所述捕获时钟能否正确读取所述接收信号包括：判断所述接收端基于所述捕获时钟读取的所述接收信号是否为预设信号；若是，
则确定所述接收端基于所述捕获时钟能够正确读取所述接收信号，否则，确定所述接收端
基于所述捕获时钟不能够正确读取所述接收信号。

[0010] 在其中一些实施例中，所述方法还包括：在所述接收端基于所述捕获时钟不能够正确读取所述接收信号的情况下，按照设定步长对所述接收信号进行延迟，直至所述接收
端基于所述捕获时钟能够正确读取所述接收信号；记录对所述接收信号的延迟时长作为初
始时长；对所述接收信号进行所述预设时长的延迟；判断所述接收端基于所述捕获时钟能
否正确读取所述接收信号；在基于所述捕获时钟能够正确读取所述接收信号的情况下，将
所述预设时长的一半与所述初始时长之和作为所述接收信号的相位校正延时。

[0011] 在其中一些实施例中，所述设定步长根据最小稳定相位确定。

[0012] 在其中一些实施例中，按照设定步长对所述接收信号进行延迟包括：为所述接收信号添加时长为N×t的延迟，其中，t为所述设定步长，N=‑1,‑2,‑3…，或者N=1,2,3…。

[0013] 在其中一些实施例中，所述预设时长不小于当前的高速串行通信链路的相位漂移的两倍。

[0014] 在其中一些实施例中，所述预设时长不大于所述捕获时钟的时钟周期。

[0015] 第二方面，本申请实施例提供了一种电子装置，包括存储器和处理器，所述存储器中存储有计算机程序，所述处理器被设置为运行所述计算机程序以执行第一方面所述的高
速串行通信的数据相位校正方法。

[0016] 第三方面，本申请实施例提供了一种存储介质，其上存储有计算机程序指令，当所述计算机程序指令被处理器执行时实现如第一方面所述的高速串行通信的数据相位校正
方法。

[0017] 相比于相关技术，本申请实施例提供的高速串行通信的数据相位校正方法、电子装置和计算机可读存储介质，解决了相关技术中捕获时钟与接收信号之间变化的相位漂移
导致通讯失败的问题，提高了通信稳定性。

[0018] 本申请的一个或多个实施例的细节在以下附图和描述中提出，以使本申请的其他特征、目的和优点更加简明易懂。

附图说明

[0019] 此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

[0020] 图1是根据相关技术的发送端与接收端通过隔离器隔离时的数据收发的示意图；

[0021] 图2是本实施例的FPGA的结构示意图；

[0022] 图3是本实施例的高速串行通信的数据相位校正方法的流程图；

[0023] 图4是本实施例的高速串行通信的数据相位校正方法的优选流程图；

[0024] 图5是本优选实施例的接收端通过捕获时钟接收串行数据的示意图；

[0025] 图6是本优选实施例的最小稳定相位中串行数据发生跳变的示意图；

[0026] 图7是本优选实施例的相位裕量的示意图；

[0027] 图8是本优选实施例的时钟延时的示意图一；

[0028] 图9是本优选实施例的时钟延时的示意图二；

[0029] 图10是本优选实施例的高速串行通信的数据相位校正方法的流程图。

具体实施方式

[0030] 为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行描述和说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用
于限定本申请。基于本申请提供的实施例，本领域普通技术人员在没有作出创造性劳动的
前提下所获得的所有其他实施例，都属于本申请保护的范围。此外，还可以理解的是，虽然
这种开发过程中所作出的努力可能是复杂并且冗长的，然而对于与本申请公开的内容相关
的本领域的普通技术人员而言，在本申请揭露的技术内容的基础上进行的一些设计，制造
或者生产等变更只是常规的技术手段，不应当理解为本申请公开的内容不充分。

[0031] 在本申请中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相
同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域普通技术人员显
式地和隐式地理解的是，本申请所描述的实施例在不冲突的情况下，可以与其它实施例相
结合。

[0032] 除非另作定义，本申请所涉及的技术术语或者科学术语应当为本申请所属技术领域内具有一般技能的人士所理解的通常意义。本申请所涉及的“一”、“一个”、“一种”、“该”
等类似词语并不表示数量限制，可表示单数或复数。本申请所涉及的术语“包括”、“包含”、
“具有”以及它们任何变形，意图在于覆盖不排他的包含；例如包含了一系列步骤或模块（单
元）的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可以还包括没有
列出的步骤或单元，或可以还包括对于这些过程、方法、产品或设备固有的其它步骤或单
元。本申请所涉及的“连接”、“相连”、“耦接”等类似的词语并非限定于物理的或者机械的连
接，而是可以包括电气的连接，不管是直接的还是间接的。本申请所涉及的“多个”是指大于
或者等于两个。“和/或”描述关联对象的关联关系，表示可以存在三种关系，例如，“A和/或
B”可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。本申请所涉及的术语“第
一”、“第二”、“第三”等仅仅是区别类似的对象，不代表针对对象的特定排序。

[0033] 本实施例提供的方法可以由FPGA执行，也可以在FPGA的上位机执行。以由FPGA执行为例，图2是本实施例的FPGA的结构示意图，如图2所示，该FPGA可以包括一个或多个数据
处理模块20和存储模块21，其中，数据处理模块20用于完成FPGA数据的核心处理功能，存储
模块21用于存储数据和计算机程序。上述FPGA还可以包括数据接收模块22、时钟处理模块
23、数据发送模块24，其中，数据接收模块22用于接收高速串行总线发送的串行数据；时钟
处理模块23用于捕获时钟并对时钟进行相位调整、分频或倍频处理，数据发送模块用于将
数据处理模块20处理后得到的数据发送给其他的处理模块，以供这些处理模块使用这些数
据。

[0034] 针对接收信号与捕获时钟之间的相位校正，在本实施例提供了一种高速串行通信的数据相位校正方法。图3是本实施例的高速串行通信的数据相位校正方法的流程图，如图
3所示，该流程包括如下步骤：

[0035] 步骤S301，判断接收端基于捕获时钟能否正确读取接收信号。

[0036] 步骤S302，在接收端基于捕获时钟能够正确读取接收信号的情况下，对接收信号进行预设时长的延迟。

[0037] 步骤S303，判断接收端基于捕获时钟能否正确读取接收信号。

[0038] 步骤S304，在接收端基于捕获时钟能够正确读取接收信号的情况下，将预设时长的一半作为接收信号的相位校正延时。

[0039] 通过上述步骤S301至步骤S304，当接收端基于捕获时钟能够正确读取接收信号，并在对接收信号添加了预设时长的延迟后，若接收端基于捕获时钟仍然能够正确读取接收
信号，则可以认为在添加预设时长之前至添加预设时长之后的所有延迟内，接收信号都能
够被正确读取，因此，在这种情况下选取预设时长的一半作为接收信号的相位校正延时，对
接收信号进行相位校正，则能够保证在链路相位漂移发生变化时，无论向相位的哪个方向
漂移，都能够保证在相位漂移的时长不大于预设时长的一半的情况下，接收端都能够稳定、
正确地读取到接收信号，从而解决了相关技术中捕获时钟与接收信号之间变化的相位漂移
导致通讯失败的问题。

[0040] 在上述的步骤S301和步骤S303中，判断接收端基于捕获时钟能够正确读取接收信号有多种实施方式。

[0041] 例如，在开始进行数据相位校正时进行高速串行通信的发送端和接收端的初始化操作，在初始化过程中，发送端向接收端发送事先约定的预设信号。在这种情况下，接收端
在初始化过程中只要判断基于捕获时钟读取的接收信号与预设信号是否一致，如果判断到
接收端基于捕获时钟读取的接收信号与预设信号一致的情况下，则可以确定接收端基于捕
获时钟能够正确读取到接收信号，否则，确定接收端基于捕获时钟不能够正确读取接收信
号。

[0042] 又例如，发送端与接收端也可以不事先约定预设信号，而是通过判断接收端接收到的接收信号能否被正确解析，或者解析得到有意义的信息的方式来判断接收端基于捕获
时钟是否能够正确读取接收信号。例如，可以判断接收端基于捕获时钟读取的接收信号是
否能够通过数据完整性校验，若能够通过数据完整性校验，则确定接收端基于捕获时钟能
够正确读取接收信号，否则确定接收端基于捕获时钟不能够正确读取接收信号。

[0043] 其中，数据校验是为保证数据的完整性进行的一种验证操作。通常用一种指定的算法对原始数据计算出的一个校验值，接收方用同样的算法计算一次校验值，如果两次计
算得到的检验值相同，则说明数据是完整的。

[0044] 进行数据完整性校验可以采用诸如奇偶校验、循环冗余校验（Cyclic Redundancy Check，简称为CRC）和校验和之中的任意方法。

[0045] 以CRC校验为例，CRC校验利用除法及余数的原理来进行错误检测。CRC检验将接收到的码组进行除法运算，如果除尽，则说明传输无误；如果未除尽，则表明传输出现差错。

[0046] 需要说明的是，上述的数据相位校正方法并不局限于在初始化阶段执行，而是可以在任意阶段选择性地或者周期性地执行，以保证在高速串行通信链路条件或者隔离器的
温度发生变化的情况下，串行通信能够自行恢复正常。

[0047] 在存在接收端基于捕获时钟不能够正确读取接收信号的情形，本实施例也提供了一种高速串行通信的数据相位校正方法。图4是本实施例的高速串行通信的数据相位校正
方法的优选流程图，如图4所示，该流程包括如下步骤：

[0048] 步骤S401，判断接收端基于捕获时钟能否正确读取接收信号，若是，执行步骤S402，否则执行步骤S405。

[0049] 步骤S402，对接收信号进行预设时长的延迟。

[0050] 步骤S403，判断接收端基于捕获时钟能否正确读取接收信号，若是，执行步骤S404，否则执行步骤S405。

[0051] 步骤S404，将预设时长的一半作为接收信号的相位校正延时。

[0052] 步骤S405，按照设定步长对接收信号进行延迟，直至接收端基于捕获时钟能够正确读取接收信号。

[0053] 步骤S406，记录对接收信号的延迟时长作为初始时长。

[0054] 步骤S407，对接收信号进行预设时长的延迟。

[0055] 步骤S408，判断接收端基于捕获时钟能否正确读取接收信号，若是，则执行步骤S409，否则执行步骤S405，其中，在步骤S405中增加一个设定步长的接收信号延迟。

[0056] 步骤S409，将预设时长的一半与初始时长之和作为接收信号的相位校正延时。

[0057] 通过上述的步骤S401至步骤S409，在接收端基于捕获时钟不能够正确读取接收信号的情形下，按照设定步长对接收信号进行延迟，这样相当于将一个时间长度为预设时长
的时间窗口按照设定步长在接收信号上滑动，并判断整个时间窗口内是否都能够正确读取
到接收信号，若是，则取该时间窗口的中间位置对应的相位延时作为接收信号的相位校正
延时，保证通信的稳定性。

[0058] 在图3和图4所示的数据相位校正方法中，基于固定的时间窗口（时间长度为预设时长）或者滑动对的时间窗口，相对于相关技术中仅仅依照设定步长的方式寻找相位校正
延时的方案，提高了校正效率。

[0059] 为了进一步地提高图4所示的数据相位校正方法的校正效率，在本实施例中，设定步长可以根据FPGA能够正确读取数据的最小稳定相位来确定，例如，将FPGA能够正确读取
数据的最小稳定相位的0.5倍、1倍、2倍、3倍或4倍作为该设定步长。当然，上述倍数并不限
于此，可以根据效率和精度需要选取相应的倍数。

[0060] 并且，在图4所示的数据相位校正方法中，时间窗口的滑动方向并不局限出时间窗口的滑动方向。例如，在其中的一些实施例中，按照设定步长对接收信号进行延迟包括：为
接收信号添加时长为N×t的延迟，其中，t为设定步长，N=‑1,‑2,‑3…，或者N=1,2,3…。如果
定义时间窗口向右滑动的方向为正方向，则当N=1,2,3…时，相当于时间窗口按照设定步长
t逐步长向右滑动；当N=‑1,‑2,‑3…时，相当于时间窗口按照设定步长t逐步长向左滑动。

[0061] 在一些实施例中，在时间窗口向某个方向滑动但无法正确找到最终的相位校正延时的情况下，则可以再向时间窗口向另一个方向滑动来寻找最终的相位校正延时，提高了
方案的鲁棒性。

[0062] 在其中的一些实施例中，预设时长不小于当前的高速串行通信链路的相位漂移的两倍。其中，相位漂移可以根据先验知识确定。

[0063] 在其中的一些实施例中，预设时长不大于捕获时钟的时钟周期。

[0064] 下面通过优选实施例本申请进行描述和说明。

[0065] 图5是本优选实施例的接收端通过捕获时钟接收串行数据的示意图，如图5所示，在每个时钟的上升沿捕获数据。由于FPGA使用约束，每个数据要被正确捕获，必须在上升沿
前后保持稳定一段时间，不能发生跳变。这段时间就被称为最小稳定相位。

[0066] 图6是本优选实施例的最小稳定相位中串行数据发生跳变的示意图，当发生如图6所示的情况时，接收端接收到的数据可能为1也可能为0，导致数据传输不可靠。对于单个信
号来说，在一个时钟采样周期内，需要在时钟沿前后的最小稳定相位内保持稳定，一个时钟
周期内，超出部分的稳定相位，即相位裕量。图7是本优选实施例的相位裕量的示意图，如图
7所示，接收数据与捕获时钟的相位可以在整个相位裕量区间内移动，而不影响接收数据稳
定。

[0067] 本优选实施例利用上述相位裕量。对于发送端，上电后，只需要在初始化期间不断重复发送同步码（相当于上述的预设数据）。对于接收端，先不调节接收信号与捕获时钟的
相位关系，记录此时的接收数据。之后在接收信号上加一个固定的相位延时（该相位延时要
大于链路相位漂移的2倍）再记录此时的接收数据，如图8所示。

[0068] 比较此次与上一次接收的数据，如果两次数据一致，则说明从起始相位到添加固定相位延时之间所有相位之内，捕获时钟都可以稳定的收到接收信号。这时候我们选择固
定延时的一半作为相位延时添加到接收信号上作为最终的相位延时。那么即使正常运行
后，接收数据发生相位漂移，不管相位往哪个方向偏移，捕获时钟还是可以正确稳定的接收
到数据。但是，如果添加了固定相位延时，两次接收到的数据不一致，如图9所示，则说明在
这个固定延时的区间内，不能保证添加所有的延时值接收到的数据都是一致的。

[0069] 这个时候在起始相位上添加最小的相位延时作为新的起始相位，并在新的起始相位上添加固定延时，再次比较两次接收的数据。如果数据相等，则选定中间值作为最终的相
位延时，如果不等，则重复上述步骤，直到满足两次接收的数据相等。具体流程如图10所示。

[0070] 与相关技术相比，本优选实施例适用于初始化时相位关系固定的场景，还可以覆盖当前技术无法解决的初始化时相位不固定以及初始化后相位变化等场景，解决了初始化
后相位发生漂移导致初始化时确定的相位失效问题，也解决了初始化时相位关系不固定场
景的相位关系寻找问题。

[0071] 本实施例还提供了一种电子装置，包括存储器和处理器，该存储器中存储有计算机程序，该处理器被设置为运行计算机程序以执行上述任一项方法实施例中的步骤。

[0072] 可选地，上述电子装置还可以包括传输设备以及输入输出设备，其中，该传输设备和上述处理器连接，该输入输出设备和上述处理器连接。

[0073] 可选地，在本实施例中，上述处理器可以被设置为通过计算机程序执行以下步骤：

[0074] S1，判断接收端基于捕获时钟能否正确读取接收信号。

[0075] S2，在接收端基于捕获时钟能够正确读取接收信号的情况下，对接收信号进行预设时长的延迟。

[0076] S3，判断接收端基于捕获时钟能否正确读取接收信号。

[0077] S4，在接收端基于捕获时钟能够正确读取接收信号的情况下，将预设时长的一半作为接收信号的相位校正延时。

[0078] 需要说明的是，本实施例中的具体示例可以参考上述实施例及可选实施方式中所描述的示例，本实施例在此不再赘述。

[0079] 本领域的技术人员应该明白，以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，
只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

[0080] 以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来
说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护
范围。因此，本申请专利的保护范围应以所附权利要求为准。