像素电路及其驱动方法、显示基板和显示面板转让专利
申请号 : CN201910702440.4
文献号 : CN112309332B
文献日 : 2022-01-18
发明人 : 杨慧娟 , 刘庭良 , 张波 , 李依然 , 刘练彬
申请人 : 京东方科技集团股份有限公司 , 成都京东方光电科技有限公司
摘要 :
权利要求 :
1.一种像素电路,包括:驱动子电路、发光控制子电路、数据写入子电路、存储子电路和第一补偿子电路,其中,
所述数据写入子电路被配置为在扫描信号的控制下将数据电压写入所述存储子电路;
所述存储子电路被配置为存储所述数据电压;
所述驱动子电路电连接至第一节点,发光元件电连接至第二节点,所述驱动子电路被配置为基于所述数据电压驱动所述发光元件发光;
所述发光控制子电路分别电连接至所述第一节点和所述第二节点,所述发光控制子电路被配置为实现所述驱动子电路和所述发光元件之间的连接导通或断开;
所述第一补偿子电路分别电连接至所述第一节点和所述第二节点,且被配置为基于所述第一节点的电平对所述第二节点的电平进行补偿。
2.根据权利要求1所述的像素电路,其中,所述第一补偿子电路包括第一电容,所述第一电容的第一端电连接至所述第一节点,所述第一电容的第二端电连接至所述第二节点。
3.根据权利要求1所述的像素电路,其中,所述发光控制子电路包括发光控制晶体管,所述发光控制晶体管的第一极与所述第一节点电连接,所述发光控制晶体管的第二极与所述第二节点电连接,所述发光控制晶体管的栅极被配置为接收发光控制信号。
4.根据权利要求1‑3任一所述的像素电路,其中,所述驱动子电路包括驱动晶体管,所述驱动晶体管的第一极与第一电源端电连接,所述驱动晶体管的第二极与所述第一节点电连接,所述驱动晶体管的栅极与第三节点电连接。
5.根据权利要求4所述的像素电路,其中,所述数据写入子电路包括数据写入晶体管,所述存储子电路包括第二电容,
所述数据写入晶体管的第一极被配置为接收所述数据电压,所述数据写入晶体管的第二极与所述第二电容的第一端电连接,所述数据写入晶体管的栅极被配置为接收所述扫描信号,
所述第二电容的第二端与所述第三节点电连接。
6.根据权利要求4所述的像素电路,还包括第二补偿子电路,其中,所述第二补偿子电路被配置为接收阈值补偿控制信号并根据所述阈值补偿控制信号向所述第三节点写入阈值补偿电压。
7.根据权利要求5所述的像素电路,还包括参考电压写入子电路,其中,所述参考电压写入子电路被配置为接收参考电压控制信号并根据所述参考电压补偿控制信号向所述第二电容的第一端写入参考电压。
8.根据权利要求4所述的像素电路,还包括第一复位子电路,其中,所述第一复位子电路被配置为接收第一复位控制信号并根据所述第一复位控制信号向所述第三节点写入第一复位电压。
9.根据权利要求5所述的像素电路,还包括第二复位子电路,其中,所述第二复位子电路被配置为接收第二复位控制信号并根据所述第二复位控制信号向所述第二电容的第一端写入第二复位电压。
10.根据权利要求7所述的像素电路,还包括第二补偿子电路、第三补偿子电路、第一复位子电路和第二复位子电路,
其中,所述第一补偿子电路包括第一电容,所述发光控制子电路包括发光控制晶体管,所述驱动子电路包括驱动晶体管,所述数据写入子电路包括数据写入晶体管,所述存储子电路包括第二电容,所述第二补偿子电路包括阈值补偿晶体管,所述参考电压写入子电路包括参考电压写入晶体管,所述第一复位子电路包括第一复位晶体管,所述第二复位子电路包括第二复位晶体管,
所述第一电容的第一端电连接至所述第一节点,所述第一电容的第二端电连接至所述第二节点,
所述发光控制晶体管的第一极与所述第一节点电连接,所述发光控制晶体管的第二极与所述第二节点电连接,所述发光控制晶体管的栅极被配置为接收发光控制信号;
所述驱动晶体管的第一极与第一电源端电连接,所述驱动晶体管的第二极与所述第一节点电连接,所述驱动晶体管的栅极与第三节点电连接;
所述发光元件的第一发光电压施加电极电连接至所述第二节点,所述发光元件的第二发光电压施加电极电连接至第二电源端;
所述数据写入晶体管的第一极被配置为接收所述数据电压,所述数据写入晶体管的第二极与所述第二电容的第一端电连接,所述数据写入晶体管的栅极被配置为接收所述扫描信号;
所述第二电容的第二端与所述第三节点电连接;
所述阈值补偿晶体管的第一极电连接至所述第一节点,所述阈值补偿晶体管的第二极电连接至所述第三节点,所述阈值补偿晶体管的栅极被配置为接收阈值补偿控制信号;
所述参考电压写入晶体管的第一极被配置为接收参考电压,所述参考电压写入晶体管的第二极电连接至所述第二电容的第一端,所述参考电压写入晶体管的栅极被配置为接收参考电压控制信号;
所述第一复位晶体管的第一极被配置为接收第一复位电压,所述第一复位晶体管的第二极电连接至所述第三节点,所述第一复位晶体管的栅极被配置为接收第一复位控制信号;
所述第二复位晶体管的第一极电连接至所述第一电源端,所述第二复位晶体管的第二极电连接至所述第二电容的第一端,所述第二复位晶体管的栅极被配置为接收第二复位控制信号。
11.一种显示基板,包括衬底基板和根据权利要求1‑10任一项所述的像素电路和所述发光元件,
其中,所述发光元件和所述像素电路设置在所述衬底基板上。
12.根据权利要求11所述的显示基板,其中,在所述第一补偿子电路包括第一电容的情况下,
所述第一电容包括第一电极和第二电极,所述发光元件包括第一发光电压施加电极、第二发光电压施加电极和设置在所述第一发光电压施加电极和所述第二发光电压施加电极之间的发光层,
所述第一电容的第一电极电连接至所述第一节点,所述第一电容的第二电极电连接至所述第二节点,
所述第一电容的第二电极和所述第一发光电压施加电极一体设置,在垂直于所述衬底基板的方向上,所述第一电容的第一电极位于所述第一发光电压施加电极和所述衬底基板之间,所述第一发光电压施加电极位于所述第一电容的第一电极和所述发光层之间。
13.根据权利要求12所述的显示基板,其中,所述第一电容的第一电极在所述衬底基板上的正投影与所述第一发光电压施加电极在所述衬底基板上的正投影至少部分重叠。
14.一种根据权利要求1‑10任一项所述的像素电路的驱动方法,包括:在数据写入阶段,向所述驱动子电路写入所述数据电压,并且基于所述第一节点的电平对所述第二节点的电平进行补偿;
在发光阶段,所述驱动子电路基于所述数据电压驱动所述发光元件发光。
15.一种显示面板,包括衬底基板和位于所述衬底基板上的多个重复单元,其中,每个重复单元包括第一子像素、第二子像素、第三子像素和第四子像素,所述第一子像素包括第一发光元件和第一像素电路,所述第一像素电路为根据权利要求1‑10任一项所述的像素电路,所述第一发光元件是由所述第一像素电路驱动的所述发光元件。
16.根据权利要求15所述的显示面板,其中,所述第二子像素包括第二发光元件和第二像素电路,所述第二像素电路被配置为驱动所述第二发光元件发光,在垂直于所述衬底基板的方向上,所述第一像素电路中的驱动子电路位于所述衬底基板和所述第一发光元件之间,所述第二像素电路中的驱动子电路位于所述衬底基板和所述第二发光元件之间,
所述第一像素电路中的驱动子电路在所述衬底基板上的正投影和所述第一发光元件在所述衬底基板上的正投影至少部分重叠,所述第二像素电路中的驱动子电路在所述衬底基板上的正投影和所述第二发光元件在所述衬底基板上的正投影不重叠。
17.根据权利要求16所述的显示面板,其中,所述第一像素电路中的驱动子电路在所述衬底基板上的正投影位于所述第一发光元件在所述衬底基板上的正投影内。
18.根据权利要求15‑17任一项所述的显示面板,其中,所述第一子像素和所述第二子像素均为绿色子像素,所述第三子像素为红色子像素,所述第四子像素为蓝色子像素。
19.根据权利要求15或所述的显示面板,其中,在所述每个重复单元中,所述第一子像素和所述第二子像素沿第一方向排列,所述第三子像素和所述第四子像素沿第二方向排列,所述第一方向和所述第二方向分别为在同一平面内相互垂直的两个方向。
20.根据权利要求19所述的显示面板,其中,所述多个重复单元沿所述第二方向排列以形成多个重复单元组,所述多个重复单元组沿所述第一方向排列。
21.根据权利要求19所述的显示面板,其中,在所述第一像素电路包括第一电容、阈值补偿晶体管和发光控制晶体管的情况下,在所述第一方向上,所述第一电容的第一电极在所述衬底基板上的正投影位于所述阈值补偿晶体管的栅极在衬底基板上的正投影和所述发光控制晶体管的栅极在所述衬底基板上的正投影之间。
说明书 :
像素电路及其驱动方法、显示基板和显示面板
技术领域
背景技术
量高等优点,高分辨率显示装置的应用范围也越来越广。通常,可通过减小像素的尺寸和减
小像素间的间距来提高显示装置的分辨率。
发明内容
信号的控制下将数据电压写入所述存储子电路;所述存储子电路被配置为存储所述数据电
压;所述驱动子电路电连接至第一节点,发光元件电连接至第二节点,所述驱动子电路被配
置为基于所述数据电压驱动所述发光元件发光;所述发光控制子电路分别电连接至所述第
一节点和所述第二节点,所述发光控制子电路被配置为实现所述驱动子电路和所述发光元
件之间的连接导通或断开;所述第一补偿子电路分别电连接至所述第一节点和所述第二节
点,且被配置为基于所述第一节点的电平对所述第二节点的电平进行补偿。
述第二节点。
的第二极与所述第二节点电连接,所述发光控制晶体管的栅极被配置为接收发光控制信
号。
节点电连接,所述驱动晶体管的栅极与第三节点电连接。
所述数据电压,所述数据写入晶体管的第二极与所述第二电容的第一端电连接,所述数据
写入晶体管的栅极被配置为接收所述扫描信号,所述第二电容的第二端与所述第三节点电
连接。
写入阈值补偿电压。
所述第二电容的第一端写入参考电压。
写入第一复位电压。
的第一端写入第二复位电压。
制子电路包括发光控制晶体管,所述驱动子电路包括驱动晶体管,所述数据写入子电路包
括数据写入晶体管,所述存储子电路包括第二电容,所述第二补偿子电路包括阈值补偿晶
体管,所述参考电压写入子电路包括参考电压写入晶体管,所述第一复位子电路包括第一
复位晶体管,所述第二复位子电路包括第二复位晶体管,所述第一电容的第一端电连接至
所述第一节点,所述第一电容的第二端电连接至所述第二节点,所述发光控制晶体管的第
一极与所述第一节点电连接,所述发光控制晶体管的第二极与所述第二节点电连接,所述
发光控制晶体管的栅极被配置为接收发光控制信号;所述驱动晶体管的第一极与第一电源
端电连接,所述驱动晶体管的第二极与所述第一节点电连接,所述驱动晶体管的栅极与第
三节点电连接;所述发光元件的第一发光电压施加电极电连接至所述第二节点,所述发光
元件的第二发光电压施加电极电连接至第二电源端;所述数据写入晶体管的第一极被配置
为接收所述数据电压,所述数据写入晶体管的第二极与所述第二电容的第一端电连接,所
述数据写入晶体管的栅极被配置为接收所述扫描信号;所述第二电容的第二端与所述第三
节点电连接;所述阈值补偿晶体管的第一极电连接至所述第一节点,所述阈值补偿晶体管
的第二极电连接至所述第三节点,所述阈值补偿晶体管的栅极被配置为接收阈值补偿控制
信号;所述参考电压写入晶体管的第一极被配置为接收参考电压,所述参考电压写入晶体
管的第二极电连接至所述第二电容的第一端,所述参考电压写入晶体管的栅极被配置为接
收参考电压控制信号;所述第一复位晶体管的第一极被配置为接收第一复位电压,所述第
一复位晶体管的第二极电连接至所述第三节点,所述第一复位晶体管的栅极被配置为接收
第一复位控制信号;所述第二复位晶体管的第一极电连接至所述第一电源端,所述第二复
位晶体管的第二极电连接至所述第二电容的第一端,所述第二复位晶体管的栅极被配置为
接收第二复位控制信号。
压施加电极、第二发光电压施加电极和设置在所述第一发光电压施加电极和所述第二发光
电压施加电极之间的发光层,所述第一电容的第一电极电连接至所述第一节点,所述第一
电容的第二电极电连接至所述第二节点,所述第一电容的第二电极和所述第一发光电压施
加电极一体设置,在垂直于所述衬底基板的方向上,所述第一电容的第一电极位于所述第
一发光电压施加电极和所述衬底基板之间,所述第一发光电压施加电极位于所述第一电容
的第一电极和所述发光层之间。
分重叠。
对所述第二节点的电平进行补偿;在发光阶段,所述驱动子电路基于所述数据电压驱动所
述发光元件发光。
所述第一子像素包括第一发光元件和第一像素电路,所述第一像素电路为根据上述任一项
所述的像素电路,所述第一发光元件是由所述第一像素电路驱动的所述发光元件。
所述衬底基板的方向上,所述第一像素电路中的驱动子电路位于所述衬底基板和所述第一
发光元件之间,所述第二像素电路中的驱动子电路位于所述衬底基板和所述第二发光元件
之间,所述第一像素电路中的驱动子电路在所述衬底基板上的正投影和所述第一发光元件
在所述衬底基板上的正投影至少部分重叠,所述第二像素电路中的驱动子电路在所述衬底
基板上的正投影和所述第二发光元件在所述衬底基板上的正投影不重叠。
向排列,所述第一方向和所述第二方向分别为在同一平面内相互垂直的两个方向。
一电极在所述衬底基板上的正投影位于所述阈值补偿晶体管的栅极在衬底基板上的正投
影和所述发光控制晶体管的栅极在所述衬底基板上的正投影之间。
附图说明
具体实施方式
本公开的一部分实施例,而不是全部的实施例。基于所描述的本公开的实施例,本领域普通
技术人员在无需创造性劳动的前提下所获得的所有其他实施例,都属于本公开保护的范
围。
不表示任何顺序、数量或者重要性,而只是用来区分不同的组成部分。“包括”或者“包含”等
类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件
及其等同,而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理
的或者机械的连接,而是可以包括电性的连接,不管是直接的还是间接的。“上”、“下”、
“左”、“右”等仅用于表示相对位置关系,当被描述对象的绝对位置改变后,则该相对位置关
系也可能相应地改变。
图。如图1所示,一种像素排列结构包括设置在衬底基板(未示出)上的多个像素重复单元
400,多个像素重复单元400沿A1方向和A2方向阵列排布。每个像素重复单元400包括红色子
像素401、蓝色子像素402、第一绿色子像素403和第二绿色子像素404。如图1所示,红色子像
素401和蓝色子像素402沿A1方向排列,第一绿色子像素403和第二绿色子像素404沿A2方向
排列,且在A1方向上,第一绿色子像素403和第二绿色子像素404位于红色子像素401和蓝色
子像素402之间。
色子像素无法被检测到。根据实验结果可知,第一绿色子像素403的亮度比第二绿色子像素
404的亮度高,从而出现第一绿色子像素403发亮,而第二绿色子像素404发暗的现象。
的发光元件的阳极在衬底基板上的正投影彼此不交叠,而用于驱动第二绿色子像素404的
像素电路中的驱动晶体管的栅极在衬底基板上的正投影和第二绿色子像素404的发光元件
的阳极在衬底基板上的正投影彼此交叠。通过对第一绿色子像素403和第二绿色子像素404
进行提取3D电容的操作,发现第一绿色子像素403的寄生电容和第二绿色子像素404的寄生
电容存在较大的差异,从而导致第一绿色子像素403和第二绿色子像素404的亮度差异。如
图2所示,通过对第一绿色子像素403和第二绿色子像素404进行模拟分析,可以看到,第一
绿色子像素403的阳极电压为0.8682伏特(V),第二绿色子像素404的阳极电压为0.7597V,
即第一绿色子像素403的阳极电压大于第二绿色子像素404的阳极电压,从而导致第一绿色
子像素403的亮度比第二绿色子像素404的亮度高,严重影响显示效果。
电路。数据写入子电路被配置为在扫描信号的控制下将数据电压写入存储子电路;存储子
电路被配置为存储数据电压;驱动子电路电连接至第一节点,发光元件电连接至第二节点,
驱动子电路被配置为驱动发光元件发光;发光控制子电路分别电连接至第一节点和第二节
点,发光控制子电路被配置为实现驱动子电路和发光元件之间的连接导通或断开;第一补
偿子电路分别电连接至第一节点和第二节点,且被配置为基于第一节点的电平对第二节点
的电平进行补偿。
度达到一致,从而提高显示均匀性和显示效果。另外,该像素电路结构简单,易于设计制造,
成本较低。
置为在扫描信号的控制下将数据电压写入存储子电路14;存储子电路14被配置为存储数据
电压;驱动子电路11电连接至第一节点N1,发光元件EL电连接至第二节点N2,驱动子电路11
被配置为基于数据电压驱动发光元件EL发光;发光控制子电路12分别电连接至第一节点N1
和第二节点N2,发光控制子电路12被配置为实现驱动子电路11和发光元件EL之间的连接导
通或断开;第一补偿子电路15分别电连接至第一节点N1和第二节点N2,且被配置为基于第
一节点N1的电平对第二节点N2的电平进行补偿。
的PPI(pixel per inch,每英寸的像素数),从而在显示分辨率相同的情况下,增大显示面
板的视觉分辨率。当像素电路100应用于该AMOLED显示面板中,可以解决显示面板的像素亮
度差异的问题,提高显示均匀性和显示效果。
一补偿子电路15可以包括在第一节点N1和第二节点N2之间的寄生电容(即第一电容C1为寄
生电容),由于电容的自举效应,该第一补偿子电路15可以基于第一节点N1的电平控制第二
节点N2的电平,以补偿由于像素电路的驱动子电路11在衬底基板上的正投影与发光元件EL
的阳极在衬底基板上的正投影彼此交叠等因素对于第二节点N2的电平的影响,提高对于第
二节点N2的电平控制,从而提高显示均匀性和显示效果。例如,相较于没有设置第一电容的
像素电路,本公开实施例提供的像素电路可以利用第一电容C1例如提高第二节点N2的电
平,以提高发光元件EL的发光亮度。
光控制晶体管M2的栅极被配置为电连接发光控制线EM以接收发光控制信号VEM。
第三节点N3电连接。也就是说,第一电容C1的第一端与驱动晶体管M1的第二极电连接。
驱动晶体管M1和发光元件EL之间的连接断开。例如,在数据写入阶段,发光控制晶体管M2可
以断开,从而发光控制晶体管M2可以将发光驱动晶体管Td和发光元件EL之间的连接断开,
以保证发光元件EL不发光。而在发光阶段,发光控制线EM可以向发光控制晶体管M2提供发
光控制信号VEM,以使发光控制晶体管M2导通,发光电流可以依次经由导通的驱动晶体管M1
和发光控制晶体管M2被传输至发光元件EL以驱动其发光。
元件EL的阴极)电连接至第二电源端VSS。也就是说,第一电容C1的第二端与发光元件EL的
第一发光电压施加电极电连接。
有机发光二极管(OLED)或量子点发光二极管(QLED)等,但本公开的实施例不限于此。
而第二电源端VSS可以为电压源以输出恒定的第二电压,第二电压为负电压,或可以接地
等。例如,在一些示例中,第二电源端VSS可以接地。
数据写入晶体管M3的栅极被配置为电连接至栅线G1以接收扫描信号Vg1。例如,数据写入晶
体管M3的第一极电连接至数据线D,以接收数据电压Vdata;数据写入晶体管M3的栅极电连
接至栅线G1,以接收扫描信号Vg1。
容C2的第二端与第三节点N3电连接。
压。
阈值补偿晶体管M4的第二极电连接到第三节点N3,即阈值补偿晶体管M4的第二极电连接到
驱动晶体管M1的栅极,阈值补偿晶体管M4的栅极被配置为接收阈值补偿控制信号Vg2。例
如,如图4所示,阈值补偿晶体管M4的栅极电连接至阈值补偿控制线G2,以接收阈值补偿控
制信号Vg2。
(例如,扫描信号Vg1),此时,包含该像素电路100的显示面板可以不设置阈值补偿控制线
G2,减少信号线的数量。又例如,数据写入晶体管M3的栅极和阈值补偿晶体管M4的栅极也可
以分别电连接至不同的信号线,即数据写入晶体管M3的栅极电连接到栅线G1,阈值补偿晶
体管M4的栅极电连接到阈值补偿控制线G2,而栅线G1和阈值补偿控制线G2传输的信号相
同。
一端(即第四节点N4)写入参考电压。
二电容C2的第一端,参考电压写入晶体管M5的栅极被配置为接收参考电压控制信号VCR。例
如,参考电压写入晶体管M5的第一极可以电连接至参考电源端REF以接收参考电压Vref,参
考电压写入晶体管M5的栅极可以电连接至参考电压控制线CR以接收参考电压控制信号VCR。
压写入晶体管M5的第一极提供参考电压Vref,从而参考电压Vref经由参考电压写入晶体管M5
对第二电容C2的第一端充电,由此第二电容C2的第一端的电压可以为参考电压Vref。
EM,以接收相同的信号(例如,发光控制信号VEM),此时,包含该像素电路100的显示面板可以
不设置参考电压控制线CR,减少信号线的数量。
极)写入第一复位电压。
体管M6的栅极被配置为接收第一复位控制信号Vrt1。例如,第一复位晶体管M6的第一极电
连接至第一复位电源端VINT以接收第一复位电压Vint1,第一复位晶体管M6的栅极电连接
至第一复位控制信号线Rst1以接收第一复位控制信号Vrt1。
第三节点N3进行复位即可,本公开对此不作限制。
N3)写入第二复位电压。
连接至第一电源端VDD。第二复位晶体管M7的第二极电连接至第二电容C2的第一端。第二复
位晶体管M7的栅极被配置为接收第二复位控制信号Vrt2,例如,第二复位晶体管M7的栅极
电连接至第二复位控制信号线Rst2以接收第二复位控制信号Vrt2。然而,本公开的实施例
不限于此,第二复位晶体管M7的第一极也可以电连接至单独设置的第二复位电源端,以接
收第二复位电压Vint2。
控制信号线Rst1)以接收相同的复位控制信号(例如第一复位控制信号Vrt1)。需要说明的
是,第一复位控制信号Vrt2和第二复位控制信号Vrt2也可以不相同。
的,第二补偿子电路、第三补偿子电路、第一复位子电路、第二复位子电路、发光控制子电
路、数据写入子电路、存储子电路等电路的具体结构可以根据实际应用需求进行设定,本公
开的实施例对此不作具体限定。
技术方案,然而本公开的实施例的晶体管不限于P型晶体管,本领域技术人员还可以根据实
际需要利用N型晶体管(例如,N型MOS晶体管)实现本公开的实施例中的一个或多个晶体管
的功能。
膜晶体管或多晶硅薄膜晶体管等。晶体管的源极、漏极在结构上可以是对称的,所以其源
极、漏极在物理结构上可以是没有区别的。在本公开的实施例中,为了区分晶体管,除作为
控制极的栅极,直接描述了其中一极为第一极,另一极为第二极,所以本公开的实施例中全
部或部分晶体管的第一极和第二极根据需要是可以互换的。
一电容C1的第一电极321为第一电容C1的第一端,第一电容C1的第二电极为第一电容C1的
第二端,即第一电容C1的第一电极321电连接至第一节点N1,即第一电容C1的第一电极321
电连接至驱动晶体管M1的第二极(例如,漏极),第一电容C1的第二电极电连接至第二节点
N2,即第一电容C1的第二电极电连接发光元件EL的第一发光电压施加电极。
体管等)的栅极绝缘层(GI层)、栅极层(GATE层)、层间介质层(ILD)等,第二中间层332可以
包括像素电路中的晶体管(例如,发光控制晶体管、驱动晶体管等)的有源半导体层等。例
如,栅极绝缘层和层间介质层为无机层,栅极层等为金属层。
303。
极,第二发光电压施加电极302为阴极,第一发光电压施加电极301和第二发光电压施加电
极302均采用导电材料制备。
第二有机层312用于起平坦作用,可以被省略。需要说明的是,在本公开的实施例中,每个发
光元件的发光层可以包括电致发光层本身以及位于电致发光层两侧的其他公共层,例如,
空穴注入层、空穴传输层、电子注入层以及电子传输层等等,但是在本公开的附图中,仅示
出了发光层中的电致发光层,而没有示出其他公共层。
例如,第一发光电压施加电极301在衬底基板110上的正投影位于第二发光电压施加电极
302在衬底基板110上的正投影内,发光层303在衬底基板110上的正投影位于第二发光电压
施加电极302在衬底基板110上的正投影内。
板110上的正投影和第二发光电压施加电极302在衬底基板110上的正投影的投影重叠的区
域内,对应于像素界定层的开口的部分用于发光。
电极321和发光层303之间。
极301复用为第一电容C1的第二电极。从而,本公开实施例提供的像素电路中仅通过在第一
发光电压施加电极301和第一中间层331之间增加一层金属层以形成第一电容C1的第一电
极321,该第一电容C1的第一电极321和第一发光电压施加电极301即可形成第一电容C1,从
而实现对第二节点的电平进行补偿,解决显示面板的像素亮度差异的问题,提高显示均匀
性和显示效果。例如,第一电容C1的第二电极和第一发光电压施加电极301也可以分别为两
个单独的电极,但第一电容C1的第二电极和第一发光电压施加电极301彼此电连接。
第一电容C1的第一电极321在衬底基板110上的正投影位于第一发光电压施加电极301在衬
底基板110上的正投影内,即第一发光电压施加电极301在衬底基板110上的正投影完全覆
盖第一电容C1的第一电极321在衬底基板110上的正投影。
流程图。如图7所示,像素电路的驱动方法包括以下步骤:
位子电路对第三节点进行复位,利用第二复位子电路对第四节点进行复位。
明的是,在下面的描述中,第一复位控制信号Vrt1和第二复位控制信号Vrt2相同,阈值补偿
控制信号Vg2和扫描信号Vg1相同,参考电压控制信号VCR和发光控制信号VEM相同。像素电路
中的所有晶体管均为P型晶体管。
电压控制信号VCR和发光控制信号VEM均为高电平信号(即截止信号,例如6V),从而第一复位
晶体管M6和第二复位晶体管M7均导通,发光控制晶体管M2、数据写入晶体管M3、阈值补偿晶
体管M4、参考电压写入晶体管M5均截止。第一复位电源端VINT输出的第一复位电压Vint1经
由第一复位晶体管M6被写入第三节点N3(即驱动晶体管M1的栅极和第二电容C2的第二端)
以对第三节点N3进行复位,第一电源端VDD输出的第二复位电压Vint2经由第二复位晶体管
M7被写入第四节点N4(即第二电容C2的第一端)以对第四节点N4进行复位。由此,在前一帧
中,保持在驱动晶体管M1的栅极上的电压和第二电容C2的第一端上的电压被清除,驱动晶
体管M1的栅极和第二电容C2的第一端均被复位,例如,此时,第三节点N3上的电压为第一复
位电压Vint1,第四节点N4上的电压为第二复位电压Vint2,第一复位电压Vint1和第二复位
电压Vint2相同,从而第三节点N3上的电压和第四节点N4上的电压相同。
压控制信号VCR和发光控制信号VEM保持为高电平信号。由此,数据写入晶体管M3和阈值补偿
晶体管M4均导通,第一复位晶体管M6和第二复位晶体管M7、发光控制晶体管M2和参考电压
写入晶体管M5均截止。由于数据写入晶体管M3导通,数据电压Vdata(例如,数据电压Vdata
的范围为2.1V至4.5V)经由数据写入晶体管M3被写入第四节点N4,从而第四节点N4上的电
压变为数据电压Vdata,由于第二电容C2的自举效应,第三节点N3上的电压也变为数据电压
Vdata,此外,阈值补偿晶体管M4导通,驱动晶体管M1形成二极管连接方式,控制驱动晶体管
M1也导通,阈值补偿晶体管M4也导通,第一电源端VDD输出的第一电压V1可以经由驱动晶体
管M1和阈值补偿晶体管M4对第三节点N3充电,当第三节点N3的电压为V1+Vth时,Vth为驱动
晶体管M1的阈值电压,驱动晶体管M1的第一极(驱动晶体管M1的第一极的电压为第一电压
V1)和栅极之间的电压差VGS与驱动晶体管M1的阈值电压Vth相等,即VGS=Vth,此时,驱动晶
体管M1截止,阈值补偿结束。
同,由于第一电容C1的自举效应,当第一节点N1的电压变化时,可以控制第二节点N2的电压
发生相应的变化,从而实现对第二节点N2进行补偿。例如,若第一节点N1的电压逐渐升高,
则第二节点N2的电压也逐渐升高。
控制信号VCR和发光控制信号VEM变为低电平信号。由此,发光控制晶体管M2和参考电压写入
晶体管M5均导通,数据写入晶体管M3、阈值补偿晶体管M4、第一复位晶体管M6和第二复位晶
体管M7均截止。由于参考电压写入晶体管M5导通,参考电压Vref经由参考电压写入晶体管M5
被写入第四节点N4,从而第四节点N4上的电压变为参考电压Vref,由于第二电容C2的自举效
应,第三节点N3上的电压变为Vref-Vdata+V1+Vth,即驱动晶体管M1的栅极上的电压为
Vref-Vdata+V1+Vth,驱动晶体管M1的第一极上的电压为第一电压V1。需要说明的是,在步
骤S12中,“驱动子电路基于数据电压驱动发光元件发光”表示驱动子电路在电压Vref-
Vdata+V1+Vth的控制下导通,从而驱动发光元件发光。
压Vdata有关。数据电压Vdata由数据线直接传输,其与驱动晶体管M1的阈值电压Vth无关,
从而可以解决驱动晶体管M1由于工艺制程及长时间的操作造成阈值电压漂移的问题。参考
电压Vref由参考电源端REF提供,其与第一电源端VDD的电源电压降(IR drop)无关,从而可
以解决显示面板的IR drop的问题。综上所述,像素电路可以保证发光电流IEL的准确性,消
除驱动晶体管M1的阈值电压和IR drop对发光电流IEL的影响,保证发光元件EL正常工作。此
外,在该像素电路中,通过在第一节点N1和第二节点N2之间增加第一电容C1,以基于第一节
点N1的电平对第二节点N2的电平进行补偿,从而可以解决显示面板的像素亮度差异的问
题,提高显示画面的均匀性,提升显示效果。
第三子像素5023和第四子像素5024。第一子像素5021包括第一发光元件和第一像素电路,
第一像素电路为根据上述任一实施例所述的像素电路,第一发光元件是由第一像素电路驱
动的发光元件,也就是说,第一像素电路可以为图4所示的像素电路100,第一发光元件可以
为图4所示的发光元件EL。
公开的实施例中,第一子像素5021的第一像素电路中的驱动晶体管的栅极在衬底基板上的
正投影与第一子像素5021的第一发光元件的阳极在衬底基板上的正投影彼此交叠,而第二
子像素5022的第二像素电路中的驱动晶体管的栅极在衬底基板上的正投影和第二子像素
5022的第二发光元件的阳极在衬底基板上的正投影彼此不交叠。此外,图9中仅示出了各个
子像素的例如阳极的形状。
第二发光元件EL'发光。相较于第一像素电路,第二像素电路不包括设置在第一节点N1和第
二节点N2之间的第一电容,除此之外,第二像素电路中的其余组件和第一像素电路中的其
余组件均相同,即如图10所示,第二像素电路可以包括驱动子电路11'、发光控制子电路
12'、数据写入子电路13'、存储子电路14'、第二补偿子电路16'、第三补偿子电路17'、第一
复位子电路18'和第二复位子电路19'等,且各子电路的连接方式与第一像素电路中的相应
的各个子电路的连接方式相同。
发光电压施加电极301'和第二发光电压施加电极302'之间的发光层303'。第一发光电压施
加电极301'和发光层303'之间设置有第一有机层311',第二发光电压施加电极302'和发光
层303'之间设置有第二有机层312'。在第一发光电压施加电极301'和衬底基板501之间还
具有第一中间层331'和第二中间层332'。相较于第一像素电路,在第二像素电路的第一节
点处,没有设置一层金属层,即在第一节点和第二节点之间未设置电容。
件之间。第一像素电路中的驱动子电路在衬底基板501上的正投影和第一发光元件在衬底
基板501上的正投影至少部分重叠,例如,第一像素电路中的驱动子电路在衬底基板501上
的正投影位于第一发光元件在衬底基板501上的正投影内,例如,第一像素电路中的驱动子
电路在衬底基板501上的正投影和第一发光元件在衬底基板501上的正投影完全重叠。第二
像素电路中的驱动子电路在衬底基板501上的正投影和第二发光元件在衬底基板501上的
正投影至少部分不重叠,例如,第二像素电路中的驱动子电路在衬底基板501上的正投影和
第二发光元件在衬底基板501上的正投影完全不重叠。例如,第一子像素5021中的驱动晶体
管的栅极在衬底基板501上的正投影与第一发光元件的阳极在衬底基板501上的正投影交
叠,而第二子像素5022中的驱动晶体管的栅极在衬底基板501上的正投影与第二发光元件
的阳极在衬底基板501上的正投影不交叠。
板501上的正投影与第一发光元件的阳极在衬底基板501上的正投影交叠,而第二子像素
5022中的驱动子电路在衬底基板501上的正投影与第二发光元件的阳极在衬底基板501上
的正投影不交叠,则第二子像素5022的第二像素电路中的驱动晶体管的栅极处的电压比第
一子像素5021的第一子像素电路中的驱动晶体管的栅极处的电压小,从而流过第二子像素
5022的第二像素电路中的驱动晶体管的发光电流大于流过第一子像素5021的第一子像素
电路中的驱动晶体管的发光电流,第二发光元件的亮度比第一发光元件的亮度高,造成第
一子像素和第二子像素的亮度不一致。图12为图9所示的重复单元中的第一子像素的阳极
电压和第二子像素的阳极电压的检测结果示意图。
以提高第一发光元件的亮度,使第一发光元件的亮度和第二发光元件的亮度一致。例如,第
一像素电路中的第一电容C1的电容值的范围可以为1fF至8fF,但本公开不限于此,只要该
第一电容C1能使第一子像素的第一像素电路中的第二节点和第二子像素的第二像素电路
中的第二节点的电压相当即可,例如,使第一像素电路中的第二节点的电压和第二像素电
路中的第二节点的电压相等即可。如图12所示,对图9所示的一个重复单元中的第一子像素
5021和第二子像素5022进行模拟分析,根据模拟结果可知,第一子像素5021的阳极电压为
0.8682伏特(V),第二子像素5022的阳极电压为0.8682V,即第一子像素5021的阳极电压与
第二子像素5022的阳极电压相等,第一子像素5021的亮度和第二子像素5022的亮度相同,
从而提高了显示面板的亮度均匀性。
第四像素电路被配置为驱动第四发光元件发光。第三像素电路和第四像素电路均可以与图
10所示的第二像素电路相同。
出绿光,第三发光元件被配置为发出红光,第四发光元件被配置为发出蓝光。
的发光元件的发光层和第二子像素的发光元件的发光层可以由高精细金属掩模(FMM)板中
的一个开孔制作,可以有效降低FMM的工艺难度。例如,第一子像素5021的发光元件的发光
层和第二子像素5022的发光元件的发光层为一个整体,即第一子像素5021的发光元件的发
光层和第二子像素5022的发光元件的发光层一体设置。对于第一子像素5021和第二子像素
5022,一体设置的发光层与第一子像素5021的发光元件的第一发光电压施加电极交叠的部
分可以表示为第一子像素5021的发光元件的发光层,一体设置的发光层与第二子像素5022
的发光元件的第一发光电压施加电极交叠的部分可以表示为第二子像素5022的发光元件
的发光层。
5021的发光元件的第一发光电压施加电极和第二子像素5022的发光元件的第一发光电压
施加电极的至少一部分,第一子像素5021的发光元件的发光层和第二子像素5022的发光元
件的发光层的至少部分位于第一开口内并覆盖第一子像素5021的第一发光电压施加电极
和第二子像素5022的第一发光电压施加电极的被暴露的部分,第一开口与第一子像素5021
的第一发光电压施加电极交叠的部分区域为第一子像素5021的有效发光区,第一开口与第
二子像素5022的第一发光电压施加电极交叠的部分区域为第二子像素5022的有效发光区。
例如,像素界定层还包括第二开口,第二开口暴露第三子像素5023的发光元件的第一发光
电压施加电极的一部分,第三子像素5023的发光元件的发光层的至少部分位于第二开口内
并覆盖第三子像素5023的第一发光电压施加电极的被暴露的部分,第二开口与第三子像素
5023的第一发光电压施加电极交叠的部分区域为第三子像素5023的有效发光区。像素界定
层还包括第三开口,第三开口暴露第四子像素5024的发光元件的第一发光电压施加电极的
一部分,第四子像素5024的发光元件的发光层的至少部分位于第三开口内并覆盖第四子像
素5024的第一发光电压施加电极的被暴露的部分,第三开口与第四子像素5024的第一发光
电压施加电极交叠的部分区域为第四子像素5024的有效发光区。
二发光电压施加电极可以为一个面状电极。例如,对于第一子像素5021和第二子像素5022,
面状的第二发光电压施加电极与第一子像素5021的发光元件的第一发光电压施加电极交
叠的部分可以表示为第一子像素5021的发光元件的第二发光电压施加电极,面状的第二发
光电压施加电极与第二子像素5022的发光元件的第一发光电压施加电极交叠的部分可以
表示为第二子像素5022的发光元件的第二发光电压施加电极。第一子像素5021的发光元件
的第二发光电压施加电极和第二子像素5022的发光元件的第二发光电压施加电极一体设
置。
Y分别为在同一平面内(例如平行于衬底基板501的表面的平面)相互垂直的两个方向。
线。第一中心线的长度短于第二中心线的长度。例如,第一中心线和第二中心线相互垂直平
分,且第一中心线与第一方向X平行,第二中心线与第二方向Y平行。
组,第P个重复单元组和第P+1个重复单元组为相邻的两个重复单元组,例如,P为大于等于1
的正整数。多个重复单元组沿第一方向X排列。也就是说,多个重复单元502沿第一方向X和
第二方向Y呈阵列排布。
延长线不重合。例如,第P个重复单元组中的重复单元的第一子像素和第二子像素的中心的
连线的延长线穿过第P+1个重复单元组中相邻两个重复单元之间的间隔的中心,类似地,第
P+1个重复单元组中的重复单元的第一子像素和第二子像素的中心的连线的延长线穿过第
P个重复单元组中相邻两个重复单元之间的间隔的中心。
连接。在每个重复单元502中,在第一方向X上,第一连接电极块Ce1位于第一驱动电极块De1
的远离第二子像素5022的第二发光元件的一侧。
置,只要第一连接电极块Ce1和第一驱动电极块De1能够彼此电连接即可。
连接。在每个重复单元502中,在第一方向X上,第二连接电极块Ce2位于第二驱动电极块De2
的远离第一子像素5021的第一发光元件的一侧。
置,只要第二连接电极块Ce2和第二驱动电极块De2能够彼此电连接即可。
正投影的面积相同。第一连接电极块Ce1的形状和第二连接电极块Ce2的形状也可以相同,
第一连接电极块Ce1在衬底基板110上的正投影的面积与第二连接电极块Ce2在衬底基板
110上的正投影的面积相同。例如,第一驱动电极块De1的形状和第二驱动电极块De2的形状
均可以为矩形、五边形或菱形等。第一连接电极块Ce1的形状和第二连接电极块Ce2的形状
可以为规则形状,例如,矩形、菱形等;第一连接电极块Ce1的形状和第二连接电极块Ce2的
形状也可以为不规则形状。
状也可以不相同,本公开对此不作限制。
连接。在每个重复单元502中,在第一方向X上,第三连接电极Ce3位于第三驱动电极块De3的
远离第二子像素5022的第二连接电极块Ce2的一侧,在第二方向Y上,第三连接电极Ce3位于
第三驱动电极块De3的靠近第四驱动电极块De4的一侧,也就是说,在图13所示的示例中,第
三连接电极块Ce3位于第三驱动电极块De3的左下侧,即第三子像素5023的第三发光元件的
第一发光电压施加电极的形状可以为Q字形。
置,只要第三驱动电极块De3和第三连接电极块Ce3能够彼此电连接即可。
连接。例如,如图13所示,在每个重复单元502中,在第一方向X上,第四连接电极Ce4位于第
四驱动电极块De4的远离第二子像素5022的第二连接电极块Ce2的一侧,在第二方向Y上,第
四连接电极Ce4位于第四驱动电极块De4的靠近第三驱动电极块De3的一侧,也就是说,在图
13所示的示例中,第四连接电极块Ce4位于第四驱动电极块De4的右下侧,即第四子像素
5024的第四发光元件的第一发光电压施加电极的形状可以为Q字镜像对称的形状。
置,只要第四连接电极块Ce4和第四驱动电极块De4能够彼此电连接即可。
的正投影的面积不相同。例如,第三驱动电极块De3的形状和第四驱动电极块De4的形状均
为矩形、六边形或长椭圆形等。第三驱动电极块De3的面积小于第四驱动电极块De4的面积。
如,矩形、菱形等;第三连接电极块Ce3的形状和第四连接电极块Ce4的形状也可以为不规则
形状,例如,图13所示的示例中,第三连接电极块Ce3的形状和第四连接电极块Ce4的形状为
不规则的六边形。
第P+1个重复单元组中的重复单元502,第一连接电极块Ce1、第三连接电极块Ce3和第四连
接电极块Ce4位于第P+1个重复单元组和相邻下一个重复单元组(即第P+2个重复单元组)之
间,第二连接电极块Ce2位于第P个重复单元组和第P+1个重复单元组之间。
的正投影和第二像素电路的驱动晶体管的栅极在衬底基板501上的正投影完全不重叠。第
三驱动电极块De3在衬底基板501上的正投影和第三像素电路的驱动晶体管的栅极在衬底
基板501上的正投影至少部分重叠。第四驱动电极块De4在衬底基板501上的正投影和第四
像素电路的驱动晶体管的栅极在衬底基板501上的正投影至少部分重叠。
是说,第一像素电路、第二像素电路、第三像素电路和第四像素电路均位于中间层和衬底基
板501之间,第一发光元件、第二发光元件、第三发光元件和第四发光元件均位于中间层的
远离衬底基板501的一侧。
元件的发光层的靠近中间层的一侧,第一子像素5021的第一发光元件的第二发光电压施加
电极设置在第一子像素5021的第一发光元件的发光层的远离中间层的一侧。第二子像素
5022中的第二发光元件、第三子像素5023中的第三发光元件和第四子像素5024中的第四发
光元件与第一发光元件的层结构相似,在此不再赘述。
位于有源半导体层和所漏极金属层之间。
复位晶体管M6、第二复位晶体管M7等)的有源层均位于有源半导体层内,每个子像素的像素
电路中的各个晶体管的栅极均位于栅极金属层内,像素电路中的各个晶体管的源极和漏极
均位于源漏极金属层内。各有源层可包括源极区域、漏极区域和源极区域和漏极区域之间
的沟道区。例如,各晶体管的有源层一体设置。
的第一像素电路的发光控制晶体管的第二极电连接。例如,第一连接电极块Ce1通过第一过
孔h1延伸到源漏极金属层,以与位于源漏极金属层的第一像素电路的发光控制晶体管的第
二极电连接。
的第二像素电路的发光控制晶体管的第二极电连接。例如,第二连接电极块Ce2通过第二过
孔h2延伸到源漏极金属层,以与位于源漏极金属层的第二像素电路的发光控制晶体管的第
二极电连接。
的第三像素电路的发光控制晶体管的第二极电连接。例如,第三连接电极块Ce3通过第三过
孔h3延伸到源漏极金属层,以与位于源漏极金属层的第三像素电路的发光控制晶体管的第
二极电连接。
的第四像素电路的发光控制晶体管的第二极电连接。例如,第四连接电极块Ce4通过第四过
孔h4延伸到源漏极金属层,以与位于源漏极金属层的第四像素电路的发光控制晶体管的第
二极电连接。
连接电极块Ce3覆盖并填充第三过孔h3,第四连接电极块Ce4覆盖并填充第四过孔h4,然而,
为了示出各个过孔的位置,在图13中各个过孔位于对应的连接电极块上方。
上,第二驱动电极块De2位于第一子像素的像素电路的驱动晶体管的栅极和第二子像素的
像素电路的驱动晶体管的栅极之间。
Ce2位于第一子像素的像素电路的驱动晶体管的栅极和第二子像素的像素电路的驱动晶体
管的栅极之间。
极块De2的中心之间的距离。
形状,比如,矩形、六边形、五边形、梯形或其他形状。在进行设计时,元件(例如,驱动晶体管
的栅极或发光元件的阳极等)的中心可以是上述规则形状的几何中心。然而,在实际制造工
艺中,所形成的驱动晶体管的栅极、发光元件的阳极等元件的形状一般会与上述设计的规
则形状有一定的偏差。例如,上述规则的形状的各个角可能会变成圆角,因此,驱动晶体管
的栅极、发光元件的阳极等元件的形状可以为圆角图形。此外,实际制造的驱动晶体管的栅
极、发光元件的阳极等元件的形状还可能会与设计的形状有其他的变化。例如,设计为六边
形的子像素的形状在实际制造中可能变成近似椭圆形。因此,驱动晶体管的栅极、发光元件
的阳极等元件的中心也可能并非制作形成的子像素的不规则形状的严格的几何中心。在本
公开的实施例中,元件的中心可以与元件的形状的几何中心有一定的偏移量。此外,“中心”
也可以表示元件的重心。
线G2可以为同一条信号线,第一复位控制信号线Rst1和第二复位控制信号线Rst2可以为同
一条信号线,发光控制线EM和参考电压控制线CR可以为同一条信号线。
第一方向X排布,且均沿第二方向Y延伸。
信号线和基准电压信号线)大体上的走线方向,各条信号线在微观上可能并不是直线,而是
呈波浪状沿第二方向Y延伸。
电路位于区域202,第二子像素5022的第二像素电路位于区域205,第三子像素5023的第三
像素电路位于区域201,第四子像素5024的第四像素电路位于区域203。
202中的第一部分的形状和有源半导体28位于区域205中的第二部分的形状相同。
中的第一像素电路至少部分交叠。与位于区域205中的第二像素电路电连接的信号线24和
信号线27均沿第二方向Y延伸,且在垂直于衬底基板501的方向上,信号线24和信号线27与
区域205中的第二像素电路至少部分交叠。
同一条信号线26,即图14所示的信号线25既作为与第一像素电路电连接的栅线G1,也复用
为与第一像素电路电连接的补偿控制线G2,图14所示的信号线26既作为与第一像素电路电
连接的参考电压控制线CR,又复用为与第一像素电路电连接的发光控制线EM。与第二像素
电路电连接的栅线G1和补偿控制线G2为同一条信号线24,与第二像素电路电连接的参考电
压控制线CR和发光控制线EM为同一条信号线27。即图14所示的信号线24既作为与第二像素
电路电连接的栅线G1,也复用为与第二像素电路电连接的补偿控制线G2,图14所示的信号
线27既作为与第二像素电路电连接的参考电压控制线CR,又复用为与第二像素电路电连接
的发光控制线EM。例如,如图4、图6和图14所示,第一像素电路包括第一电容C1,在第一方向
X上,第一电容C1的第一电极321位于信号线25和信号线26之间;第一电容C1的第一电极321
在衬底基板501上的正投影与第一发光电压施加电极301在衬底基板501上的正投影至少部
分重叠,例如,第一电容C1的第一电极321在衬底基板501上的正投影位于第一发光电压施
加电极301在衬底基板501上的正投影内。例如,如图4和图14所示,第一像素电路还包括驱
动晶体管M1、发光控制晶体管M2、数据写入晶体管M3和阈值补偿晶体管M4,驱动晶体管M1的
第二极(例如,漏极)在衬底基板501上的正投影、发光控制晶体管M2的第一极(例如,源极)
在衬底基板501上的正投影、阈值补偿晶体管M4的第一极(例如,源极)在衬底基板501上的
正投影彼此至少部分重叠。
极对应的区域和阈值补偿晶体管M4的栅极对应的区域。例如,从图14中可以看出,驱动晶体
管M1的栅极在衬底基板501上的正投影与第一子像素5021的发光元件的阳极在衬底基板
501上的正投影至少部分重叠,发光控制晶体管M2的栅极在衬底基板501上的正投影与信号
线26在衬底基板501上的正投影至少部分重叠,阈值补偿晶体管M4的栅极在衬底基板501上
的正投影与信号线25在衬底基板501上的正投影至少部分重叠。例如,在垂直于衬底基板
501的方向上,信号线26与有源半导体层28交叠的部分(图中与发光控制晶体管M2对应的矩
形虚线框示出的部分)包括发光控制晶体管M2的栅极,信号线25与有源半导体层28交叠的
部分(图中与阈值补偿晶体管M4对应的矩形虚线框示出的部分)包括阈值补偿晶体管M4的
栅极。
501上的正投影位于阈值补偿晶体管M4的栅极在衬底基板501上的正投影和发光控制晶体
管M2的栅极在衬底基板501上的正投影之间。
基板501上的正投影至少部分重叠。
二极在衬底基板501上的正投影位于第一电容C1的第一电极321在衬底基板501上的正投影
之内。
一电极321的金属层直接形成在驱动晶体管M1的第二极上。在另一些实施例中,第一电容C1
的第一电极321和驱动晶体管M1的第二极之间具有一绝缘层,第一电容C1的第一电极321通
过绝缘层中的过孔与驱动晶体管M1的第二极电连接。
均与例如第N行栅线电连接以接收扫描信号,而第二子像素5022的像素电路则与第N‑1行栅
线电连接以接收扫描信号。第N‑1行栅线为与第N行栅线相邻的上一行栅线。N为大于1的正
整数。例如,如图14所示,信号线24可以表示第N‑1行栅线,信号线25可以表示第N行栅线,在
第一方向X上,第N‑1行栅线(即信号线24)位于信号线25的远离信号线26的一侧,且第N行栅
线(即信号线25)在衬底基板501上的正投影与区域201、区域202、区域203均至少部分交叠,
第N‑1行栅线(即信号线24)在衬底基板501上的正投影与区域204、区域205、区域206均至少
部分交叠。
在衬底基板501上的正投影与区域201、区域202、区域203均至少部分交叠,第N‑1行参考电
压控制线/发光控制线(即信号线27)在衬底基板501上的正投影与区域204、区域205、区域
206均至少部分交叠。
时,该元件可以“直接”位于另一元件“上”或“下”,或者可以存在中间元件。