一种三维存储器及其制作方法

摘要

本发明提供一种三维存储器及其制作方法，该制作方法包括以下步骤：提供一基底结构；形成第一沟道孔于基底结构中；形成第二保护层于第一牺牲层被第一沟道孔所暴露的侧壁；形成第二牺牲层于第一沟道孔中；形成第一叠层结构；形成第二沟道孔于第一叠层结构中，第二沟道孔上下贯穿第一叠层结构，且第二沟道孔在底部介质层上的正投影位于第一沟道孔内；去除第二牺牲层；形成沟道结构于第一沟道孔及第二沟道孔中，沟道结构包括沟道层及环绕于沟道层外侧面及外底面的存储叠层。本发明可以提高底部牺牲层去除后核心区和虚设区的支撑能力，并提高沟道孔底部的分布均匀性，有利于改善底部牺牲层去除以后的填充工艺窗口，并避免沟道孔顶部扩大。

权利要求

1.一种三维存储器的制作方法，其特征在于，包括以下步骤：提供一基底结构，所述基底结构自下而上依次包括衬底、第一保护层、第一牺牲层、第二保护层及底部介质层；

形成第一沟道孔于所述基底结构中，所述第一沟道孔上下贯穿所述底部介质层、所述第二保护层、所述第一牺牲层及所述第一保护层，并往下延伸至所述衬底中；

形成第三保护层于所述第一牺牲层被所述第一沟道孔所暴露的侧壁；

形成第二牺牲层于所述第一沟道孔中；

形成第一叠层结构于所述底部介质层上方，所述第一叠层结构包括交替堆叠的栅极牺牲层与电介质层；

形成第二沟道孔于所述第一叠层结构中，所述第二沟道孔上下贯穿所述第一叠层结构，且所述第二沟道孔在所述底部介质层上的正投影位于所述第一沟道孔内；

去除所述第二牺牲层；

形成沟道结构于所述第一沟道孔及所述第二沟道孔中，所述沟道结构包括沟道层及环绕于所述沟道层外侧面及外底面的存储叠层。

2.根据权利要求1所述的三维存储器的制作方法，其特征在于，在形成所述第二沟道孔之后且去除所述第二牺牲层之前，还包括以下步骤：形成第三牺牲层于所述第二沟道孔中；

形成第二叠层结构于所述第一叠层结构上方，所述第二叠层结构包括交替堆叠的所述栅极牺牲层与所述电介质层；

形成第三沟道孔于所述第二叠层结构中，所述第三沟道孔上下贯穿所述第二叠层结构，且所述第三沟道孔在所述第一叠层结构上的正投影位于所述第二沟道孔内；

去除所述第三牺牲层；

并且，在去除所述第三牺牲层及所述第二牺牲层之后形成所述沟道结构时，所述沟道结构还形成于所述第三沟道孔内。

3.根据权利要求1或2所述的三维存储器的制作方法，其特征在于，还包括以下步骤：形成栅线缝隙，所述栅线缝隙上下贯穿所述第一叠层结构，并至少往下延伸至所述第一牺牲层中；

形成侧墙保护层于所述栅线缝隙的侧壁；

去除所述第一牺牲层，得到底部横向缝隙；

经由所述底部横向缝隙去除所述存储叠层的一部分以暴露出所述沟道层的一部分，并去除所述第一保护层与所述第二保护层；

形成底部多晶硅层于所述底部横向缝隙中；

去除所述栅极牺牲层，得到多条栅极横向缝隙；

形成导电层于所述栅极横向缝隙中；

形成阵列公共源极结构于所述栅线缝隙中。

4.根据权利要求3所述的三维存储器的制作方法，其特征在于，在形成所述第一沟道孔之前，所述衬底中设有一凹槽，所述第一保护层与所述第一牺牲层填充进所述凹槽，所述栅线缝隙在所述衬底上的正投影位于所述凹槽内。

5.根据权利要求4所述的三维存储器的制作方法，其特征在于，在形成所述底部多晶硅层之后以及去除所述栅极牺牲层之前，还包括形成底部外延层于所述凹槽中的步骤。

6.根据权利要求5所述的三维存储器的制作方法，其特征在于，所述底部外延层自下而上依次包括N型外延硅层及N型多晶硅层。

7.根据权利要求3所述的三维存储器的制作方法，其特征在于，所述三维存储器包括台阶区，在形成所述第一叠层结构之前，还包括形成环形槽于所述台阶区的步骤，所述环形槽上下贯穿所述第一牺牲层及所述第一保护层，并往下延伸至所述衬底中；在形成所述第三保护层的步骤中，所述第三保护层还形成于所述第一牺牲层被所述环形槽所暴露的侧壁；

在形成所述第二牺牲层于所述第一沟道孔中的步骤中，所述第二牺牲层还形成于所述环形槽中；在去除所述第一牺牲层以得到所述底部横向缝隙的步骤中，所述第一牺牲层被所述环形槽环绕的部分未被去除。

8.根据权利要求7所述的三维存储器的制作方法，其特征在于，所述环形槽呈多边形环、圆环或椭圆环。

9.根据权利要求7所述的三维存储器的制作方法，其特征在于，还包括形成多个虚设沟道孔于所述台阶区的步骤。

10.根据权利要求9所述的三维存储器的制作方法，其特征在于，至少有一个所述虚设沟道孔位于所述环形槽的环绕区域内和/或至少有一个所述虚设沟道孔位于所述环形槽的环绕区域外。

11.一种三维存储器，其特征在于，所述三维存储器是采用如权利要求1‑10任意一项所述的三维存储器的制作方法制作得到，所述三维存储器包括：衬底；

底部多晶硅层，位于所述衬底上；

底部介质层，位于所述底部多晶硅层上；

多个导电层，堆叠于所述底部介质层上方，相邻所述导电层之间设有电介质层；

沟道结构，上下贯穿多个所述导电层及所述电介质层，并往下延伸至所述衬底中，所述沟道结构包括沟道层及环绕于所述沟道层外侧面及外底面的存储叠层，所述底部多晶硅层横向贯穿所述存储叠层以与所述沟道层连接，所述沟道结构位于所述底部介质层、所述底部多晶硅层及所述衬底中的部分的宽度大于所述沟道结构位于所述导电层中的部分的宽度；

阵列公共源极结构，上下贯穿多个所述导电层、多个所述电介质层及所述底部介质层。

12.根据权利要求11所述的三维存储器，其特征在于，所述沟道结构位于多个所述导电层及所述电介质层中的部分划分为至少两段，其中，所述沟道结构上段的宽度小于下段的宽度。

13.根据权利要求11所述的三维存储器，其特征在于，所述三维存储器包括台阶区，所述台阶区中设有环形槽结构，所述环形槽结构上下贯穿所述底部多晶硅层，并往下延伸至所述衬底中。

14.根据权利要求13所述的三维存储器，其特征在于，所述环形槽结构呈多边形环、圆环或椭圆环。

15.根据权利要求13所述的三维存储器，其特征在于，所述台阶区中设有多个虚设沟道孔结构。

16.根据权利要求15所述的三维存储器，其特征在于，至少有一个所述虚设沟道孔结构位于所述环形槽结构的环绕区域内和/或至少有一个所述虚设沟道孔位于所述环形槽结构的环绕区域外。

说明书

一种三维存储器及其制作方法

技术领域

[0001] 本发明属于半导体集成电路技术领域，涉及一种三维存储器及其制作方法。

背景技术

[0002] 侧墙多晶硅(Side Wall Poly，简称SWP)结构可以避免3D Nand由于层数增加带来的硅 ‑氧化物‑氮化物‑氧化物(SONO)刻蚀的挑战。但是，底部多晶硅牺牲层(SAC poly)和
氧化物‑氮化物‑氧化物(ONO)去除后，由于沟道孔径较小，核心区域与虚设(dummy)区域的
支撑将面临极大的挑战。另外，当存储结构层数较高时，在形成沟道孔时，沟道孔的底部更
容易变形，导致沟道孔下方的均匀性变差(沟道孔之间的间距不均匀)，从而影响多晶硅牺
牲层去除以后的填充工艺窗口。

发明内容

[0003] 鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维存储器及其制作方法，用于解决现有技术中底部牺牲层去除后，核心区域与虚设区域的支撑面临极大的挑
战的问题。

[0004] 为实现上述目的及其他相关目的，本发明提供一种三维存储器的制作方法，包括以下步骤：

[0005] 提供一基底结构，所述基底结构自下而上依次包括衬底、第一保护层、第一牺牲层、第二保护层及底部介质层；

[0006] 形成第一沟道孔于所述基底结构中，所述第一沟道孔上下贯穿所述底部介质层、所述第二保护层、所述第一牺牲层及所述第一保护层，并往下延伸至所述衬底中；

[0007] 形成第二保护层于所述第一牺牲层被所述第一沟道孔所暴露的侧壁；

[0008] 形成第二牺牲层于所述第一沟道孔中；

[0009] 形成第一叠层结构于所述底部介质层上方，所述第一叠层结构包括交替堆叠的栅极牺牲层与电介质层；

[0010] 形成第二沟道孔于所述第一叠层结构中，所述第二沟道孔上下贯穿所述第一叠层结构，且所述第二沟道孔在所述底部介质层上的正投影位于所述第一沟道孔内；

[0011] 去除所述第二牺牲层；

[0012] 形成沟道结构于所述第一沟道孔及所述第二沟道孔中，所述沟道结构包括沟道层及环绕于所述沟道层外侧面及外底面的存储叠层。

[0013] 可选地，在形成所述第二沟道孔之后且去除所述第二牺牲层之前，还包括以下步骤：

[0014] 形成第三牺牲层于所述第二沟道孔中；

[0015] 形成第二叠层结构于所述第一叠层结构上方，所述第一叠层结构包括交替堆叠的所述栅极牺牲层与所述电介质层；

[0016] 形成第三沟道孔于所述第二叠层结构中，所述第三沟道孔上下贯穿所述第二叠层结构，且所述第三沟道孔在所述第一叠层结构上的正投影位于所述第二沟道孔内；

[0017] 去除所述第三牺牲层；

[0018] 并且，在去除所述第三牺牲层及所述第二牺牲层之后形成所述沟道结构时，所述沟道结构还形成于所述第三沟道孔内。

[0019] 可选地，还包括以下步骤：

[0020] 形成栅线缝隙，所述栅线缝隙上下贯穿所述第一叠层结构，并至少往下延伸至所述第一牺牲层中；

[0021] 形成侧墙保护层于所述栅线缝隙的侧壁；

[0022] 去除所述第一牺牲层，得到底部横向缝隙；

[0023] 经由所述底部横向缝隙去除所述存储叠层的一部分以暴露出所述沟道层的一部分，并去除所述第一保护层与所述第二保护层；

[0024] 形成底部多晶硅层于所述底部横向缝隙中；

[0025] 去除所述栅极牺牲层，得到多条栅极横向缝隙；

[0026] 形成导电层于所述栅极横向缝隙中；

[0027] 形成阵列公共源极结构于所述栅线缝隙中。

[0028] 可选地，在形成所述第一沟道孔之前，所述衬底中设有一凹槽，所述第一保护层与所述第一牺牲层填充进所述凹槽，所述栅线缝隙在所述衬底上的正投影位于所述凹槽内。

[0029] 可选地，在形成所述底部多晶硅层之后以及去除所述栅极牺牲层之前，还包括形成底部外延层于所述凹槽中的步骤。

[0030] 可选地，所述底部外延层自下而上依次包括N型外延硅层及N型多晶硅层。

[0031] 可选地，所述三维存储器包括台阶区，在形成所述第一叠层结构之前，还包括形成环形槽于所述台阶区的步骤，所述环形槽上下贯穿所述第一牺牲层及所述第一保护层，并
往下延伸至所述衬底中；在形成所述第三保护层的步骤中，所述第三保护层还形成于所述
第一牺牲层被所述环形槽所暴露的侧壁；在形成所述第二牺牲层于所述第一沟道孔中的步
骤中，所述第二牺牲层还形成于所述环形槽中；在去除所述第一牺牲层以得到所述底部横
向缝隙的步骤中，所述第一牺牲层被所述环形槽环绕的部分未被去除。

[0032] 可选地，所述环形槽呈多边形环、圆环或椭圆环。

[0033] 可选地，还包括形成多个虚设沟道孔于所述台阶区的步骤。

[0034] 可选地，至少有一个所述虚设沟道孔位于所述环形槽的环绕区域内和/或至少有一个所述虚设沟道孔位于所述环形槽的环绕区域外。

[0035] 本发明还提供一种三维存储器，包括：

[0036] 衬底；

[0037] 底部多晶硅层，位于所述衬底上；

[0038] 底部介质层，位于所述底部多晶硅层上；

[0039] 多个导电层，堆叠于所述底部介质层上方，相邻所述导电层之间设有电介质层；

[0040] 沟道结构，上下贯穿多个所述导电层及所述电介质层，并往下延伸至所述衬底中，所述沟道结构包括沟道层及环绕于所述沟道层外侧面及外底面的存储叠层，所述底部多晶
硅层横向贯穿所述存储叠层以与所述沟道层连接，所述沟道结构位于所述底部介质层、所
述底部多晶硅层及所述衬底中的部分的宽度大于所述沟道结构位于所述导电层中的部分
的宽度；

[0041] 阵列公共源极结构，上下贯穿多个所述导电层、多个所述电介质层及所述底部介质层。

[0042] 可选地，所述沟道结构位于多个所述导电层及所述电介质层中的部分划分为至少两段，其中，所述沟道结构上段的宽度小于下段的宽度。

[0043] 可选地，所述三维存储器包括台阶区，所述台阶区中设有环形槽结构，所述环形槽结构上下贯穿所述底部多晶硅层，并往下延伸至所述衬底中。

[0044] 可选地，所述环形槽结构呈多边形环、圆环或椭圆环。

[0045] 可选地，所述台阶区中设有多个虚设沟道孔结构。

[0046] 可选地，至少有一个所述虚设沟道孔结构位于所述环形槽结构的环绕区域内和/或至少有一个所述虚设沟道孔位于所述环形槽结构的环绕区域外。

[0047] 如上所述，本发明的三维存储器及其制作方法在沟道孔位置先做底部刻蚀，形成沟道孔的下部部分，然后将第一牺牲层侧壁氧化，孔中填充第二牺牲层，接着形成叠层结
构，并形成沟道孔的上部部分，尺寸较大的沟道孔下部部分一方面可以提高底部牺牲层去
除后核心区和虚设区的支撑能力，另一方面使得核心区沟道孔底部形变更少，孔的分布更
均匀，有利于改善底部牺牲层去除以后的填充工艺窗口，可以直接形成底部较深的硅槽(Si 
gouging)，避免沟道孔刻蚀后形成硅槽过程中导致的沟道孔顶部关键尺寸扩大。另外，虚设
区在底部刻蚀时可进一步环形槽，可以避免被环形槽包围的中间区域在底部牺牲层去除时
被去除，从而极大地改善底部牺牲层去除时核心区和虚设区的支撑能力。

附图说明

[0048] 图1显示为本发明的三维存储器的制作方法的工艺流程图。

[0049] 图2显示为提供一基底结构的示意图。

[0050] 图3显示为形成第一沟道孔于所述基底结构中示意图。

[0051] 图4显示为形成第三保护层于所述第一牺牲层被所述第一沟道孔所暴露的侧壁示意图。

[0052] 图5显示为形成第二牺牲层于所述第一沟道孔中示意图。

[0053] 图6显示为去除所述底部介质层上方的所述第二牺牲层示意图。

[0054] 图7显示为形成第一叠层结构于所述底部介质层上方示意图。

[0055] 图8显示为形成第二沟道孔于所述第一叠层结构中示意图。

[0056] 图9显示为对图8所示结构进行刻蚀后处理示意图。

[0057] 图10显示为形成第三牺牲层于所述第二沟道孔中示意图。

[0058] 图11显示为去除所述第一叠层结构上方的所述第三牺牲层示意图。

[0059] 图12显示为形成第二叠层结构于所述第一叠层结构上方示意图。

[0060] 图13显示为形成第三沟道孔于所述第二叠层结构中示意图。

[0061] 图14显示为形成多晶硅衬垫层于所述第三沟道孔的侧壁表面示意图。

[0062] 图15显示为对图14所示结构进行刻蚀后处理示意图。

[0063] 图16显示为去除所述第二牺牲层及所述第三牺牲层示意图。

[0064] 图17显示为形成沟道结构于所述第一沟道孔、所述第二沟道孔及所述第三沟道孔中示意图。

[0065] 图18显示为进一步沉积覆盖层于所述叠层结构上方以覆盖所述沟道结构示意图。

[0066] 图19显示为沉积侧墙保护层于所述栅线缝隙内及所述叠层结构上方示意图。

[0067] 图20显示为去除所述侧墙保护层位于所述栅线缝隙底部的部分以暴露出所述第一牺牲层的至少一部分，并去除所述侧墙保护层位于所述叠层结构上方的部分示意图。

[0068] 图21显示为去除所述第一牺牲层，得到底部横向缝隙示意图。

[0069] 图22显示为沿着所述底部横向缝隙的侧壁去除所述存储叠层中的所述阻隔层示意图。

[0070] 图23显示为去除所述侧墙保护层中的所述氧化铝层示意图。

[0071] 图24显示为去除被暴露的所述存储叠层中的所述存储层及所述隧穿层示意图。

[0072] 图25显示为预清洗所述底部横向缝隙的表面示意图。

[0073] 图26显示为沉积底部多晶硅层于所述底部横向缝隙中示意图。

[0074] 图27显示为进行回刻，去除所述栅线缝隙的侧壁及所述覆盖层的上方的多晶硅材料示意图。

[0075] 图28显示为继续形成底部外延层于所述凹槽中示意图。

[0076] 图29显示为进一步去除所述侧墙保护层中的所述氧化硅层示意图。

[0077] 图30显示为去除所述栅极牺牲层，得到多条栅极横向缝隙示意图。

[0078] 图31显示为形成导电层于所述栅极横向缝隙中示意图。

[0079] 图32显示为形成隔离侧墙于所述栅线缝隙的侧壁示意图。

[0080] 图33显示为去除所述隔离侧墙位于所述覆盖层上方的部分，并去除所述隔离侧墙及所述氧化铝层位于所述栅线缝隙23底部中间的部位示意图。

[0081] 图34显示为形成所述阵列共源极结构的导电部分。

[0082] 图35显示为所述三维存储器的平面布局图。

[0083] 图36显示为图35的A‑A’向剖面图。

[0084] 元件标号说明

[0085] S1～S8                步骤

[0086] 1                     衬底

[0087] 2                     第一保护层

[0088] 3                     第一牺牲层

[0089] 4                     第二保护层

[0090] 5                     底部介质层

[0091] 6                     凹槽

[0092] 7                     第一沟道孔

[0093] 8                     第三保护层

[0094] 9                     第二牺牲层

[0095] 10                    栅极牺牲层

[0096] 11                    电介质层

[0097] 12                    第二沟道孔

[0098] 13                    第三牺牲层

[0099] 14                    第三沟道孔

[0100] 15                    多晶硅衬垫层

[0101] 16                    沟道层

[0102] 17                    阻隔层

[0103] 18                    存储层

[0104] 19                    隧穿层

[0105] 20                    填充材料

[0106] 21                    半导体接触部

[0107] 22                    覆盖层

[0108] 23                    栅线缝隙

[0109] 24                    第一氮化硅层

[0110] 25                    氧化硅层

[0111] 26                    第二氮化硅层

[0112] 27                    氧化铝层

[0113] 28                    底部横向缝隙

[0114] 29                    底部多晶硅层

[0115] 30                    N型外延硅层

[0116] 31                    N型多晶硅层

[0117] 32                    栅极横向缝隙

[0118] 33                    栅极材料层

[0119] 34                    氧化铝层

[0120] 35                    氮化钛层

[0121] 36                    隔离侧墙

[0122] 37                    氮化钛层

[0123] 38                    介质层

[0124] 39                    钨层

[0125] 40                    环形槽

[0126] 41                    虚设沟道孔

[0127] I                     核心区

[0128] II                    台阶区

具体实施方式

[0129] 以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实
施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离
本发明的精神下进行各种修饰或改变。

[0130] 请参阅图1至图36。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数
目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其
组件布局型态也可能更为复杂。

[0131] 实施例一

[0132] 本发明提供一种三维存储器的制作方法，请参阅图1，显示为该方法的工艺流程图，包括以下步骤：

[0133] S1：提供一基底结构，所述基底结构自下而上依次包括衬底、第一保护层、第一牺牲层、第二保护层及底部介质层；

[0134] S2：形成第一沟道孔于所述基底结构中，所述第一沟道孔上下贯穿所述底部介质层、所述第二保护层、所述第一牺牲层及所述第一保护层，并往下延伸至所述衬底中；

[0135] S3：形成第二保护层于所述第一牺牲层被所述第一沟道孔所暴露的侧壁；

[0136] S4：形成第二牺牲层于所述第一沟道孔中；

[0137] S5：形成第一叠层结构于所述底部介质层上方，所述第一叠层结构包括交替堆叠的栅极牺牲层与电介质层；

[0138] S6：形成第二沟道孔于所述第一叠层结构中，所述第二沟道孔上下贯穿所述第一叠层结构，且所述第二沟道孔在所述底部介质层上的正投影位于所述第一沟道孔内；

[0139] S7：去除所述第二牺牲层；

[0140] S8：形成沟道结构于所述第一沟道孔及所述第二沟道孔中，所述沟道结构包括沟道层及环绕于所述沟道层外侧面及外底面的存储叠层。

[0141] 首先请参阅图2，执行步骤S1：提供一基底结构，所述基底结构自下而上依次包括衬底 1、第一保护层2、第一牺牲层3、第二保护层4及底部介质层5。

[0142] 作为示例，所述衬底1包括但不限于Si衬底、Ge衬底、SiGe衬底、绝缘体上硅(Silicon On Insulator，SOI)衬底或绝缘体上锗(Germanium On Insulator，GOI)衬底等，
所述衬底1可以为P型掺杂或N型掺杂；所述第一保护层2用于保护所述衬底1表面，所述第一
保护层2包括但不限于氧化硅层；所述第一牺牲层3包括但不限于多晶硅层；所述第二保护
层4用于保护所述底部介质层5，所述第二保护层4包括但不限于所述氮化硅层；所述底部介
质层5包括但不限于氧化硅层。

[0143] 作为示例，为了扩大后续形成栅线缝隙的工艺窗口，所述衬底中设有一凹槽6，所述第一保护层2及所述第一牺牲层3填充进所述凹槽6，其中，后续形成的栅线缝隙在所述衬
底1 上的正投影位于所述凹槽6内。

[0144] 再请参阅图3，执行步骤S2：形成第一沟道孔7于所述基底结构中，所述第一沟道孔7 上下贯穿所述底部介质层5、所述第二保护层4、所述第一牺牲层3及所述第一保护层2，并
往下延伸至所述衬底1中。

[0145] 作为示例，通过一个或多个湿法蚀刻和/或干法蚀刻工艺(例如深反应离子蚀刻(DRIE))形成所述第一沟道孔7。

[0146] 具体的，所述第一沟道孔7作为整体沟道孔的下部部分，其尺寸大于后续形成的整体沟道孔的上部部分。本步骤中先形成尺寸较大的沟道孔下部部分，一方面可以提高底部
牺牲层去除后核心区和虚设区的支撑能力，另一方面由于所述第一沟道孔7的深度远远小
于整体沟道孔的深度，相对于直接形成深度很深的沟道孔的方案，本步骤具有更为精确的
光刻精度与刻蚀精度，可以使得核心区沟道孔底部形变更少，孔的分布更均匀，有利于改善
底部牺牲层去除以后的填充工艺窗口。另外可以直接形成底部较深的硅槽(Si gouging)，
即所述凹槽6，可以避免沟道孔刻蚀后形成硅槽过程中导致的沟道孔顶部关键尺寸扩大。

[0147] 再请参阅图4，执行步骤S3：形成第三保护层8于所述第一牺牲层3被所述第一沟道孔 7所暴露的侧壁。

[0148] 作为示例，采用热氧化法形成所述第三保护层8，所述第三保护层8包括氧化硅层。所述第三保护层8用于保护所述第一牺牲层3被所述第一沟道孔7所暴露的侧壁。

[0149] 再请参阅图5及图6，执行步骤S4：形成第二牺牲层9于所述第一沟道孔7中。

[0150] 作为示例，如图5所示，采用化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积法(ALD)中的至少一种形成所述第二牺牲层9于所述第一沟道孔7中，然后如图6所示，采
用化学机械抛光法去除所述底部介质层5上方的所述第二牺牲层9。所述第二牺牲层9 包括
但不限于多晶硅层。

[0151] 再请参阅图7，执行步骤S5：形成第一叠层结构于所述底部介质层5上方，所述第一叠层结构包括交替堆叠的栅极牺牲层10与电介质层11。

[0152] 作为示例，采用化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积法(ALD) 中的至少一种形成所述栅极牺牲层10与所述电介质层11，所述栅极牺牲层10包括但不限于
氮化硅层，所述电介质层11包括但不限于氧化硅层。

[0153] 再请参阅图8，执行步骤S6：形成第二沟道孔12于所述第一叠层结构中，所述第二沟道孔12上下贯穿所述第一叠层结构，且所述第二沟道孔12在所述底部介质层5上的正投
影位于所述第一沟道孔7内。

[0154] 作为示例，通过一个或多个湿法蚀刻和/或干法蚀刻工艺(例如深反应离子蚀刻(DRIE))形成所述第二沟道孔12。

[0155] 本实施例中，如图9所示，还包括进行刻蚀后处理(PET)的步骤。

[0156] 需要指出的是，若除去所述第一沟道孔的深度之外，整体沟道孔的剩余部分通过一步制作难度较小，则继续执行后续步骤S7，也就是说整体沟道孔通过两步制造，整体沟道
孔由所述第一沟道孔7及所述第二沟道孔12组合而成。而若除去所述第一沟道孔的深度之
外，整体沟道孔的剩余部分通过一步制作难度较大，可将该整体沟道孔的剩余部分分为至
少两步制造，即整体沟道孔通过三步制造，整体沟道孔由所述第一沟道孔7、所述第二沟道
孔12及后续形成的第三沟道孔甚至更多沟道孔组合而成。以整体沟道孔通过三步制造为
例，在形成所述第二沟道孔12之后，继续执行以下步骤：

[0157] (1)如图10所示，采用化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积法(ALD)中的至少一种形成第三牺牲层13于所述第二沟道孔12中，并如图11所示，采用化学机
械抛光法去除所述第一叠层结构上方的所述第三牺牲层13。所述第三牺牲层13包括但不限
于多晶硅层。

[0158] (2)如图12所示，采用与形成所述第一叠层结构基本相同的方法形成第二叠层结构于所述第一叠层结构上方，所述第一叠层结构包括交替堆叠的所述栅极牺牲层10与所述
电介质层11。

[0159] (3)如图13所示，通过一个或多个湿法蚀刻和/或干法蚀刻工艺(例如深反应离子蚀刻 (DRIE))形成第三沟道孔14于所述第二叠层结构中，所述第三沟道孔14上下贯穿所述
第二叠层结构，且所述第三沟道孔14在所述第一叠层结构上的正投影位于所述第二沟道孔
12内。

[0160] 本实施例中，如图14所示，进一步形成多晶硅衬垫层15于所述第三沟道孔14的侧壁表面以保护所述第三沟道孔14的侧壁，并如图15所示，进行刻蚀后处理。

[0161] (4)如图16所示，采用湿法蚀刻工艺和/或干法蚀刻工艺去除所述第三牺牲层13。

[0162] 需要指出的是，所述第一沟道孔7、所述第二沟道孔12及所述第三沟道孔14在理想情况下共轴线，但是由于实际工艺的限制，所述第一沟道孔7、所述第二沟道孔12及所述第
三沟道孔14的中心轴线也可能不重合，此处不应过分限制本发明的保护范围。

[0163] 作为示例，所述第一沟道孔7的孔径大于所述第二沟道孔12的孔径，所述第二沟道孔 12的孔径大于所述第三沟道孔14的孔径。

[0164] 再请参阅图16，执行步骤S7：采用湿法蚀刻工艺和/或干法蚀刻工艺去除所述第二牺牲层9。

[0165] 具体的，如前所述，若整体沟道孔通过两步制造，则此处所述第二牺牲层9单独去除。而若整体沟道孔通过三步制造，则此处所述第二牺牲层9可在去除所述第三牺牲层13的
过程中一并去除。

[0166] 具体的，在去除所述第二牺牲层9和/或所述第三牺牲层13的过程中，所述多晶硅衬垫层15一并被去除。

[0167] 再请参阅图17，执行步骤S8：形成沟道结构于所述第一沟道孔7及所述第二沟道孔中 12，所述沟道结构包括沟道层16及环绕于所述沟道层外侧面及外底面的存储叠层。

[0168] 本实施例中，所述沟道结构还形成于所述第三沟道孔14内。

[0169] 具体的，形成所述垂直沟道结构包括以下步骤：

[0170] 步骤S8‑1：采用化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积法(ALD) 中的至少一种形成所述存储叠层于沟道孔的侧壁与底面。所述存储叠层在沟道孔的径向上
由外而内依次包括阻隔层17、存储层18和隧穿层19，所述阻隔层17包括但不限于氧化硅层、
氮氧化硅层、高k介质层中的至少一种，所述存储层18包括但不限于氮化硅层、氮氧化硅层、
硅层中的至少一种，所述隧穿层19包括但不限于氧化硅层、氮氧化硅层中的至少一种。

[0171] 步骤S8‑2：采用化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积法(ALD) 中的至少一种形成所述沟道层16于所述存储叠层表面。所述沟道层16包括但不限于多晶硅
层、单晶硅层及非晶硅层中的至少一种。

[0172] 作为示例，可进一步沉积填充材料20(氧化硅或其它电介质材料)于沟道孔的剩余空间中，以完全或部分填充沟道孔，并可进一步形成半导体接触部21于沟道孔的上部，所述
半导体接触部18的材质包括但不限于多晶硅，其与所述沟道层16连接。为了保护所述垂直
沟道结构，如图18所示，可进一步沉积覆盖层22(例如氧化硅层)于所述叠层结构上方以覆
盖所述沟道结构。

[0173] 进一步的，还包括以下步骤：

[0174] 请参阅图18，采用湿法蚀刻工艺和/或干法蚀刻工艺(例如，DRIE)形成栅线缝隙23，所述栅线缝隙23上下贯穿所述第一叠层结构，并至少往下延伸至所述第一牺牲层3中。
本实施例中，所述栅线缝隙23还上下贯穿所述覆盖层22及所述第二叠层结构。

[0175] 具体的，由于所述衬底1中设有所述凹槽6，扩大了形成所述栅线缝隙23的工艺窗口，所述栅线缝隙23的底部不仅可以停留在所述衬底1的顶面上方，也可以停留在所述衬底
1的顶面下方。

[0176] 请参阅图19‑图20，形成侧墙保护层于所述栅线缝隙3的侧壁，以保护所述叠层结构被所述栅线缝隙暴露的侧壁在后续蚀刻工艺中不被损伤。

[0177] 具体的，如图19所示，先沉积所述侧墙保护层于所述栅线缝隙内及所述叠层结构上方，其中，所述侧墙保护层可以是多层复合层，以在后续的多次刻蚀工艺中不被完全去
除，持续发挥所述叠层结构侧壁的保护作用。本实施例中，所述侧墙保护层在所述栅线缝隙
的径向上由外而内依次包括第一氮化硅层24、氧化硅层25、第二氮化硅层26及氧化铝层27。
当然，在其它实施例中，所述侧墙保护层的组成可以根据需要进行调整，此处不应过分限制
本发明的保护范围。

[0178] 如图20所示，去除所述侧墙保护层位于所述栅线缝隙23底部的部分以暴露出所述第一牺牲层3的至少一部分，并去除所述侧墙保护层位于所述叠层结构上方的部分。

[0179] 请参阅图21，采用湿法蚀刻工艺和/或干法蚀刻工艺去除所述第一牺牲层3，得到底部横向缝隙28。

[0180] 请参阅图22至图24，经由所述底部横向缝隙28去除所述存储叠层的一部分以暴露出所述沟道层16的一部分，并去除所述第一保护层2与所述第二保护层4。

[0181] 作为示例，如图22所示，首先沿着所述底部横向缝隙28的侧壁去除所述存储叠层中的所述阻隔层17，其中，所述第三保护层8及所述第一保护层2同步去除，然后如图23所
示，去除所述侧墙保护层中的所述氧化铝层27，再如图24所示，继续去除被暴露的所述存储
叠层中的所述存储层18及所述隧穿层19(如图11所示)，其中，所述第二保护层4同步去除，
所述侧墙保护层中的所述第一氮化硅层24位于所述底部介质层5以下的部分及所述第二氮
化硅层26也同步去除。

[0182] 请参阅图25，预清洗所述底部横向缝隙28的表面，在此过程中，所述侧墙保护层突出于所述底部横向缝隙中的部分一并被去除。

[0183] 请参阅图26及图27，采用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积法(ALD)或其它合适的工艺沉积所述底部多晶硅层29于所述底部横向缝隙28中，在此过程中，
所述栅线缝隙23的侧壁及所述覆盖层22的上方也会沉积有多晶硅材料(如图26所示)。然后
进行回刻，去除所述栅线缝隙23的侧壁及所述覆盖层22的上方的多晶硅材料(如图27所
示)。

[0184] 作为示例，若所述衬底1中形成有所述凹槽6，则在上述回刻步骤中，同时去除所述凹槽6的侧壁与底面的多晶硅材料。

[0185] 作为示例，请参阅图28，继续形成底部外延层于所述凹槽6中。本实施例中，所述底部外延层自下而上依次包括括N型外延硅层30及N型多晶硅层31。

[0186] 请参阅图29，进一步去除所述侧墙保护层中的所述氧化硅层25。

[0187] 请参阅图30，采用湿法蚀刻工艺和/或干法蚀刻工艺去除所述栅极牺牲层，得到多条栅极横向缝隙32。

[0188] 请参阅图31，形成导电层于所述栅极横向缝隙32中。

[0189] 具体的，采用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积法(ALD) 或其它合适的工艺依次沉积粘附层与栅极材料层33于所述栅极横向缝隙32中作为所述导电层，
所述粘附层包括但不限于高k介电材料层(例如氧化铝)、TiN层、Ti层、Ta层及TaN 层中的至
少一种，所述栅极材料层33包括但不限于钨层。本实施例中，所述粘附层选用氧化铝层34及
氮化钛层35。

[0190] 请参阅图32至图34，形成阵列公共源极结构于所述栅线缝隙23中。

[0191] 作为示例，如图32所示，先形成隔离侧墙36于所述栅线缝隙23的侧壁，然后如图33 所示，去除所述隔离侧墙36位于所述覆盖层22上方的部分，并去除所述隔离侧墙36及所述
氧化铝层34位于所述栅线缝隙23底部中间的部位以暴露出所述底部多晶硅层29(或所述底
部外延层)，再如图34所示，形成所述阵列共源极结构的导电部分。作为示例，所述阵列共源
极结构的导电部分包括氮化钛层37、包裹于所述氮化钛层37中的介质层38(例如多晶硅等)
及位于所述介质层38上方的钨层39，所述钨层39的底部及侧壁被氮化钛层37包裹，以防止
钨扩散。

[0192] 至此，制作得到了一种三维存储器，本实施例的三维存储器的制作方法在沟道孔位置先做底部刻蚀，形成沟道孔的下部部分，然后将第一牺牲层侧壁氧化，孔中填充第二牺
牲层，接着形成叠层结构，并形成沟道孔的上部部分，尺寸较大的沟道孔下部部分一方面可
以提高底部牺牲层去除后核心区和虚设区的支撑能力，另一方面使得核心区沟道孔底部形
变更少，孔的分布更均匀，有利于改善底部牺牲层去除以后的填充工艺窗口，可以直接形成
底部较深的硅槽(Si gouging)，避免沟道孔刻蚀后形成硅槽过程中导致的沟道孔顶部关键
尺寸扩大。

[0193] 实施例二

[0194] 本实施例与实施例一采用基本相同的技术方案，不同之处在于，本实施例中在形成所述第一叠层结构之前，还包括形成环形槽于所述三维存储器的台阶区的步骤。

[0195] 请参阅图35及图36，其中，图35显示为所述三维存储器的平面布局图，图36显示为图35的A‑A’向剖面图。

[0196] 具体的，所述三维存储器划分为核心区I与台阶区II，本实施例中，在形成所述第一叠层结构之前，还包括形成环形槽40于所述台阶区II的步骤，所述环形槽40上下贯穿所
述第一牺牲层3及所述第一保护层2，并往下延伸至所述衬底1中；在形成所述第三保护层8
的步骤中，所述第三保护层8还形成于所述第一牺牲层3被所述环形槽40所暴露的侧壁，在
形成所述第二牺牲层9于所述第一沟道孔7中的步骤中，所述第二牺牲层9还形成于所述环
形槽40中；在去除所述第一牺牲层3以得到所述底部横向缝隙的步骤中，所述第一牺牲层3
被所述环形槽40环绕的部分未被去除。

[0197] 作为示例，所述环形槽40呈多边形环、圆环、椭圆环或其他合适的图形。

[0198] 作为示例，还包括形成多个虚设沟道孔41于所述台阶区II的步骤。

[0199] 作为示例，至少有一个所述虚设沟道孔位于所述环形槽40的环绕区域内和/或至少有一个所述虚设沟道孔位于所述环形槽40的环绕区域外。

[0200] 本实施例的三维存储器的制作方法在底部刻蚀时于虚设区(位于台阶区中)进一步形成环形槽，可以避免被环形槽包围的中间区域在底部牺牲层去除时被去除，从而可以
极大地改善底部牺牲层去除时核心区和虚设区的支撑能力。

[0201] 实施例三

[0202] 本实施例中提供一种三维存储器，请参阅图34，显示为该三维存储器的剖面结构示意图，包括衬底1、底部多晶硅层29、底部介质层5、多个导电层、沟道结构及阵列公共源极
结构，其中，所述底部多晶硅层29位于所述衬底1上；多个所述导电层堆叠于所述底部介质
层5上方，相邻所述导电层之间设有电介质层11；所述沟道结构上下贯穿多个所述导电层及
所述电介质层11，并往下延伸至所述衬底1中，所述沟道结构包括沟道层16及环绕于所述沟
道层外侧面及外底面的存储叠层，所述底部多晶硅层29横向贯穿所述存储叠层以与所述沟
道层 16连接，所述沟道结构位于所述底部介质层5、所述底部多晶硅层29及所述衬底1中的
部分的宽度大于所述沟道结构位于所述导电层中的部分的宽度；所述阵列公共源极结构上
下贯穿多个所述导电层、多个所述电介质层11及所述底部介质层5。

[0203] 作为示例，所述沟道结构位于多个所述导电层及所述电介质层11中的部分划分为至少两段，其中，所述沟道结构上段的宽度小于下段的宽度。

[0204] 作为示例，所述衬底1包括但不限于Si衬底、Ge衬底、SiGe衬底、绝缘体上硅(Silicon On Insulator，SOI)衬底或绝缘体上锗(Germanium On Insulator，GOI)衬底等，
所述衬底1可以为P型掺杂或N型掺杂。

[0205] 作为示例，所述电介质层11包括但不限于氧化硅层，所述导电层包括粘附层与栅极材料层33，所述粘附层包括但不限于高k介电材料层(例如氧化铝)、TiN层、Ti层、Ta层及 
TaN层中的至少一种，所述栅极材料层33包括但不限于钨层。本实施例中，所述粘附层选用
氧化铝层34及氮化钛层35。

[0206] 作为示例，所述存储叠层在沟道孔的径向上由外而内依次包括阻隔层17、存储层18和隧穿层19，所述阻隔层17包括但不限于氧化硅层、氮氧化硅层、高k介质层中的至少一
种，所述存储层18包括但不限于氮化硅层、氮氧化硅层、硅层中的至少一种，所述隧穿层19
包括但不限于氧化硅层、氮氧化硅层中的至少一种。所述沟道层16包括但不限于多晶硅层、
单晶硅层及非晶硅层中的至少一种。

[0207] 作为示例，请参阅图35及图36，其中，图36显示为所述三维存储器的平面布局图，图 36显示为图35的A‑A’向剖面图。

[0208] 具体的，所述三维存储器划分为核心区I与台阶区II，本实施例中，所述台阶区II中设有环形槽结构，所述环形槽结构上下贯穿所述底部多晶硅层29，并往下延伸至所述衬
底1中。

[0209] 具体的，所述环形槽结构包括环形槽40，所述环形槽40的内壁设有第三保护层8，所述环形槽40中填充有第二牺牲层9。

[0210] 作为示例，所述环形槽40呈多边形环、圆环、椭圆环或其他合适的图形。

[0211] 作为示例，所述台阶区II中设有多个虚设沟道孔结构，所述虚设沟道孔结构包括虚设沟道孔41及填充于所述虚设沟道孔41内的介质。

[0212] 作为示例，至少有一个所述虚设沟道孔结构位于所述环形槽结构的环绕区域内和/或至少有一个所述虚设沟道孔位于所述环形槽结构的环绕区域外。

[0213] 本实施例的三维存储器中，沟道孔无论是上部还是下部均具有很高的分布均匀度，底部多晶硅层的填充也具有很高的均匀度，台阶区的环形槽结构有助于提高器件的结
构稳定性。

[0214] 综上所述，本发明的三维存储器及其制作方法在沟道孔位置先做底部刻蚀，形成沟道孔的下部部分，然后将第一牺牲层侧壁氧化，孔中填充第二牺牲层，接着形成叠层结
构，并形成沟道孔的上部部分，尺寸较大的沟道孔下部部分一方面可以提高底部牺牲层去
除后核心区和虚设区的支撑能力，另一方面使得核心区沟道孔底部形变更少，孔的分布更
均匀，有利于改善底部牺牲层去除以后的填充工艺窗口，可以直接形成底部较深的硅槽(Si 
gouging)，避免沟道孔刻蚀后形成硅槽过程中导致的沟道孔顶部关键尺寸扩大。另外，虚设
区在底部刻蚀时可进一步环形槽，可以避免被环形槽包围的中间区域在底部牺牲层去除时
被去除，从而极大地改善底部牺牲层去除时核心区和虚设区的支撑能力。所以，本发明有效
克服了现有技术中的种种缺点而具高度产业利用价值。

[0215] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因
此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完
成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。