一种存储器CMOS电路

摘要

本发明提供一种存储器CMOS电路，所述存储器CMOS电路包括：高压功能电路，包括至少一个MOS管，其中一所述MOS管的源极端或漏极端接入输入高压；用于实现在使能信号有效时，其输出电压逐渐增大并达到最大值；辅助钳位电路，设于所述输入高压和所述MOS管的源极端或漏极端之间，用于在所述输出电压上升阶段，对输入所述MOS管源极端或漏极端的电压进行钳位，以使钳位电压小于所述输入高压。通过本发明提供的存储器CMOS电路，解决了现有存储器CMOS电路中的高压功能电路存在可靠性风险的问题。

权利要求

1.一种存储器CMOS电路，其特征在于，所述存储器CMOS电路包括：高压功能电路，包括至少一个MOS管，其中一所述MOS管的源极端或漏极端接入输入高压；用于实现在使能信号有效时，其输出电压逐渐增大并达到最大值；

辅助钳位电路，设于所述输入高压和所述MOS管的源极端或漏极端之间，用于在所述输出电压上升阶段，对输入所述MOS管源极端或漏极端的电压进行钳位，以使钳位电压小于所述输入高压；

其中，所述辅助钳位电路包括：第一耗尽型高压NMOS管及第二耗尽型高压NMOS管，所述第一耗尽型高压NMOS管的第一连接端与所述第二耗尽型高压NMOS管的第一连接端相连并接入所述输入高压，所述第一耗尽型高压NMOS管的第二连接端与所述第二耗尽型高压NMOS管的第二连接端相连并接入所述MOS管的源极端或漏极端，所述第一耗尽型高压NMOS管的栅极端接入预设电压，所述第二耗尽型高压NMOS管的栅极端连接于所述高压功能电路的输出端；其中，所述预设电压小于所述输入高压，所述第二耗尽型高压NMOS管的阈值电压小于

0。

2.根据权利要求1所述的存储器CMOS电路，其特征在于，所述预设电压等于所述输入高压的一半。

3.根据权利要求1所述的存储器CMOS电路，其特征在于，所述第一耗尽型高压NMOS管的阈值电压小于0。

4.根据权利要求1所述的存储器CMOS电路，其特征在于，所述辅助钳位电路还包括：至少一个第三耗尽型高压NMOS管，所述第三耗尽型高压NMOS管的第一连接端与所述第一耗尽型高压NMOS管的第一连接端相连，所述第三耗尽型高压NMOS管的第二连接端与所述第一耗尽型高压NMOS管的第二连接端相连，所述第三耗尽型高压NMOS管的栅极端接入另一预设电压；其中，接入所述第三耗尽型高压NMOS管栅极端的预设电压小于接入所述第一耗尽型高压NMOS管栅极端的预设电压。

5.根据权利要求4所述的存储器CMOS电路，其特征在于，在所述第三耗尽型高压NMOS管的数量大于1个时，多个所述第三耗尽型高压NMOS管的第一连接端与所述第一耗尽型高压NMOS管的第一连接端相连，多个所述第三耗尽型高压NMOS管的第二连接端与所述第一耗尽型高压NMOS管的第二连接端相连，多个所述第三耗尽型高压NMOS管的栅极端分别接入一预设电压，此时各所述预设电压的数值逐次递增，且数值最大的所述预设电压小于接入所述第一耗尽型高压NMOS管栅极端的预设电压。

6.根据权利要求4或5所述的存储器CMOS电路，其特征在于，接入所述第一耗尽型高压NMOS管栅极端的预设电压等于所述输入高压的一半。

7.根据权利要求4或5所述的存储器CMOS电路，其特征在于，所述第一耗尽型高压NMOS管的阈值电压小于0，所述第三耗尽型高压NMOS管的阈值电压小于0。

8.根据权利要求1所述的存储器CMOS电路，其特征在于，所述高压功能电路包括开关电路或电平转换电路中的一种。

说明书

一种存储器CMOS电路

技术领域

[0001] 本发明属于集成电路设计领域，特别是涉及一种存储器CMOS电路。

背景技术

[0002] 近年来，闪存(Flash Memory)存储器的发展尤为迅速，闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写
等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储
器的位密度(Bit Density)，同时减少位成本(Bit Cost)，三维的闪存存储器(3D NAND)技
术得到了迅速发展。

[0003] 在3D NAND的CMOS电路中，通常会有一些功能电路(如开关电路和电平转换电路等)因工作在高压下，导致其中的MOS器件在输出电压上升阶段因漏源电压过大出现热载流
子注入效应恶化的问题，从而导致此类高压功能电路存在可靠性风险。现有技术中，为了解
决这一技术问题，通常采用具有更高耐压性能的MOS器件来设计此类高压功能电路，从而导
致此类高压功能电路具有较大的面积和较小的电流。

发明内容

[0004] 鉴于以上所述现有技术的缺点，本发明的目的在于提供一种存储器CMOS电路，用于解决现有存储器CMOS电路中的高压功能电路存在可靠性风险的问题。

[0005] 为实现上述目的及其他相关目的，本发明提供一种存储器CMOS电路，所述存储器CMOS电路包括：

[0006] 高压功能电路，包括至少一个MOS管，其中一所述MOS管的源极端或漏极端接入输入高压；用于实现在使能信号有效时，其输出电压逐渐增大并达到最大值；

[0007] 辅助钳位电路，设于所述输入高压和所述MOS管的源极端或漏极端之间，用于在所述输出电压上升阶段，对输入所述MOS管源极端或漏极端的电压进行钳位，以使钳位电压小
于所述输入高压。

[0008] 可选地，所述辅助钳位电路包括：第一耗尽型高压NMOS管及第二耗尽型高压NMOS管，所述第一耗尽型高压NMOS管的第一连接端与所述第二耗尽型高压NMOS管的第一连接端
相连并接入所述输入高压，所述第一耗尽型高压NMOS管的第二连接端与所述第二耗尽型高
压NMOS管的第二连接端相连并接入所述MOS管的源极端或漏极端，所述第一耗尽型高压
NMOS管的栅极端接入预设电压，所述第二耗尽型高压NMOS管的栅极端连接于所述高压功能
电路的输出端；其中，所述预设电压小于所述输入高压，所述第二耗尽型高压NMOS管的阈值
电压小于0。

[0009] 可选地，所述预设电压等于所述输入高压的一半。

[0010] 可选地，所述第一耗尽型高压NMOS管的阈值电压小于0。

[0011] 可选地，所述辅助钳位电路还包括：至少一个第三耗尽型高压NMOS管，所述第三耗尽型高压NMOS管的第一连接端与所述第一耗尽型高压NMOS管的第一连接端相连，所述第三
耗尽型高压NMOS管的第二连接端与所述第一耗尽型高压NMOS管的第二连接端相连，所述第
三耗尽型高压NMOS管的栅极端接入另一预设电压；其中，接入所述第三耗尽型高压NMOS管
栅极端的预设电压小于接入所述第一耗尽型高压NMOS管栅极端的预设电压。

[0012] 可选地，在所述第三耗尽型高压NMOS管的数量大于1个时，多个所述第三耗尽型高压NMOS管的第一连接端与所述第一耗尽型高压NMOS管的第一连接端相连，多个所述第三耗
尽型高压NMOS管的第二连接端与所述第一耗尽型高压NMOS管的第二连接端相连，多个所述
第三耗尽型高压NMOS管的栅极端分别接入一预设电压，此时各所述预设电压的数值逐次递
增，且数值最大的所述预设电压小于接入所述第一耗尽型高压NMOS管栅极端的预设电压。

[0013] 可选地，接入所述第一耗尽型高压NMOS管栅极端的预设电压等于所述输入高压的一半。

[0014] 可选地，所述第一耗尽型高压NMOS管的阈值电压小于0，所述第三耗尽型高压NMOS管的阈值电压小于0。

[0015] 可选地，所述高压功能电路包括开关电路或电平转换电路中的一种。

[0016] 如上所述，本发明的一种存储器CMOS电路，在无需对现有高压功能电路进行改动的情况下，仅通过在现有高压功能电路的输入高压端增设辅助钳位电路，以在输出电压上
升阶段，将输入至高压功能电路中MOS管的电压钳位至小于输入高压的钳位电压，从而降低
该MOS管的漏源电压，降低其热载流子注入效应，提高电路的耐高压性能，实现以较小的面
积成本达到提高电路可靠性的目的，从而提高存储器性能。

附图说明

[0017] 图1显示为本发明实施例一所述存储器CMOS电路的结构示意图。

[0018] 图2显示为现有高压功能电路的结构示意图。

[0019] 图3中(a)显示为使能信号EN及其反相信号的波形图，(b)显示为现有高压功能电路在使能信号下的输出电压波形图及在输出电压上升阶段输入至MOS管的电压波形图，(c)
显示为实施例一所述存储器CMOS电路在使能信号下的输出电压波形图及在输出电压上升
阶段输入至MOS管的电压波形图。

[0020] 图4显示为本发明实施例二所述存储器CMOS电路的结构示意图。

[0021] 元件标号说明

[0022] 100                     高压功能电路

[0023] 200                     辅助钳位电路

具体实施方式

[0024] 以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实
施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离
本发明的精神下进行各种修饰或改变。

[0025] 请参阅图1至图4。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数
目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其
组件布局形态也可能更为复杂。

[0026] 实施例一

[0027] 如图1所示，本实施例提供一种存储器CMOS电路，所述存储器CMOS电路包括：

[0028] 高压功能电路100，包括至少一个MOS管，其中一所述MOS管M1的源极端或漏极端接入输入高压HV；所述高压功能电路100用于实现在使能信号有效时，其输出电压逐渐增大并
达到最大值HV；

[0029] 辅助钳位电路200，设于所述输入高压HV和所述MOS管M1的源极端或漏极端之间，用于在所述输出电压上升阶段，对输入所述MOS管M1源极端或漏极端的电压进行钳位，以使
钳位电压HV_clamp小于所述输入高压HV。

[0030] 作为示例，所述高压功能电路100包括开关电路或电平转换电路中的一种。本示例中，所述高压功能电路100为电平转换电路，其中该电平转换电路以仅包括三个MOS管M1‑M3
且MOS管M1的漏极端接入输入高压HV为例(具体如图1所示)；当然，其它组成结构的电平转
换电路同样适用于本示例。

[0031] 具体的，所述高压功能电路100中的MOS管可以为常规MOS管(即非高压MOS管)，也可以为高压MOS管；在其为常规MOS管时，通过所述辅助钳位电路200的设计，可使本实施例
所述存储器CMOS电路适用于高压应用场景；而在其为高压MOS管时，通过所述辅助钳位电路
200的设计，可使本实施例所述存储器CMOS电路适用于更高电压的应用场景。

[0032] 作为示例，如图1所示，所述辅助钳位电路200包括：第一耗尽型高压NMOS管MN1及第二耗尽型高压NMOS管MN2，所述第一耗尽型高压NMOS管MN1的第一连接端与所述第二耗尽
型高压NMOS管MN2的第一连接端相连并接入所述输入高压HV，所述第一耗尽型高压NMOS管
MN1的第二连接端与所述第二耗尽型高压NMOS管MN2的第二连接端相连并接入所述MOS管M1
的源极端或漏极端，所述第一耗尽型高压NMOS管MN1的栅极端接入预设电压HV1，所述第二
耗尽型高压NMOS管MN2的栅极端连接于所述高压功能电路100的输出端；其中，所述预设电
压HV1小于所述输入高压HV，所述第二耗尽型高压NMOS管MN1的阈值电压小于0。实际应用
中，所述第一耗尽型高压NMOS管MN1的第一连接端及所述第二耗尽型高压NMOS管MN2的第一
连接端可为漏极端，所述第一耗尽型高压NMOS管MN1的第二连接端及所述第二耗尽型高压
NMOS管MN2的第二连接端可为源极端。

[0033] 具体的，所述预设电压HV1等于所述输入高压HV的一半，以使本示例所述存储器CMOS电路在满足自身电路功能的同时尽可能地提高其可靠性，以使此种设定的存储器CMOS
电路可满足现有的绝大部分应用需求。当然，实际应用时，还需根据具体应用场景来设定预
设电压HV1的值，特别是对于一些特殊应用场景，此时预设电压HV1的值可以大于输入高压
HV的一半，也可以小于输入高压HV的一半。

[0034] 具体的，所述第一耗尽型高压NMOS管MN1的阈值电压小于0，以使所述第一耗尽型高压NMOS管MN1和所述第二耗尽型高压NMOS管MN2完全相同，从而使得两者在版图设计中可
紧密排布，有利于减小电路面积，同时也便于器件选型。

[0035] 下面请参阅图1‑图3，结合现有高压功能电路对本实施例所述存储器CMOS电路的性能进行说明。

[0036] 如图2和图3中(a)、(b)所示，对于现有电平转换电路而言，在使能信号EN有效(即使能信号EN从低电平变为高电平)时，其输出电压Vout逐渐增大并达到最大值HV；但在输出
电压Vout的上升阶段，由于输入至MOS管M1漏极端的电压Vin为HV，故MOS管M1的最大漏源电
压Vds为(HV‑Vth_M1)，其中Vth_M1为MOS管M1的阈值电压。可见，在输出电压Vout的上升阶
段，由于MOS管M1的漏源电压Vds较大，故其存在较为严重的热载流子注入效应，从而使得该
电平转换电路存在可靠性问题。需要注意的是，由于随着输出电压Vout不断增大，MOS管M1
的漏源电压Vds将不断减小，故因热载流子注入效应引起的电路可靠性问题主要发生在输
出电压Vout上升阶段的前半段时间，也即使能信号有效的初始阶段。

[0037] 如图1和图3中(a)、(c)所示，对于本示例所述存储器CMOS电路而言，在使能信号EN有效(即使能信号EN从低电平变为高电平)时，其输出电压Vout逐渐增大并达到最大值HV。
在输出电压Vout的上升阶段，由于本示例中辅助钳位电路200的设计，使得输入至MOS管M1
漏极端的电压Vin被钳位至钳位电压HV_clamp，故此时MOS管M1的最大漏源电压Vds为(HV_
clamp‑Vth_M1)；具体的，在输出电压Vout上升阶段的前半段时间，由于输出电压Vout较小，
此时辅助钳位电路200中的第一耗尽型高压NMOS管MN1起钳位作用，并将输入至MOS管M1漏
极端的电压钳位在(HV1‑Vth_MN1)；而在输出电压Vout上升阶段的后半段时间，也即输出电
压Vout接近预设电压HV1后，辅助钳位电路200中的第二耗尽型高压NMOS管MN2起钳位作用，
并将输入至MOS管M1漏极端的电压钳位在(Vout‑Vth_MN2)，此时钳位电压HV_clamp跟随输
出电压Vout变化，但由于辅助钳位电路200受控于输入高压HV，故其最大钳位电压不会超过
输入高压HV，即HV_clamp＝min(HV，Vout‑Vth_MN2)，Vth_MN2<0；其中，Vth_MN1为第一耗尽
型高压NMOS管MN1的阈值电压，Vth_MN2为第二耗尽型高压NMOS管MN2的阈值电压。可见，在
输出电压Vout的上升阶段，由于辅助钳位电路200将输入至MOS管M1漏极端的电压钳位至小
于输入高压HV的钳位电压HV_clamp，从而降低了MOS管M1的漏源电压Vds，降低了其热载流
子注入效应，提高了本示例电路的耐高压性能，实现以较小的面积成本达到提高电路可靠
性的目的，同时也使本示例电路可应用于更高工作电压的环境。需要注意的是，在所述高压
功能电路100的输出电压Vout达到最大值HV时，对应MOS管M1的漏源电压Vds很小，此时所述
辅助钳位电路200可看作没有电压损失；也即在输出电压Vout的上升阶段，本示例所述辅助
钳位电路200对输入至MOS管M1的电压进行钳位，而在输出电压Vout达到最大值HV后，其没
有电压损失。而且，由于本示例所述辅助钳位电路200仅在输出电压Vout上升阶段起作用，
故其对高压功能电路100所造成的延时很小，可忽略不计，即其对高压功能电路的性能几乎
没有影响。

[0038] 实施例二

[0039] 如图4所示，本实施例与实施例一的区别在于，本实施例所述辅助钳位电路200还包括：至少一个第三耗尽型高压NMOS管MN3，所述第三耗尽型高压NMOS管MN3的第一连接端
与所述第一耗尽型高压NMOS管MN1的第一连接端相连，所述第三耗尽型高压NMOS管MN3的第
二连接端与所述第一耗尽型高压NMOS管MN1的第二连接端相连，所述第三耗尽型高压NMOS
管MN3的栅极端接入另一预设电压HV2；其中，接入所述第三耗尽型高压NMOS管MN3栅极端的
预设电压HV2小于接入所述第一耗尽型高压NMOS管MN1栅极端的预设电压HV1。

[0040] 作为示例，如图4所示，在所述第三耗尽型高压NMOS管MN3的数量大于1个时，多个所述第三耗尽型高压NMOS管MN3的第一连接端与所述第一耗尽型高压NMOS管MN1的第一连
接端相连，多个所述第三耗尽型高压NMOS管MN3的第二连接端与所述第一耗尽型高压NMOS
管MN1的第二连接端相连，多个所述第三耗尽型高压NMOS管MN3的栅极端分别接入一预设电
压(HV2‑HVn)，此时各所述预设电压(HV2‑HVn)的数值逐次递增，且数值最大的所述预设电
压HVn小于接入所述第一耗尽型高压NMOS管MN1栅极端的预设电压HV1。实际应用中，所述第
一耗尽型高压NMOS管MN1的第一连接端、所述第二耗尽型高压NMOS管MN2的第一连接端及所
述第三耗尽型高压NMOS管MN3的第一连接端可为漏极端，所述第一耗尽型高压NMOS管MN1的
第二连接端、所述第二耗尽型高压NMOS管MN2的第二连接端及所述第三耗尽型高压NMOS管
MN3的第二连接端可为源极端。本示例通过至少一个第三耗尽型高压NMOS管MN3的设计，达
到可精确控制钳位电压HV_clamp的目的；当然，设计中第三耗尽型高压NMOS管MN3的数量越
多，钳位电压HV_clamp的控制精度越高，即钳位电压HV_clamp越接近真实值。

[0041] 具体的，接入所述第一耗尽型高压NMOS管MN1栅极端的预设电压HV1等于所述输入高压HV的一半，以使本示例所述存储器CMOS电路在满足自身电路功能的同时尽可能地提高
其可靠性，以使此种设定的存储器CMOS电路可满足现有的绝大部分应用需求。当然，实际应
用时，还需根据具体应用场景来设定预设电压HV1的值，特别是对于一些特殊应用场景，此
时预设电压HV1的值可以大于输入高压HV的一半，也可以小于输入高压HV的一半。

[0042] 具体的，所述第一耗尽型高压NMOS管MN1的阈值电压小于0，所述第三耗尽型高压NMOS管MN3的阈值电压小于0，以使所述第一耗尽型高压NMOS管MN1、所述第二耗尽型高压
NMOS管MN2及所述第三耗尽型高压NMOS管MN3完全相同，从而使得三者在版图设计中可紧密
排布，有利于减小电路面积，同时也便于器件选型。

[0043] 综上所述，本发明的一种存储器CMOS电路，在无需对现有高压功能电路进行改动的情况下，仅通过在现有高压功能电路的输入高压端增设辅助钳位电路，以在输出电压上
升阶段，将输入至高压功能电路中MOS管的电压钳位至小于输入高压的钳位电压，从而降低
该MOS管的漏源电压，降低其热载流子注入效应，提高电路的耐高压性能，实现以较小的面
积成本达到提高电路可靠性的目的，从而提高存储器性能。所以，本发明有效克服了现有技
术中的种种缺点而具高度产业利用价值。

[0044] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因
此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完
成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。