键合方法及键合结构

摘要

本发明实施例提供了一种键合方法及键合结构。其中，所述键合结构包括第一介质层；贯穿第一介质层的第一沟槽；位于第一沟槽侧壁的第一阻挡层；位于沟槽中的第一导电触点；位于第一导电触点底面的第二阻挡层；第二介质层；贯穿第二介质层的第二沟槽；位于第二沟槽侧壁的第三阻挡层；位于沟槽中的第二导电触点；位于第二导电触点顶面的第四阻挡层；位于所述第一介质层和所述第二介质层之间的键合结合层；其中，所述第一导电触点和所述第二导电触点通过所述第二阻挡层和所述第四阻挡层的接触导电连接；接触的第二阻挡层和第四阻挡层能够阻止所述第一导电触点和第二导电触点的材料从所述第一阻挡层和第三阻挡层之间的间隙处发生扩散。

权利要求

1.一种键合结构，其特征在于，包括：第一介质层；贯穿所述第一介质层的第一沟槽；位于所述第一沟槽侧壁的第一阻挡层；

位于所述沟槽中的第一导电触点；位于所述第一导电触点底面的第二阻挡层；

第二介质层；贯穿所述第二介质层的第二沟槽；位于所述第二沟槽侧壁的第三阻挡层；

位于所述沟槽中的第二导电触点；位于所述第二导电触点顶面的第四阻挡层；所述第一导电触点的径宽与所述第二导电触点的径宽相同；

位于所述第一介质层和所述第二介质层之间的键合结合层；

其中，所述第一导电触点和所述第二导电触点通过所述第二阻挡层和所述第四阻挡层的接触导电连接，所述第二阻挡层和第四阻挡层的总厚度大于键合结合层的厚度；接触的第二阻挡层和第四阻挡层能够阻止所述第一导电触点和第二导电触点的材料从所述第一阻挡层和第三阻挡层之间的间隙处发生沿键合结合层延伸方向的扩散。

2.根据权利要求1所述的键合结构，其特征在于，所述第一导电触点的材料包括铜，所述第二阻挡层的材料包括钴、钽、钴的化合物或者钽的化合物；

所述第二导电触点的材料包括铜，所述第四阻挡层的材料包括钴、钽、钴的化合物或者钽的化合物。

3.根据权利要求1所述的键合结构，其特征在于，所述第一介质层和/或第二介质层包括堆叠设置的第一子介质层和第二子介质层；所述第二子介质层与所述键合结合层接触；

其中，所述第一子介质层的材料包括氧化硅，所述第二子介质层的材料包括氮掺杂碳化硅。

4.根据权利要求1所述的键合结构，其特征在于，所述键合结构还包括：位于所述第一介质层上的第一半导体结构；其中，所述第一半导体结构上形成有三维存储器的存储器件；

位于所述第二介质层上的第二半导体结构；其中，所述第二半导体结构上形成有三维存储器的外围器件。

5.一种键合方法，其特征在于，包括：提供第一键合层；所述第一键合层至少包括：第一介质层；贯穿所述第一介质层的第一沟槽；位于所述第一沟槽侧壁的第一阻挡层；位于所述沟槽中的第一导电触点；

提供第二键合层；所述第二键合层至少包括：第二介质层；贯穿所述第二介质层的第二沟槽；位于所述第二沟槽侧壁的第三阻挡层；位于所述沟槽中的第二导电触点；所述第一导电触点的径宽与所述第二导电触点的径宽相同；

在所述第一导电触点表面形成第二阻挡层；在所述第二导电触点表面形成第四阻挡层；

将所述第一键合层和所述第二键合层进行键合，以在所述第一介质层和所述第二介质层之间形成键合结合层；其中，在键合的过程中，所述第一导电触点和所述第二导电触点通过所述第二阻挡层和所述第四阻挡层的接触导电连接，所述第二阻挡层和第四阻挡层的总厚度大于键合结合层的厚度；接触的第二阻挡层和第四阻挡层能够阻止所述第一导电触点和第二导电触点的材料从所述第一阻挡层和第三阻挡层之间的间隙处发生沿键合结合层延伸方向的扩散。

6.根据权利要求5所述的方法，其特征在于，所述第一介质层和/或第二介质层包括堆叠设置的第一子介质层和第二子介质层；所述第二子介质层与所述键合结合层接触；其中，所述第一子介质层的材料包括氧化硅，所述第二子介质层的材料包括氮掺杂碳化硅。

7.根据权利要求6所述的键合方法，其特征在于，所述方法还包括：在所述第二子介质层的表面产生Si‑OH键；

在将所述第一键合层和所述第二键合层进行键合的过程中，第一介质层和第二介质层分别对应的第二子介质层表面的Si‑OH键反应形成Si‑O‑Si键。

8.根据权利要求7所述的键合方法，其特征在于，在所述第一导电触点表面形成第二阻挡层；在所述第二导电触点表面形成第四阻挡层，包括：利用羰基前驱体气相沉积工艺，在所述第一导电触点表面形成第二阻挡层以及在所述第二导电触点表面形成第四阻挡层。

说明书

键合方法及键合结构

技术领域

[0001] 本发明涉及半导体技术领域，尤其涉及一种键合方法及键合结构。

背景技术

[0002] 在半导体器件的制造过程中，存在多种晶圆键合方法，包括黏着剂键合(英文可表达为Adhesive Bonding)、阳极键合(英文可表达为Anodic Bonding)、直接晶圆键合(英文
可表达为Direct Wafer Bonding)、金属键合(英文可表达为Metal Bonding)和混合键合
(英文可表达为Hybrid Bonding)。

[0003] 混合键合是指晶圆键合界面既存在金属又存在电介质物质的一种键合方式。混合键合技术可以实现数千个芯片的内部连接，极大改善芯片性能，节省面积，降低成本。然而，
相关技术中的混合键合方法存在金属扩散的风险。

发明内容

[0004] 为解决相关技术问题，本发明实施例提出的键合方法及键合结构，能够降低键合过程中金属扩散的概率，从而提高键合结构电子迁移可靠性。

[0005] 本发明实施例提供了一种键合结构，包括：

[0006] 第一介质层；贯穿所述第一介质层的第一沟槽；位于所述第一沟槽侧壁的第一阻挡层；位于所述沟槽中的第一导电触点；位于所述第一导电触点底面的第二阻挡层；

[0007] 第二介质层；贯穿所述第二介质层的第二沟槽；位于所述第二沟槽侧壁的第三阻挡层；位于所述沟槽中的第二导电触点；位于所述第二导电触点顶面的第四阻挡层；

[0008] 位于所述第一介质层和所述第二介质层之间的键合结合层；

[0009] 其中，所述第一导电触点和所述第二导电触点通过所述第二阻挡层和所述第四阻挡层的接触导电连接；接触的第二阻挡层和第四阻挡层能够阻止所述第一导电触点和第二
导电触点的材料从所述第一阻挡层和第三阻挡层之间的间隙处发生扩散。

[0010] 上述方案中，所述第一导电触点的材料包括铜，所述第二阻挡层的材料包括钴、钽、钴的化合物或者钽的化合物；

[0011] 所述第二导电触点的材料包括铜，所述第四阻挡层的材料包括钴、钽、钴的化合物或者钽的化合物。

[0012] 上述方案中，所述第二阻挡层和第四阻挡层的总厚度大于键合结合层的厚度。

[0013] 上述方案中，所述第一介质层和/或第二介质层包括堆叠设置的第一子介质层和第二子介质层；所述第二子介质层与所述键合结合层接触；其中，所述第一子介质层的材料
包括氧化硅，所述第二子介质层的材料包括氮掺杂碳化硅。

[0014] 上述方案中，所述第一导电触点的径宽与所述第二导电触点的径宽不同。

[0015] 上述方案中，所述第一导电触点包括第一部分和第二部分；所述第二阻挡层形成在所述第二部分的底面；其中，所述第二部分的径宽大于所述第一部分的径宽；

[0016] 和/或，

[0017] 所述第二导电触点包括第三部分和第四部分；所述第四阻挡层形成在所述第四部分的顶面；其中，所述第四部分的径宽大于所述第三部分的径宽。

[0018] 上述方案中，所述键合结构还包括：

[0019] 位于所述第一介质层上的第一半导体结构；其中，所述第一半导体结构上形成有三维存储器的存储器件；

[0020] 位于所述第二介质层上的第二半导体结构；其中，所述第二半导体结构上形成有三维存储器的外围器件。

[0021] 本发明实施例又提供了一种键合方法，包括：

[0022] 提供第一键合层；所述第一键合层至少包括：第一介质层；贯穿所述第一介质层的第一沟槽；位于所述第一沟槽侧壁的第一阻挡层；位于所述沟槽中的第一导电触点；

[0023] 提供第二键合层；所述第二键合层至少包括：第二介质层；贯穿所述第二介质层的第二沟槽；位于所述第二沟槽侧壁的第三阻挡层；位于所述沟槽中的第二导电触点；

[0024] 在所述第一导电触点表面形成第二阻挡层；在所述第二导电触点表面形成第四阻挡层；

[0025] 将所述第一键合层和所述第二键合层进行键合，以在所述第一介质层和所述第二介质层之间形成键合结合层；其中，在键合的过程中，所述第一导电触点和所述第二导电触
点通过所述第二阻挡层和所述第四阻挡层的接触导电连接，接触的第二阻挡层和第四阻挡
层能够阻止所述第一导电触点和第二导电触点的材料从所述第一阻挡层和第三阻挡层之
间的间隙处发生扩散。

[0026] 上述方案中，所述第一介质层和/或第二介质层包括堆叠设置的第一子介质层和第二子介质层；所述第二子介质层与所述键合结合层接触；其中，所述第一子介质层的材料
包括氧化硅，所述第二子介质层的材料包括氮掺杂碳化硅。

[0027] 上述方案中，所述方法还包括：

[0028] 在所述第二子介质层的表面产生Si‑OH键；

[0029] 在将所述第一键合层和所述第二键合层进行键合的过程中，第一介质层和第二介质层分别对应的第二子介质层表面的Si‑OH键反应形成Si‑O‑Si键。

[0030] 上述方案中，在所述第一导电触点表面形成第二阻挡层；在所述第二导电触点表面形成第四阻挡层，包括：

[0031] 利用羰基前驱体气相沉积工艺，在所述第一导电触点表面形成第二阻挡层以及在所述第二导电触点表面形成第四阻挡层。

[0032] 本发明实施例提供的键合方法及键合结构，提供第一键合层；所述第一键合层至少包括：第一介质层；贯穿所述第一介质层的第一沟槽；位于所述第一沟槽侧壁的第一阻挡
层；位于所述沟槽中的第一导电触点；提供第二键合层；所述第二键合层至少包括：第二介
质层；贯穿所述第二介质层的第二沟槽；位于所述第二沟槽侧壁的第三阻挡层；位于所述沟
槽中的第二导电触点；在所述第一导电触点表面形成第二阻挡层；在所述第二导电触点表
面形成第四阻挡层；将所述第一键合层和所述第二键合层进行键合，以在所述第一介质层
和所述第二介质层之间形成键合结合层；其中，在键合的过程中，所述第一导电触点和所述
第二导电触点通过所述第二阻挡层和所述第四阻挡层的接触导电连接，接触的第二阻挡层
和第四阻挡层能够阻止所述第一导电触点和第二导电触点的材料从所述第一阻挡层和第
三阻挡层之间的间隙处发生扩散。本发明实施例中，在待进行键合的第一键合层的导电触
点和第二键合层的导电触点的表面分别选择性的覆盖阻挡层，该阻挡层能够与导电触点导
电连接，同时能够阻止导电触点的材料从两个键合层分别对应的侧壁的阻挡层之间的间隙
处发生扩散。如此，能够降低键合过程中金属扩散的概率，从而提高键合结构电子迁移可靠
性。

附图说明

[0033] 图1a为本发明实施例提供的一种第一半导体结构上键合层的结构示意图；

[0034] 图1b为本发明实施例提供的一种第二半导体结构上键合层的结构示意图；

[0035] 图1c为本发明实施例提供的一种键合结构的结构示意图；

[0036] 图1d为图1c中A区域的局部放大示意图；

[0037] 图2为本发明实施例提供的一种键合结构的键合层的电子显微镜的观测示意图；

[0038] 图3为本发明实施例提供的键合方法及键合结构的实现流程示意图。

[0039] 图4a为本发明实施例提供的另一种第一半导体结构上键合层的结构示意图；

[0040] 图4b为本发明实施例提供的另一种第二半导体结构上键合层的结构示意图；

[0041] 图4c为本发明实施例提供的另一种键合结构的结构示意图；

[0042] 图4d为图4c中B区域的局部放大示意图；

[0043] 图5a为本发明实施例提供的另一种键合结构的结构示意图；

[0044] 图5b为图5a中C区域的局部放大示意图。

[0045] 附图标记说明：

[0046] 11‑第一键合层；110‑第一半导体结构；111‑第一介质层；1111‑第一子介质层(第一键合层)；1112‑第二子介质层(第一键合层)；112‑第一沟槽；113‑第一阻挡层；114‑第一
导电触点；115‑第二阻挡层；12‑第二键合层；120‑第二半导体结构；121‑第二介质层；1211‑
第一子介质层(第二键合层)；1212‑第二子介质层(第二键合层)；122‑第二沟槽；123‑第三
阻挡层；124‑第二导电触点；125‑第四阻挡层；130‑键合结合层；130＇‑接触的第二阻挡层和
第四阻挡层。

具体实施方式

[0047] 为使本发明实施例的技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对发明的具体技术方案做进一步详细描述。

[0048] 被广泛地应用在集成电路的器件间互连的金属材料(如，铜一般具有较高的电导率和较好的抗电迁移特性。然而，铜原子在介电材料和硅中有很高的迁移率，易于扩散进入
介电材料(如，氧化硅)中，从而影响器件的少数载流子寿命和结的漏电流，引起器件电路失
效，可靠性下降。

[0049] 在一些实施例中，结合图1a‑图1d，两个半导体结构上的键合层进行键合的方法包括以下步骤：

[0050] 步骤a：提供两个待键合的半导体结构110及120，在两个半导体结构的表面分别形成键合层11及12；

[0051] 实际应用中，所述半导体结构110及120既可以包括未进行加工的晶圆，还可以表面已形成有器件层的已进行加工的晶圆。例如，两个待键合的半导体结构中的一个半导体
结构包括第一衬底，以及位于所述第一衬底表面上的三维存储器的存储器件；另一个半导
体结构包括第二衬底，以及位于所述第二衬底表面上的三维存储器的外围器件。

[0052] 实际应用中，在两个半导体结构110及120上分别形成结合层的步骤包括：

[0053] 步骤a1：在两个半导体结构110及120的表面分别形成介质层111及121；

[0054] 实际应用中，如图1a、图1b所示，所述介质层111及121作为导电触点间的绝缘层，介质层111及121的材质可以是氧化硅、氮化硅或氮氧化硅介质层等。形成该介质层111及
121的方式可以是热氧化法或沉积法；例如，热氧化法的氧化气氛可以是干氧氧化、水汽氧
化行湿氧氧化；沉积法可以是物理气相沉积、化学气相沉积及溅射等方式。

[0055] 步骤b1：分别在所述介质层111及121中形成沟槽112及122；

[0056] 实际应用中，如图1a、图1b所示，所述沟槽112及122包括多个，所述多个沟槽112及122贯穿所述介质层111及121。形成沟槽的方式可以包括刻蚀，例如，干法刻蚀。

[0057] 步骤c1：分别在所述沟槽112及122的侧壁形成阻挡层113及123；

[0058] 实际应用中，如图1a、图1b所示，阻挡层113及123的材料为TiN、Ti、TaN、Ta、WN或W中的一种或多种。该阻挡层113及123可防止后续沟槽中填充的金属材料向介质层中扩散造
成污染。

[0059] 步骤d1：向形成有阻挡层113及123的沟槽中填充金属材料，形成导电触点114及124；

[0060] 实际应用中，如图1a、图1b所示，所述金属材料包括铜(Cu)等。填充金属材料方式可以是常用的金属沉积方法。

[0061] 步骤b：在形成有键合层的两个半导体结构的表面产生Si‑OH键；

[0062] 实际应用中，可以在等离子体作用下使形成有键合层的两个半导体结构110及120的表面分别产生Si‑OH键。实际应用中，产生Si‑OH键的反应式可以表达为：

[0063] Si‑O‑Si+H2O→Si‑OH+OH‑Si

[0064] 步骤c：将产生Si‑OH键的两个半导体结构进行键合。

[0065] 实际应用中，两个半导体结构的表面分别产生的Si‑OH键反应成Si‑O‑Si，以将两个半导体衬底结构在一起。实际应用中，产生Si‑OH键的反应式可以表达为：

[0066]

[0067] 两个半导体结构由于各自的Si‑OH反应生成Si‑O‑Si而键合到一起后，接触界面的导电触点(铜)周围为很薄的氧化硅(如图1c所示，键合结合层130)，而氧化硅不能阻挡铜的
扩散，在一定条件下，导电触点中的铜存在从侧壁位于侧壁的阻挡层113及123之间的间隙
处发生扩散(如图1d中虚线示出的区域)扩散的风险，对键合结构的电子迁移可靠性造成影
响。实际应用中，键合结合层130的在显微镜下的观测图如图2所示。

[0068] 本发明的各实施例中，在待进行键合的第一键合层的导电触点和第二键合层的导电触点的表面分别选择性的覆盖阻挡层，该阻挡层能够与导电触点导电连接，同时能够阻
止导电触点的材料从两个键合层分别对应的侧壁的阻挡层之间的间隙处发生扩散。如此，
能够降低键合过程中金属扩散的概率，从而提高键合结构电子迁移可靠性。

[0069] 本发明实施例提供一种键合方法，图3为本发明实施例刻蚀方法的实现流程示意图。如图3所示，所述方法包括以下步骤：

[0070] 步骤301：提供第一键合层；所述第一键合层至少包括：第一介质层；贯穿所述第一介质层的第一沟槽；位于所述第一沟槽侧壁的第一阻挡层；位于所述沟槽中的第一导电触
点；

[0071] 步骤302：提供第二键合层；所述第二键合层至少包括：第二介质层；贯穿所述第二介质层的第二沟槽；位于所述第二沟槽侧壁的第三阻挡层；位于所述沟槽中的第二导电触
点；

[0072] 步骤303：在所述第一导电触点表面形成第二阻挡层；在所述第二导电触点表面形成第四阻挡层；

[0073] 步骤304：将所述第一键合层和所述第二键合层进行键合，以在所述第一介质层和所述第二介质层之间形成键合结合层；

[0074] 其中，在键合的过程中，所述第一导电触点和所述第二导电触点通过所述第二阻挡层和所述第四阻挡层的接触导电连接，接触的第二阻挡层和第四阻挡层能够阻止所述第
一导电触点和第二导电触点的材料从所述第一阻挡层和第三阻挡层之间的间隙处发生扩
散。

[0075] 图4a‑图4d为本发明一实施例的键合过程的剖面示意图。下面结合图3和图4a‑图4d描述本实施例的键合方法。

[0076] 其中，在步骤301、302中，如图4a、4b所示，所述第一键合层11包括：第一介质层111，贯穿第一介质层的第一沟槽112，位于第一沟槽侧壁的第一阻挡层113，位于第一沟槽
中第一阻挡层表面的第一导电触点114。所述第二键合层12包括：第二介质层121，贯穿第二
介质层的第二沟槽122，位于第二沟槽侧壁的第三阻挡层123，位于第二沟槽中第三阻挡层
123表面的第二导电触点124。这里，第一键合层11和第二键合层12中的对应结构的形貌可
以相同也可以不同，具体的，第一导电触点的径宽(这里，径宽可以理解为沿第一沟槽宽度
方向的截面的宽度)与第二导电触点的径宽可以相等也可以不同。实际应用中，第一键合层
11和第二键合层12的具体形成方法可以参考前一个实施例。

[0077] 在一些实施例中，所述第一键合层11可以形成在第一半导体结构110上，所述第二键合层12可以形成在第二半导体结构120上。所述第一半导体结构110及所述第二半导体结
构120可以是单纯的衬底，也可以是形成有器件层和/或互联层的衬底。实际应用中，衬底的
材料可以包括硅、锗或其它半导体材料。在一些具体实施例中，所述第一半导体结构110上
形成有三维存储器的存储器件；所述第二半导体结构120上形成有三维存储器的外围器件。
也就是说，第一半导体结构和第二半导体结构键合后可以形成三维存储器。

[0078] 实际应用中，所述第一沟槽112及第二沟槽122的截面可以是圆形、椭圆形或长条形等。

[0079] 为了更好的防止金属连接线的扩散，所述第一介质层111及所述第二介质层121中还可以包括防铜扩散阻挡层的材料，如氮化硅(SiN)、碳化硅(SiC)、碳氧化硅(SiOC)、碳氧
化硅(SiCN)或NDC等。

[0080] 在一些实施例中，所述第一介质层111和/或第二介质层121包括堆叠设置的第一子介质层和第二子介质层；所述第二子介质层与所述键合结合层130接触；其中，所述第一
子介质层的材料包括氧化硅，所述第二子介质层的材料包括DNC。

[0081] 实际应用中，所述第一介质层111可以包括堆叠设置的第一子介质层1111和第二子介质层1112；所述第二介质层121可以包括堆叠设置的第一子介质层1211和第二子介质
层1212。所述第二子介质层1112和1212为靠近键合结合层130的子介质层。

[0082] 实际应用中，所述第一子介质层1111及1211和第二子介质层1112及1212的形成方式可以为物理气相沉积法(PVD，Physical Vapor Deposition)、化学气相沉积法(CVD，
Chemical Vapour Deposition)或者原子层沉积法(ALD，Atomic Layer Deposition)等。

[0083] 实际应用中，在一些实施例中，可以采用化学机械平坦化(CMP，Chemical Mechanical Planarization)方法，对形成有导电触点的第一键合层11的表面及第二键合
层12的表面进行平坦化处理，使第一介质层111与第一导电触点114的表面齐平，第二介质
层121与第二导电触点124的表面齐平。

[0084] 在步骤303中，如图4a、4b所示，在所述第一导电触点114表面形成第二阻挡层115；在所述第二导电触点124表面形成第四阻挡层125。需要说明的是，所述第二阻挡层115仅覆
盖所有第一导电触点114的表面，第四阻挡层125仅覆盖所有第二导电触点124的表面，而不
覆盖所有第一导电触点114间的第一介质层111表面及所有第二导电触点124间的第二介质
层121的表面。

[0085] 实际应用中，所述第二阻挡层115及第四阻挡层125的材料包括能够与所述第一导电触点114及第二导电触点124导电连接，且能够阻止第一导电触点114及第二导电触点124
的材料发生电子迁移行为的材料。

[0086] 在一些实施例中，所述第一导电触点114的材料包括铜，所述第二阻挡层115的材料包括钴(Co)、钽(Ta)、钴的化合物或者钽的化合物；所述第二导电触点124的材料包括铜，
所述第四阻挡层125的材料包括钴、钽、钴的化合物或者钽的化合物

[0087] 实际应用中，钴的化合物可以包括氧化钴(COO)、氯化钴(COCl2)等。钽的化合物可以包括钽的氧化物(Ta2O5)、钽基合金等。

[0088] 实际应用中，为了更好的阻止所述第一导电触点114和第二导电触点124的材料从第一阻挡层113和的第三阻挡层123之间的间隙处发生扩散，需要保证第二阻挡层115和第
四阻挡层125形成的导电触点的键合部分(即接触的第二阻挡层和第四阻挡层130＇，如图
4c、4d所示)的厚度比键合结合层130的厚度大。

[0089] 基于此，在一些实施例中，所述第二阻挡层115及所述第四阻挡层125的总厚度大于键合结合层130的厚度。

[0090] 实际应用中，所述第二阻挡层115及第四阻挡层125的厚度调整可以通过对第二阻挡层115及第四阻挡层125的制造工艺，如沉积时长的控制来实现。

[0091] 实际应用中，第二阻挡层115和第四阻挡层125形成的接触的第二阻挡层和第四阻挡层130＇的厚度还需要考虑键合界面的平整度情况，即第二阻挡层115和第四阻挡层125形
成的接触的第二阻挡层和第四阻挡层的厚度应该在键合界面的平整度正常波动范围内。

[0092] 在一些实施例中，所述方法还包括：

[0093] 在所述第一导电触点114表面形成第二阻挡层115以及在所述第二导电触点124表面形成第四阻挡层125之前，在所述第二子介质层1112及1212表面产生Si‑OH键；

[0094] 在将所述第一键合层11和所述第二键合层12进行键合的过程中，第一介质层111和第二介质层121分别对应的第二子介质层1112及1212表面的Si‑OH键反应形成Si‑O‑Si
键。

[0095] 实际应用中，可以在等离子体作用下使形成有导电触点的两个键合层11及12的表面分别产生Si‑OH键。

[0096] 在一些实施例中，所述在所述第一导电触点114表面形成第二阻挡层115；在所述第二导电触点124表面形成第四阻挡层125，包括：

[0097] 利用羰基前驱体气相沉积工艺，在所述第一导电触点114表面形成第二阻挡层115以及在所述第二导电触点124表面形成第四阻挡层125。

[0098] 需要说明的是，所述羰基前驱体气相沉积工艺是一种选择性沉积阻挡层方法。即实际应用中，使用羰基前驱体气相沉积方法可以在在所述第一导电触点114表面形成第二
阻挡层115以及在所述第二导电触点124表面形成第四阻挡层125，而在富有Si‑OH键的第二
介质层1112及1212的表面实现无第二阻挡层115及第四阻挡层125的覆盖。在使用羰基前驱
体气相沉积工艺前，需要在所述第二介质层1112及1212表面产生Si‑OH键，以满足该选择性
沉积阻挡层方法的应用条件。

[0099] 可以理解的是，在采用羰基前驱体气相沉积工艺来沉积第二阻挡层115及第四阻挡层125的材料时，由于第一导电触点114间的第一介质层111及第二导电触点124间的第二
介质层121的表面得到致密化，第二阻挡层115及第四阻挡层125的材料的沉积将表现出良
好的选择性，第二阻挡层115的材料选择性地沉积到第一导电触点114表面，第四阻挡层125
的材料选择性地沉积到第二导电触点124表面，而在第一介质层111及第二介质层121表面
沉积的很少，从而提高了第二阻挡层115及第四阻挡层125的材料的沉积选择性。

[0100] 实际应用中，当第二阻挡层115及第四阻挡层125的材料为钴时，采用羰基前驱体气相沉积工艺所使用的羰基前驱体可以是八羰基二钴(Co2(CO)8)。

[0101] 在一些实施例中，也可以通过一般的气相沉积法来实现在在所述第一导电触点114表面形成第二阻挡层115以及在所述第二导电触点124表面形成第四阻挡层125。具体
地，在第一介质层111及第二介质层121的表面形成遮挡层；在第一导电触点114的表面沉积
用于形成第二阻挡层115的材料及在第二导电触点124的表面沉积用于形成第四阻挡层125
的材料；去除该遮挡层。

[0102] 在步骤304中，实际应用中，第一键合层11与第二键合层12的表面分别产生的Si‑OH键反应成Si‑O‑Si，以将第一键合层11与第二键合层12连接在一起，形成键合结合层130
(该键合结合层130处于第一阻挡层113及第三阻挡层123之间)，同时，第一导电触点114上
的第二阻挡层115与第二导电触点124上的第四阻挡层125也接触在一起，形成接触的第二
阻挡层和第四阻挡层130＇，该接触的第二阻挡层和第四阻挡层130＇能够实现第一键合层11
中的第一导电触点114与第二键合层12中的第二导电触点124之间的导电连接。

[0103] 第一键合层11与第二键合层12由于各自的Si‑OH反应生成Si‑O‑Si而键合到一起后，接触界面的连接线周围为很薄的氧化硅(即键合结合层130)，同时该氧化硅与互第一导
电触点114及第二导电触点124的材料之间被接触的第二阻挡层和第四阻挡层130＇隔断，即
接触的第二阻挡层和第四阻挡层第二阻挡层键合部分130＇能够阻止第一导电触点114及第
二导电触点124的材料从两个键合层分别对应的第一阻挡层113及第三阻挡层123之间的间
隙处发生扩散。

[0104] 可以理解的是，当导电触点的材料为铜时，本发明实施例在沟槽(或通孔中)填充铜之后，选择性在铜表面沉积一层金属或金属化合物扩散阻挡层，使通孔里的铜完全包裹
在扩散阻挡层里面，从而使键合后两片键合层中的铜均被封锁在扩散阻挡层中，如此，发生
铜扩散的风险大大降低，即键合结构中电子迁移可靠性会大大提高。

[0105] 本发明实施例提供的键合方法，提供第一键合层；所述第一键合层至少包括：第一介质层；贯穿所述第一介质层的第一沟槽；位于所述第一沟槽侧壁的第一阻挡层；位于所述
沟槽中的第一导电触点；提供第二键合层；所述第二键合层至少包括：第二介质层；贯穿所
述第二介质层的第二沟槽；位于所述第二沟槽侧壁的第三阻挡层；位于所述沟槽中的第二
导电触点；在所述第一导电触点表面形成第二阻挡层；在所述第二导电触点表面形成第四
阻挡层；将所述第一键合层和所述第二键合层进行键合，以在所述第一介质层和所述第二
介质层之间形成键合结合层；其中，在键合的过程中，所述第一导电触点和所述第二导电触
点通过所述第二阻挡层和所述第四阻挡层的接触导电连接，接触的第二阻挡层和第四阻挡
层能够阻止所述第一导电触点和第二导电触点的材料从所述第一阻挡层和第三阻挡层之
间的间隙处发生扩散。。本发明实施例中，在待进行键合的第一键合层的导电触点和键合层
的导电触点的表面分别选择性的覆盖阻挡层，该阻挡层能够与导电触点导电连接，同时能
够阻止导电触点的材料从两个键合层分别对应的侧壁的阻挡层之间的间隙处发生扩散。如
此，能够降低键合过程中金属扩散的概率，从而提高键合结构电子迁移可靠性。

[0106] 基于上述键合方法，本发明实施例又提供一种键合结构，包括：

[0107] 第一介质层；贯穿所述第一介质层的第一沟槽；位于所述第一沟槽侧壁的第一阻挡层；位于所述沟槽中的第一导电触点；位于所述第一导电触点底面的第二阻挡层；

[0108] 第二介质层；贯穿所述第二介质层的第二沟槽；位于所述第二沟槽侧壁的第三阻挡层；位于所述沟槽中的第二导电触点；位于所述第二导电触点顶面的第四阻挡层；

[0109] 位于所述第一介质层和所述第二介质层之间的键合结合层；

[0110] 其中，所述第一导电触点和所述第二导电触点通过所述第二阻挡层和所述第四阻挡层的接触导电连接；接触的第二阻挡层和第四阻挡层能够阻止所述第一导电触点和第二
导电触点的材料从所述第一阻挡层和第三阻挡层之间的间隙处发生扩散。

[0111] 其中，在一些实施例中，所述第一导电触点的材料包括铜，所述第二阻挡层的材料包括钴、钽、钴的化合物或者钽的化合物；

[0112] 所述第二导电触点的材料包括铜，所述第四阻挡层的材料包括钴、钽、钴的化合物或者钽的化合物。

[0113] 在一些实施例中，所述第二阻挡层和第四阻挡层的总厚度大于键合结合层的厚度。

[0114] 在一些实施例中，所述第一介质层和/或第二介质层包括堆叠设置的第一子介质层和第二子介质层；所述第二子介质层与所述键合结合层接触；其中，所述第一子介质层的
材料包括氧化硅，所述第二子介质层的材料包括氮掺杂碳化硅。

[0115] 在一些实施例中，所述第一导电触点的径宽与所述第二导电触点的径宽不同。

[0116] 在一些实施例中，所述第一导电触点包括第一部分和第二部分；所述第二阻挡层形成在所述第二部分的底面；其中，所述第二部分的径宽大于所述第一部分的径宽；

[0117] 和/或，

[0118] 所述第二导电触点包括第三部分和第四部分；所述第四阻挡层形成在所述第四部分的顶面；其中，所述第四部分的径宽大于所述第三部分的径宽。

[0119] 实际应用中，所述第一导电触点、第二导电触点可以为不规则的几何形状，并且二者的接触处的面积不同。如图5a示出了一种具有不规则的几何形状的第一导电触点、第二
导电触点的示例。如图5b所示，所述第一导电触点包括第一部分以及形成在该第一部分的
底部的第二部分，第二部分的径宽比第一部分的径宽大；所述第二导电触点包括第三部分
以及形成在该第三部分的顶部的第四部分，第四部分的径宽比第三部分的径宽大。实际应
用中，第二阻挡层覆盖第二部分的底面，所述第四阻挡层覆盖第四部分的顶面。类似于图5a
和图5b这种接触区域变大的导电触点可以保证更好的连接。

[0120] 在一些实施例中，所述键合结构还包括：

[0121] 位于所述第一介质层上的第一半导体结构；其中，所述第一半导体结构上形成有三维存储器的存储器件；

[0122] 位于所述第二介质层上的第二半导体结构；其中，所述第二半导体结构上形成有三维存储器的外围器件。

[0123] 实际应用中，如图5a所示，所述第一半导体结构可以包括第一衬底，位于第一衬底上的第一器件层，位于第一器件层上的第一互联层，更具体的，所述第一器件层包括三维存
储器的存储器件。所述第二半导体结构可以包括第二衬底，位于第二衬底上的第二器件层，
位于第二器件层上的第二互联层，更具体的，所述第二器件层包括三维存储器的外围器件。
这里，所述三维存储器可以包括三维NAND型存储器。

[0124] 需要说明的是：“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。

[0125] 另外，本发明实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。

[0126] 以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。