新型复合量子阱结构的VCSEL芯片结构及制备方法

摘要

本发明公开了新型复合量子阱结构的VCSEL芯片结构及制备方法。该VCSEL芯片包括衬底；衬底上依次生长的缓冲层、N型布拉格反射镜、量子阱、氧化层、P型布拉格反射镜以及P型GaAs层；所述量子阱包括依次生长的第一space层、第一外垒层、阱垒层、第二外垒层和第二space层；所述阱垒层包括重叠生长的A1GaAs势垒和InGaAs势阱，所述重叠生长的A1GaAs势垒和InGaAs势阱中包括至少两个不同的A1GaAs势垒或/和至少两个不同的InGaAs势阱。本发明将阱垒重复循环生长方式变更为复合生长方式，生长多个MQW峰值波长，增加了增益谱宽度，更大的温度范围内得到平坦的增益。

权利要求

1.一种新型复合量子阱结构的VCSEL芯片，其特征在于，包括：衬底；

衬底上依次生长的缓冲层、N型布拉格反射镜、量子阱、氧化层、P型布拉格反射镜以及P型GaAs层；

所述量子阱包括依次生长的第一space层、第一外垒层、阱垒层、第二外垒层和第二space层；所述第一space层为95nm的Al60GaAs‑Al37GaAs层；所述第一外垒层为20nm的Al37GaAs层；所述阱垒层依次包括7nm的In0.072GaAs层、6nm的Al37GaAs层、7nm的In0.075GaAs层、6nm的Al37GaAs层、7nm的In0.077GaAs层；所述第二外垒层为20nm的Al37GaAs层；所述第二space层为95nm的Al37GaAs‑Al60GaAs层。

2.一种制备权利要求1所述的新型复合量子阱结构的VCSEL芯片的方法，其特征在于，包括：

(1)在衬底上依次生长缓冲层和N型布拉格反射镜；

(2)在所述N型布拉格反射镜远离所述衬底的表面依次生长第一space层、第一外垒层、阱垒层、第二外垒层和第二space层；

所述阱垒层的制备方法如下：在所述第一外垒层远离所述衬底的表面依次重叠生长

7nm的In0.072GaAs层、6nm的Al37GaAs层、7nm的In0.075GaAs层、6nm的Al37GaAs层和7nm的In0.077GaAs层；

(3)在所述第二space层远离所述衬底的表面依次生长氧化层、P型布拉格反射镜以及P型GaAs层；

在步骤(2)中，所述In0.072GaAs层、所述In0.075GaAs层和所述In0.077GaAs层的生长方式如下：通过修改程序，调整每个InGaAs势阱单层中的进入反应室中In的摩尔量，以便改变InGaAs单层中In的组分含量。

说明书

新型复合量子阱结构的VCSEL芯片结构及制备方法

技术领域

[0001] 本发明涉及光电子、微电子领域及功率器件技术领域，具体而言，本发明涉及新型复合量子阱结构的VCSEL芯片结构及制备方法。

背景技术

[0002] 垂直腔表面发射激光器(VCSEL)是指从垂直于衬底面射出激光的一种新型结构的半半导体激光器，以砷化镓半导体材料为基础研制。VCSEL主要结构分两部分：中心是有源
区，包括体异质结和量子阱两种结构；其侧向结构可分为增益导引和环行掩埋异质结构两
种。VCSEL从诞生起就作为新一代光存储和光通信应用的核心器件，应用在光并行处理、光
识别、光互联系统、光存储等领域。随着工艺、材料技术改进，VCSEL器件在功耗、制造成本、
集成、散热等领域的优势开始显现，逐渐应用于工业加热、环境监测、医疗设备等商业级应
用以及3D感知等消费级应用。

发明内容

[0003] 本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明的一个目的在于提出新型复合量子阱结构的VCSEL芯片结构及制备方法。本发明是提供新型
复合量子阱结构的VCSEL芯片结构，将阱垒重复循环生长方式变更为复合生长方式，生长多
个 MQW峰值波长，增加了增益谱宽度，更大的温度范围内得到平坦的增益。

[0004] 在本发明的一个方面，本发明提出了一种新型复合量子阱结构的VCSEL芯片结构。根据本发明的实施例，该新型复合量子阱结构的VCSEL芯片结构包括：

[0005] 衬底；

[0006] 衬底上依次生长的缓冲层、N型布拉格反射镜、量子阱、氧化层、P型布拉格反射镜以及P型GaAs层；

[0007] 所述量子阱包括依次生长的第一space层、第一外垒层、阱垒层、第二外垒层和第二 space层；

[0008] 所述阱垒层包括重叠生长的A1GaAs势垒和InGaAs势阱，所述重叠生长的A1GaAs 势垒和InGaAs势阱中包括至少两个不同的A1GaAs势垒或/和至少两个不同的InGaAs势阱。

[0009] 根据本发明上述实施例的新型复合量子阱结构的VCSEL芯片结构，重叠生长的 A1GaAs势垒和InGaAs势阱中包括至少两个不同的A1GaAs势垒或/和至少两个不同的 
InGaAs势阱，每层将阱垒循环等同生长方式变更为循环不等同生长方式，每个势阱或者势
垒的生长条件均不一致，从而达到生长多个增益谱峰值波长的目的，涵盖温漂的波长变化
范围，增加了增益谱宽度，更大的温度范围内得到平坦的增益。

[0010] 另外，根据本发明上述实施例的新型复合量子阱结构的VCSEL芯片结构还可以具有如下附加的技术特征：

[0011] 在本发明的一些实施例中，所述至少两个不同的InGaAs势阱为至少两个厚度不同的 InGaAs势阱。

[0012] 在本发明的一些实施例中，所述厚度不同的InGaAs势阱的厚度差为0.05‑0.15nm。

[0013] 在本发明的一些实施例中，所述至少两个厚度不同的InGaAs势阱包括7nm的 In0.072GaAs势阱、7.1nm的In0.072GaAs势阱和7.2nm的In0.072GaAs势阱。

[0014] 在本发明的一些实施例中，所述至少两个不同的InGaAs势阱为至少两个In的摩尔量不同的InGaAs势阱。

[0015] 在本发明的一些实施例中，所述至少两个In的摩尔量不同的InGaAs势阱包括 In0.072GaAs势阱、In0.075GaAs势阱和In0.077GaAs势阱。

[0016] 在本发明的一些实施例中，所述InGaAs势阱的厚度为6.5‑7.5nm。

[0017] 在本发明的一些实施例中，所述至少两个不同的InGaAs势阱为至少两个In的摩尔量不同的InGaAs势阱，且在每个InGaAs势阱中In的摩尔量呈线性变化、二次方程变化、抛物
线变化或者双抛线变化。

[0018] 在本发明的一些实施例中，所述至少两个In的摩尔量不同的InGaAs势阱包括 In0.2GaAs‑In0.072GaAs‑In0.2GaAs势阱、In0.2GaAs‑In0.075As‑In0.2GaAs和 
In0.2GaAs‑In0.077GaAs‑In0.2GaAs。

[0019] 在本发明的一些实施例中，所述至少两个In的摩尔量不同的InGaAs势阱包括 In0.072GaAs‑In0.2GaAs势阱、In0.075GaAs‑In0.2GaAs和In0.077GaAs‑In0.2GaAs。

[0020] 在本发明的一些实施例中，所述至少两个不同的A1GaAs势垒为至少两个Al的摩尔量不同的A1GaAs势垒。

[0021] 在本发明的一些实施例中，所述至少两个Al的摩尔量不同的A1GaAs势垒包括 Al37GaAs势垒和Al40GaAs。

[0022] 在本发明的一些实施例中，所述至少两个不同的A1GaAs势垒为至少两个Al的摩尔量不同的A1GaAs势垒，且在每个A1GaAs势垒中Al的摩尔量呈线性变化、二次方程变化、抛物
线变化或者双抛线变化。

[0023] 在本发明的一些实施例中，所述A1GaAs势垒的厚度为5.5‑6.5nm。

[0024] 在本发明的一些实施例中，所述阱垒层包括至少2对重叠生长的A1GaAs势垒和 InGaAs势阱。

[0025] 在本发明的一些实施例中，所述阱垒层包括2‑5对重叠生长的A1GaAs势垒和InGaAs 势阱。

[0026] 在本发明的一些实施例中，所述第一space层为Al60GaAs‑Al37GaAs层。

[0027] 在本发明的一些实施例中，所述第一space层的厚度为90‑110nm。

[0028] 在本发明的一些实施例中，所述第二space层为Al60GaAs‑Al37GaAs层。

[0029] 在本发明的一些实施例中，所述第二space层的厚度为90‑110nm。

[0030] 在本发明的一些实施例中，所述第一外垒层为Al37GaAs层。

[0031] 在本发明的一些实施例中，所述第一外垒层的厚度为18‑22nm。

[0032] 在本发明的一些实施例中，所述第二外垒层为Al37GaAs层。

[0033] 在本发明的一些实施例中，所述第二外垒层的厚度为18‑22nm。

[0034] 在本发明的另一方面，本发明提出了一种制备上述的新型复合量子阱结构的VCSEL 芯片的方法，包括：

[0035] (1)在衬底上依次生长缓冲层和N型布拉格反射镜；

[0036] (2)在所述N型布拉格反射镜远离所述衬底的表面依次生长第一space层、第一外垒层、阱垒层、第二外垒层和第二space层；

[0037] 所述阱垒层的制备方法如下：在所述第一外垒层远离所述衬底的表面依次重叠生长 A1GaAs势垒和InGaAs势阱；

[0038] 重叠生长的A1GaAs势垒和InGaAs势阱中包括至少两个不同的A1GaAs势垒或/和至少两个不同的InGaAs势阱；

[0039] (3)在所述第二space层远离所述衬底的表面依次生长氧化层、P型布拉格反射镜以及P型GaAs层。

[0040] 本发明实施例所述的制备上述的新型复合量子阱结构的VCSEL芯片的方法，重叠生长的A1GaAs势垒和InGaAs势阱中包括至少两个不同的A1GaAs势垒或/和至少两个不同的 
InGaAs势阱，每层将阱垒循环等同生长方式变更为循环不等同生长方式，每个势阱或者势
垒的生长条件均不一致，从而达到生长多个增益谱峰值波长的目的，涵盖温漂的波长变化
范围，增加了增益谱宽度，更大的温度范围内得到平坦的增益。

[0041] 另外，根据本发明上述实施例的制备上述新型复合量子阱结构的VCSEL芯片的方法还可以具有如下附加的技术特征：

[0042] 在本发明的一些实施例中，在步骤(2)中，所述至少两个不同的A1GaAs势垒的生长方式如下：调整每个A1GaAs势垒的进入反应室的Al的摩尔量，以便调整AlGaAs势垒中的Al/
Ga的摩尔比。

[0043] 在本发明的一些实施例中，按顺序依次生长In0.072GaAs势阱、Al37GaAs势垒、 In0.072GaAs势阱、Al40GaAs层势垒和In0.072GaAs势阱。

[0044] 在本发明的一些实施例中，在步骤(2)中，所述至少两个不同的InGaAs势阱的生长方式如下：通过修改程序，调整每个InGaAs层的机台生长时间，以便改变每层InGaAs的厚
度。

[0045] 在本发明的一些实施例中，按顺序依次生长7nm的In0.072GaAs势阱、Al37GaAs势垒、 7.1nm的In0.072GaAs势阱、Al37GaAs势垒、7.2nm的In0.072GaAs势阱和Al37GaAs势垒。

[0046] 在本发明的一些实施例中，在步骤(2)中，所述至少两个不同的InGaAs势阱的生长方式如下：通过修改程序，调整每个InGaAs势阱单层中的进入反应室中In的摩尔量，以便改
变InGaAs单层中In的组分含量。

[0047] 在本发明的一些实施例中，按顺序依次生长In0.072GaAs势阱、Al37GaAs势垒、 In0.075GaAs势阱、Al37GaAs势垒和In0.077GaAs势阱。

[0048] 在本发明的一些实施例中，所述至少两个不同的InGaAs势阱的生长方式如下：通过修改程序，调整每个InGaAs势阱的生长方式，通过计算A1GaAs势垒对应的InGaAs的能级，
得出相应的InGaAs势阱的组分含量，修改InGaAs势阱的有In的每段进入反应室的摩尔量， 
InGaAs势阱呈线性生长、二次方程生长、抛物线生长或者双抛线生长。

[0049] 在本发明的一些实施例中，按顺序依次生长In0.2GaAs‑In0.072GaAs‑In0.2GaAs势阱、 Al37GaAs势垒、In0.2GaAs‑In0.075As‑In0.2GaAs势阱、Al37GaAs势垒和 
In0.2GaAs‑In0.077GaAs‑In0.2GaAs势阱。

[0050] 在本发明的一些实施例中，按顺序依次生长In0.072GaAs‑In0.2GaAs势阱、Al37GaAs 势垒、In0.075GaAs‑In0.2GaAs势阱、Al37GaAs势垒和In0.077GaAs‑In0.2GaAs势
阱。

[0051] 本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

[0052] 本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：

[0053] 图1为MQW850峰值波长和全结构Dip波长示意图。

[0054] 图2为本发明实施例的VCSEL芯片的外延截面示意图。

[0055] 图3为本发明实施例的MQW850的外延截面示意图。

[0056] 图4为本发明实施例的MQW850外延调整InGaAs厚度示意图。

[0057] 图5为本发明一个实施例的MQW850外延调整阱线性ramp生长示意图。

[0058] 图6为本发明再一个实施例的MQW850外延调整阱线性ramp生长示意图。

具体实施方式

[0059] 下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附
图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。

[0060] 在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为
基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗
示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对
本发明的限制。

[0061] 此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者
隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三
个、四个、五个、六个等，除非另有明确具体的限定。

[0062] 在本发明中，除非另有明确的规定和限定，“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，
也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的
连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，
可以根据具体情况理解上述术语在本发明中的具体含义。

[0063] 在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在
第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示
第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第
一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。

[0064] 本发明是基于以下发现作出的：

[0065] VCSEL激射波长主要由腔模λc波长决定，但是随着器件工作时温度的升高，增益谱峰值波长λp会与λc产生红移的现象，但是λp红移的速度要比λc红移的速度快的多，所以量
子阱波长与腔模预先存在10nm的偏差，图1，使得λp和λc会在工作时在设计激射波长处重
合，使VCSEL得到较大增益和较好的温度特性，所以λp和λc重合的位置是保证垂直腔表面发
射激光器增益和温度特性的重要因素。由于VCSEL腔长短，内部比边发射半导体激光器更为
严重的热效应，从而使谐振腔腔模λc发生红移，导致器件阈值上升和输出功率下降。因此，
本发明提供新型复合量子阱结构的VCSEL芯片结构，将阱垒重复循环生长方式变更为复合
生长方式，生长多个MQW峰值波长，增加了增益谱宽度，更大的温度范围内得到平坦的增益。

[0066] 有鉴于此，在本发明的一个方面，本发明提出了一种新型复合量子阱结构的VCSEL 芯片结构。参考图2，根据本发明的实施例，所述新型复合量子阱结构的VCSEL芯片结构包
括：衬底1；衬底上依次生长的缓冲层2、N型布拉格反射镜3、量子阱4、氧化层5、P 型布拉格
反射镜6以及P型GaAs层7。其中，缓冲层2的作用是应力释放与位错过滤，以获得较完美的晶
体质量；N型布拉格反射镜3的作用是提高反射率、功率和降低阈值；氧化层5的作用是得到
合适的出光孔；P型布拉格反射镜6的作用是提高反射率、功率和降低阈值；P型GaAs层7的作
用是用于调节光子寿命，减小欧姆接触。

[0067] 根据本发明的实施例，所述衬底1的材料并不受具体限制，本领域的人员可根据实际需要随意选择，作为一种优选的方案，衬底的材料为砷化镓。根据本发明的实施例，并不
具体限制所述缓冲层2、N型布拉格反射镜3、氧化层5、P型布拉格反射镜6以及P型GaAs 层7，
可根据本领域的现有技术随意选择。

[0068] 根据本发明的实施例，参考附图3，所述量子阱4包括依次生长的第一space层41、第一外垒层42、阱垒层、第二外垒层45和第二space层46，所述阱垒层包括重叠生长的 
A1GaAs势垒43和InGaAs势阱44，所述重叠生长的A1GaAs势垒43和InGaAs势阱44 中包括至
少两个不同的A1GaAs势垒或/和至少两个不同的InGaAs势阱。其中，第一space 层41和第二
space层46的作用均是电子阻挡层；第一外垒层42和第二外垒层45的作用均为限制量子阱
激射的光子；A1GaAs势垒43的作用是提高MQW质量，提高电子和空穴的复合效率；InGaAs势
阱44的作用是电子聚集地，提高电子和空穴的复合效率。

[0069] 根据本发明的实施例，并不具体限制第一space层41，作为一种优选的方案，所述第一space层41为Al60GaAs‑Al37GaAs层。根据本发明的实施例，并不具体限制第一space 
层的厚度，本领域的人员可根据实际需要随意选择，作为一种优选的方案，所述第一space 
层的厚度为90‑110nm。根据本发明的实施例，并不具体限制第二space层46，作为一种优选
的方案，所述第二space层46为Al60GaAs‑Al37GaAs层。根据本发明的实施例，并不具体限制
第二space层的厚度，本领域的人员可根据实际需要随意选择，作为一种优选的方案，所述
第二space层的厚度为90‑110nm。

[0070] 根据本发明的实施例，并不具体限制第一外垒层42，作为一种优选的方案，所述第一外垒层42为Al37GaAs层。根据本发明的实施例，并不具体限制第一外垒层的厚度，本领域
的人员可根据实际需要随意选择，作为一种优选的方案，所述第一外垒层的厚度为 18‑
22nm。根据本发明的实施例，并不具体限制第二外垒层45，作为一种优选的方案，所述第二
外垒层45为Al37GaAs层。根据本发明的实施例，并不具体限制第二外垒层的厚度，本领域的
人员可根据实际需要随意选择，作为一种优选的方案，所述第二外垒层的厚度为 18‑22nm。

[0071] 根据本发明的实施例，并不具体限制阱垒层中重叠生长的A1GaAs势垒和InGaAs势阱的对数，本领域的人员可根据实际需要随意选择，作为一种优选的方案，所述阱垒层包括
至少2对重叠生长的A1GaAs势垒和InGaAs势阱；优选地，所述阱垒层包括2‑5对重叠生长的
A1GaAs势垒和InGaAs势阱。

[0072] 根据本发明的一个具体实施例，上述至少两个不同的InGaAs势阱为至少两个厚度不同的InGaAs势阱。进一步地，所述厚度不同的InGaAs势阱的厚度差为0.05‑0.15nm。发明
人发现，如果上述厚度不同的InGaAs势阱的厚度差大于0.15nm，MQW峰值波长变化范围太宽
超过840左右，不在设计范围内，甚至会出现不激射的情况；如果小于0.05nm，则 MQW峰值波
长变化不大，达不到多个峰值波长的目的。

[0073] 作为一个具体示例，所述至少两个厚度不同的InGaAs势阱包括7nm的In0.072GaAs 势阱、7.1nm的In0.072GaAs势阱和7.2nm的In0.072GaAs势阱。In0.072GaAs层(阱) 7nm/
7.1nm/7.2nm对应838/840/842nm的MQW峰值波长，从而使得量子阱波长和腔模波长在工作
时，MQW半宽变大，保证在更大的温度范围内有平坦的增益。

[0074] 选择对应838/840/842nm这三个波长的原因是利用pics3d软件模拟了6ma电流条件下环境温度下300k时VCSEL的温度特性，量子阱有源区温度360‑370k，经计算峰值波长应
设计在838‑842nm。需要说明的是，在本发明的实施例中，并不限定这三个波长的具体数值，
只要在838‑842nm范围内的任意多个波长均可。

[0075] 根据本发明的再一个具体实施例，所述至少两个不同的InGaAs势阱为至少两个In 的摩尔量不同的InGaAs势阱。作为一个具体示例，所述至少两个In的摩尔量不同的InGaAs 
势阱包括In0.072GaAs势阱、In0.075GaAs势阱和In0.077GaAs势阱， In0.072GaAs/
In0.075GaAs/In0.077GaAs对应838/840/842nm的MQW峰值波长，从而使得量子阱波长和腔
模波长在工作时，红移位置在设计位置，保证VCSEL有较高的输出功率。需要说明的是，上述
In0.072GaAs/In0.075GaAs/In0.077GaAs只是一个具体示例，In的摩尔量并不受具体限制，
本领域人员可根据实际情况进行选择。进一步地，所述InGaAs势阱的厚度为6.5‑7.5nm。发
明人发现，如果InGaAs势阱的厚度过大或者过小，MQW峰值波长会不在840nm范围附近，不在
设计范围内，同时导致电性能变差，甚至会出现不激射的情况。

[0076] 根据本发明的又一个具体实施例，所述至少两个不同的InGaAs势阱为至少两个In 的摩尔量不同的InGaAs势阱，且在每个InGaAs势阱中In的摩尔量呈线性变化、二次方程变
化、抛物线变化或者双抛线变化等等，实际上任何曲线都可以。作为一个具体示例，所述至
少两个In的摩尔量不同的InGaAs势阱包括In0.2GaAs‑In0.072GaAs‑In0.2GaAs势阱、 
In0.2GaAs‑In0.075As‑In0.2GaAs和In0.2GaAs‑In0.077GaAs‑In0.2GaAs。 In0.2GaAs‑
In0.072GaAs‑In0.2GaAs/In0.2GaAs‑In0.075As‑In0.2GaAs/In0.2GaAs‑In0.077GaAs ‑
In0.2GaAs对应838/840/842nm的MQW峰值波长，从而使得量子阱波长和腔模波长在工作时，
红移位置在设计位置，保证VCSEL有较高的输出功率。需要说明的是，上述 In0.2GaAs‑
In0.072GaAs‑In0.2GaAs/In0.2GaAs‑In0.075As‑In0.2GaAs/In0.2GaAs‑In0.077GaAs ‑
In0.2GaAs只是一个具体示例，In的摩尔量并不受具体限制，本领域人员可根据实际情况进
行选择。

[0077] 作为又一个具体示例，所述至少两个In的摩尔量不同的InGaAs势阱包括 In0.072GaAs‑In0.2GaAs势阱、In0.075GaAs‑In0.2GaAs和In0.077GaAs‑In0.2GaAs。 
In0.072GaAs‑In0.2GaAs/In0.075GaAs‑In0.2GaAs/In0.077GaAs‑In0.2GaAs对应 838/
840/842nm的MQW峰值波长，从而使得量子阱波长和腔模波长在工作时，红移位置在设计位
置，保证VCSEL有较高的输出功率。需要说明的是，上述 In0.072GaAs‑In0.2GaAs/
In0.075GaAs‑In0.2GaAs/In0.077GaAs‑In0.2GaAs只是一个具体示例，In的摩尔量并不受
具体限制，本领域人员可根据实际情况进行选择。

[0078] 根据本发明的又一个具体实施例，所述至少两个不同的A1GaAs势垒为至少两个 Al的摩尔量不同的A1GaAs势垒。根据本发明的又一个具体实施例，所述至少两个不同的
A1GaAs势垒为至少两个Al的摩尔量不同的A1GaAs势垒，且在每个A1GaAs势垒中 Al的摩尔
量呈线性变化、二次方程变化、抛物线变化或者双抛线变化等等，实际上任何曲线都可以。
作为一个具体示例，所述至少两个Al的摩尔量不同的A1GaAs势垒包括 Al37GaAs势垒和
Al40GaAs。In0.072GaAs/In0.075GaAs/In0.077GaAs对应838/840/842nm 的MQW峰值波长
Al37GaAs/Al40GaAs，对应838/842nm的MQW峰值波长(InGaAs/GaAsP 量子阱结构除了可以
用GaAsP的组分调整，还可以调整GaAsP应变，调整量子阱波长)。需要说明的是，上述
Al37GaAs/Al40GaAs只是一个具体示例，Al的摩尔量并不受具体限制，本领域人员可根据实
际情况进行选择。更进一步地，所述A1GaAs势垒的厚度为5.5‑6.5nm。发明人发现，上述
A1GaAs势垒的厚度过大或者过小，均会导致电性能变差。

[0079] 根据本发明上述实施例的新型复合量子阱结构的VCSEL芯片结构，重叠生长的 A1GaAs势垒和InGaAs势阱中包括至少两个不同的A1GaAs势垒或/和至少两个不同的 
InGaAs势阱，每层将阱垒循环等同生长方式变更为循环不等同生长方式，每个势阱或者势
垒的生长条件均不一致，增加了增益谱宽度，更大的温度范围内得到平坦的增益。

[0080] 在本发明的另一方面，本发明提出了一种制备上述的新型复合量子阱结构的VCSEL 芯片的方法，包括：

[0081] (1)在衬底上依次生长缓冲层和N型布拉格反射镜；

[0082] (2)在所述N型布拉格反射镜远离所述衬底的表面依次生长第一space层、第一外垒层、阱垒层、第二外垒层和第二space层；

[0083] 所述阱垒层的制备方法如下：在所述第一外垒层远离所述衬底的表面依次重叠生长 A1GaAs势垒和InGaAs势阱；

[0084] 重叠生长的A1GaAs势垒和InGaAs势阱中包括至少两个不同的A1GaAs势垒或/和至少两个不同的InGaAs势阱；

[0085] (3)在所述第二space层远离所述衬底的表面依次生长氧化层、P型布拉格反射镜以及P型GaAs层。

[0086] 根据本发明的一个具体实施例，在步骤(2)中，所述至少两个不同的A1GaAs势垒的生长方式如下：调整每个A1GaAs势垒的进入反应室的Al的摩尔量，以便调整AlGaAs 势垒中
的Al/Ga的摩尔比。作为一个具体示例，按顺序依次生长In0.072GaAs势阱、Al37GaAs 势垒、
In0.072GaAs势阱、Al40GaAs层势垒和In0.072GaAs势阱。In0.072GaAs/In0.075GaAs/ 
In0.077GaAs对应838/840/842nm的MQW峰值波长Al37GaAs/Al40GaAs，对应838/842nm 的
MQW峰值波长。

[0087] 根据本发明的再一个具体实施例，在步骤(2)中，所述至少两个不同的InGaAs 势阱的生长方式如下：通过修改程序，调整每个InGaAs层的机台生长时间，以便改变每层
InGaAs的厚度。作为一个具体示例，按顺序依次生长7nm的In0.072GaAs势阱、Al37GaAs 势
垒、7.1nm的In0.072GaAs势阱、Al37GaAs势垒、7.2nm的In0.072GaAs势阱和Al37GaAs 势垒。
In0.072GaAs层(阱)7nm/7.1nm/7.2nm对应838/840/842nm的MQW峰值波长。

[0088] 根据本发明的又一个具体实施例，在步骤(2)中，所述至少两个不同的InGaAs 势阱的生长方式如下：通过修改程序，调整每个InGaAs势阱单层中的进入反应室中In的摩尔
量，以便改变InGaAs单层中In的组分含量。作为一个具体示例，按顺序依次生长 
In0.072GaAs势阱、Al37GaAs势垒、In0.075GaAs势阱、Al37GaAs势垒和In0.077GaAs势阱。
In0.072GaAs/In0.075GaAs/In0.077GaAs对应838/840/842nm的MQW峰值波长。

[0089] 根据本发明的又一个具体实施例，在步骤(2)中，所述至少两个不同的InGaAs 势阱的生长方式如下：通过修改程序，调整每个InGaAs势阱的生长方式，通过计算A1GaAs 势
垒对应的InGaAs的能级，得出相应的InGaAs势阱的组分含量，修改InGaAs势阱的有 In的每
段进入反应室的摩尔量，InGaAs势阱呈线性生长、二次方程生长、抛物线生长或者双抛线生
长等等，实际上任何曲线都可以。作为一个具体示例，按顺序依次生长 In0.2GaAs‑
In0.072GaAs‑In0.2GaAs势阱、Al37GaAs势垒、In0.2GaAs‑In0.075As‑In0.2GaAs 势阱、
Al37GaAs势垒和In0.2GaAs‑In0.077GaAs‑In0.2GaAs势阱。 In0.2GaAs‑In0.072GaAs‑
In0.2GaAs/In0.2GaAs‑In0.075As‑In0.2GaAs/In0.2GaAs‑In0.077GaAs ‑In0.2GaAs对应
838/840/842nm的MQW峰值波长。作为又一个具体示例，按顺序依次生长In0.072GaAs‑
In0.2GaAs势阱、Al37GaAs势垒、In0.075GaAs‑In0.2GaAs势阱、Al37GaAs 势垒和
In0.077GaAs‑In0.2GaAs势阱。 In0.072GaAs‑In0.2GaAs/In0.075GaAs‑In0.2GaAs/
In0.077GaAs‑In0.2GaAs对应 838/840/842nm的MQW峰值波长。

[0090] 本发明上述实施例通过外延金属有机气相沉积技术，用Aixtron G4机台生长外延层，以Ⅲ族有机化合物和V族元素的氢化物等作为晶体生长源材料，以热分解反应方式在衬
底上进行气相外延，生长各种Ⅲ‑V主族化合物半导体。主要过程是氢(H2)气携带 TMGa/
TMAl/CBr4/Si2H4及AsH3等源进入置有GaAs衬底的反应室，在反应室进行高温化学反应，通
过控制每层的生长时间、三五族的五三摩尔比和摩尔总量，按预期生长每一层。长至量子阱
垒部分时，每层将阱垒循环等同生长方式变更为循环不等同生长方式，每个阱或者垒的生
长条件均不一致(列如：阱单层的外延机台生长时间等)，从而达到生长多个增益谱峰值波
长的目的，涵盖温漂的波长变化范围，增加了增益谱宽度，更大的温度范围内得到平坦的增
益。

[0091] 采用上述任意一个实施例的新型MQW结构后，会得到多个MQW峰值波长，增加了增益谱宽度，更大的温度范围内得到平坦的增益。

[0092] 下面详细描述本发明的实施例，需要说明的是下面描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。

[0093] 实施例1

[0094] 外延通过修改程序，调整每个InGaAs单层中的进入反应室中In的摩尔量，改变InGaAs 单层中In的组分(参考图3)，以3阱为例，按顺序生长Al60GaAs‑Al37GaAs层(space) 
95nm 10，Al37GaAs层(外垒)20nm、In0.072GaAs层(阱)7nm、Al37GaAs层(垒)6nm、 
In0.075GaAs层(阱)7nm、Al37GaAs层(垒)6nm、In0.077GaAs层(阱)7nm、Al37GaAs 层(外垒)
20nm和Al37GaAs‑Al60GaAs层(space)95nm。In0.072GaAs/In0.075GaAs/ In0.077GaAs对应
838/840/842nm的MQW峰值波长。

[0095] 实施例2

[0096] 外延通过修改程序，调整每个InGaAs层的机台生长时间，改变每层InGaAs的厚度(参考图4)，以3阱为例，按顺序生长Al60GaAs‑Al37GaAs层(space)(95nm)51、Al37GaAs 层
(外垒)(20nm)52、In0.072GaAs层(阱)(7nm)53、Al37GaAs层(垒)(6nm)54、 In0.072GaAs层
(阱)(7.1nm)55、Al37GaAs层(垒)(6nm)56、In0.072GaAs层(阱) (7.2nm)57、Al37GaAs层(外
垒)(20nm)58和Al37GaAs‑Al60GaAs层(space)(95nm) 59。In0.072GaAs层(阱)7nm/7.1nm/
7.2nm对应838/840/842nm的MQW峰值波长。在附图4中，黑色线条代表原生长结构，灰色线条
代表修改后的生长结构。

[0097] 实施例3

[0098] 外延通过修改程序，调整每个AlGaAs(垒)的进入反应室的Al的摩尔量，调整AlGaAs 的Al/Ga的摩尔比，以3阱为例，按顺序生长Al60GaAs‑Al37GaAs层(space)95nm、
Al37GaAs 层(外垒)20nm、In0.072GaAs层(阱)7nm、Al37GaAs层(垒)6nm、In0.072GaAs层 
(阱)7nm、Al40GaAs层(垒)6nm、In0.072GaAs层(阱)7nm、Al37GaAs层(外垒) 20nm和
Al37GaAs‑Al60GaAs层(space)95nm。In0.072GaAs/In0.075GaAs/In0.077GaAs 对应838/
840/842nm的MQW峰值波长Al37GaAs/Al40GaAs，对应838/842nm的MQW峰值波长(InGaAs/
GaAsP量子阱结构除了可以用GaAsP的组分调整，还可以调整GaAsP应变,调整量子阱波长)。

[0099] 实施例4

[0100] 外延通过修改程序，调整每个InGaAs(阱)的生长方式，通过计算AlGaAs(垒)对应的 InGaAs的能级，得出相应的InGaAs组分，修改阱层的有In的每小段进入反应室的摩尔
量, 阱线性ramp生长，参考图5，以3阱为例，按顺序生长Al60GaAs‑Al37GaAs层(space)
(95nm) 61、Al37GaAs层(外垒)(20nm)62、In0.2GaAs‑In0.072GaAs‑In0.2GaAs(阱)(7nm)
63、 Al37GaAs层(垒)(6nm)64、In0.2GaAs‑In0.075As‑In0.2GaAs(阱)(7nm)65、Al37GaAs 
层(垒)(6nm)66、In0.2GaAs‑In0.077aAs‑In0.2GaAs(阱)(7nm)67、Al37GaAs层(外垒)
(20nm)68和Al37GaAs‑Al60GaAs层(space)(95nm)69。 In0.2GaAs‑In0.072GaAs‑
In0.2GaAs/In0.2GaAs‑In0.075As‑In0.2GaAs/In0.2GaAs‑In0.077aAs‑I n0.2GaAs对应
838/840/842nm的MQW峰值波长。在附图5中，黑色线条代表原生长结构，灰色线条代表修改
后的生长结构。

[0101] 实施例5

[0102] 外延通过修改程序，调整每个InGaAs(阱)的生长方式，通过计算AlGaAs(垒)对应的 InGaAs的能级，得出相应的InGaAs组分，修改阱层的有In的每小段进入反应室的摩尔
量, 阱线性ramp生长，参考图6，以3阱为例，按顺序生长Al60GaAs‑Al37GaAs层(space) 
(95nm)71、Al37GaAs层(外垒)(20nm)72、In0.072GaAs‑In0.2GaAs(阱)(7nm)73、Al37GaAs层
(垒)(6nm)74、In0.075aAs‑In0.2GaAs(阱)(7nm)75、Al37GaAs层(垒)  (6nm)76、
In0.077GaAs‑In0.2GaAs(阱)(7nm)77、Al37GaAs层(外垒)(20nm)78 和Al37GaAs‑Al60GaAs
层(space)(95nm)79。 In0.072GaAs‑In0.2GaAs/In0.075aAs‑In0.2GaAs/In0.077GaAs‑
In0.2GaAs，对应838/840/842nm 的MQW峰值波长。在附图6中，黑色线条代表原生长结构，灰
色线条代表修改后的生长结构。

[0103] 在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特
点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不
必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任
一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技
术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结
合和组合。

[0104] 尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述
实施例进行变化、修改、替换和变型。